專利名稱：半導體記憶裝置的制作方法
技術領域：
本發(fā)明涉及包含搭載存儲器的LSI (大規(guī)模集成電路Large Scale IntegratedCircuit)的半導體記憶裝置的圖案設計。
背景技術：
圖12是示出現(xiàn)有技術存儲器陣列(Memory array)終端部之布局圖案(Layoutpattern)的示意圖。如圖12所示，對于現(xiàn)有技術的半導體記憶裝置而言，為了在配置于存儲器陣列終端部(與存儲器陣列的外周部相鄰的部分)的元素塊A(用于形成存儲單元和感測放大器等的晶體管群)與未配置于存儲器陣列終端部的元素塊B (與元素塊A同樣地用于形成存儲單元和感測放大器等的晶體管群)之間，不產(chǎn)生掩膜圖案的疏密差(進一步來講，由此導致的特性差異)，而鄰接元素塊A設置有實際上不被使用的虛擬塊Dl和D2。但是，上述現(xiàn)有技術的半導體記憶裝置，由于設置有與元素塊A同樣尺寸的虛擬塊Dl和D2，因此存在存儲器陣列的面積被不必要地增大的問題。尤其如圖13所示，存儲器陣列被分割成多個而配置的情況下，隨著存儲器陣列終端部的增加，虛擬塊Dl及D2的形成區(qū)域也隨之增大，因此所述的問題變得尤為顯著。

發(fā)明內(nèi)容
本發(fā)明是鑒于本申請的發(fā)明人指出的上述現(xiàn)有技術的問題而提出的，其目的在于提供一種不會增大存儲器陣列不必要的面積，且能夠減小掩膜圖案的疏密差所引起的特性差異的半導體記憶裝置。為了達到上述目的的本發(fā)明的半導體記憶裝置，包括含有多個元素塊的存儲器陣列，所述多個元素快包括布置在所述存儲器陣列的終端部的終端部元素塊；與所述終端部元素塊相鄰接設置，而實際上不被使用的至少一個虛擬塊；其中，所述至少一個虛擬塊的布局圖案僅對應于所述多個兀素塊的布局圖案的一部分。并且，所述多個元素塊的每一個為含有選擇晶體管和電容器的存儲單元，所述電容器的連接布線從所述存儲器陣列的終端部鋪設到相距預定距離的位置為止，所述至少一個虛擬塊包含從所述存儲器陣列的終端部將所述選擇晶體管的柵極最多延伸至所述預定距離的位置為止的虛擬柵極。而且，所述多個元素塊的每一個為含有按格子的形狀排列的六個晶體管的感測放大器或存儲單元，所述至少一個虛擬塊的布局圖案與鄰接于所述虛擬塊的所述格子的一行或一列的晶體管的布局圖案相對應。
另外，對于所述至少一個虛擬塊而言，以所述至少一個虛擬模塊與所述多個元素塊之間的邊界線為對稱軸，按與所述多個元素塊的布局圖案的一部分構(gòu)成線對稱的關系，設計有其布局圖案。另外，所述存儲器陣列被分割成多個而布置。另外，所述多個元素塊的每一個為含有按格子的形狀排列的六個晶體管的感測放大器或存儲單元，所述至少一個虛擬塊的布局圖案與鄰接于所述虛擬塊的所述格子的一行或一列的晶體管的柵極的布局圖案相對應。根據(jù)本發(fā)明，可以提供一種不會增大存儲器陣列不必要的面積，且能夠減小掩膜圖案的疏密差所引起的特性差異的半導體記憶裝置。


圖I為示出本發(fā)明半導體記憶裝置的一實施例的方塊圖；圖2為示出本發(fā)明DRAM的第一構(gòu)成例的電路圖；圖3為用于說明數(shù)據(jù)“I”的寫入動作的時序圖；圖4為用于說明數(shù)據(jù)“O”的寫入動作的時序圖；
圖5為用于說明數(shù)據(jù)“O”的讀取動作的時序圖；圖6為用于說明數(shù)據(jù)“I”的讀取動作的時序圖；圖7為DRAM的存儲單元BLCELL的布局圖案；圖8為6T-SRAM的存儲單元的布局圖案；圖9為示出DRAM的第二構(gòu)成例的電路圖；圖10為示出6T-SRAM的一構(gòu)成例的電路圖；圖11為示出存儲器陣列終端部的布局圖案的示意圖；圖12為示出存儲器陣列終端部的現(xiàn)有技術布局圖案的示意圖；圖13為示出存儲器陣列被分割成多個而配置時情形的示意圖；圖14為本地感測放大器BLSA的布局圖案。
具體實施例方式現(xiàn)參照附圖描述各種實施例，其中，在整個附圖中，相同的符號用于指示相同的元素。在下面的描述中，為了解釋的目的，闡述了多個特定細節(jié)，以便透徹理解一個或多個實施例。然而，明顯的是，在沒有這些特定細節(jié)的情況下也可以實現(xiàn)這些實施例。在其他情況下，以框圖形式示出已知結(jié)構(gòu)和設備，有助于一個或多個實施例的描述。方塊圖圖I是示出本發(fā)明半導體記憶裝置的一實施例的方塊圖。本實施例的半導體記憶裝置包含存儲器陣列10、周邊電路20、存儲控制器30、測試電路40以及多路復用器50。存儲器陣列10包括以陣列狀排列的多個存儲單元CELL和感測放大器SA。存儲單元可以采用DRAM (Dynamic RAM)以及6T-SRAM形式。周邊電路20，基于從存儲控制器30和測試電路40經(jīng)由多路復用器50所輸入的地址信號ADDR、時鐘信號CLK、數(shù)據(jù)信號DATA以及讀取/寫入選擇信號R/W，進行存儲器陣列10的訪問控制及輸出信號Q的輸出控制。在此，周邊電路20包括用于產(chǎn)生存儲器陳列10的讀取/寫入動作所必須的各種驅(qū)動信號的驅(qū)動器和時序控制部。存儲控制器30，基于設在半導體記憶裝置I外部的主機裝置(CPU =CentralProcessing Unit等)的指示，生成地址信號ADDR、時鐘信號CLK、數(shù)據(jù)信號DATA以及讀取/寫入選擇信號R/W，并將這些信號經(jīng)由多路復用器50輸出到周邊電路20，同時將從周邊電路20經(jīng)由多路復用器50所輸入的輸出信號Q傳送至主機裝置。
測試電路40，基于來自設在半導體記憶裝置I外部的測試裝置的指示，生成測試用地址信號ADDR、時鐘信號CLK、數(shù)據(jù)信號DATA以及讀取/寫入選擇信號R/W用于測試，并將這些信號經(jīng)由多路復用器50輸出到周邊電路20，同時將從周邊電路20經(jīng)由多路復用器50所輸入的輸出信號Q傳送至測試裝置。多路復用器50，基于從半導體記憶裝置I的外部所輸入的測試激活(Testenable)信號，決定是否將存儲控制器30與測試電路40中的一個連接到周邊電路20。DRAM圖2是示出根據(jù)一個實施例的DRAM的電路圖。在圖2，DRAM對應于存儲單元CELL，所述存儲單元CELL包括DRAM型的存儲單元BLCELL〈k = 0,1,…〉；以及6T-SRAM型的本地感測放大器BLSA。存儲單元BLCELL〈k>包括選擇晶體管PG〈k> (P通道型金氧半場效應晶體管(MOSFET ；Metal Oxide Semiconductor Field Effect Transistor);和電容器C〈k> (P通道 型金氧半場效應晶體管的柵電容器)。電容器C〈k>的第一端(感測節(jié)點sn)，經(jīng)由選擇晶體管PG〈k>,與第一局部位線(Local bit line)bl或第二局部位線bib相連。電容器C〈k>的第二端(晶體管的柵極)與基準電壓VBBS的接通端相連。選擇晶體管PG〈k>的柵極與字線WL〈k>相連。在圖2，本地感測放大器BLSA包括P通道型金氧半場效應晶體管Pl和P2 ;以及N通道型金氧半場效應晶體管NI N6。晶體管Pl和P2的源極(source)都與信號線phi_rst相連，phi_rst對應于PMOS驅(qū)動信號線。晶體管NI和N2的源極都與信號線phi_sb相連，phi_sb對應于NMOS驅(qū)動信號線。晶體管Pl的漏極(drain)和晶體管NI的漏極在連接節(jié)點a相連。連接節(jié)點a與第一局部位線bl相連。連接節(jié)點a經(jīng)由晶體管N3與第一全局位線gbl相連。連接節(jié)點a經(jīng)由晶體管N5與信號線phi_sb相連。連接節(jié)點a分別與晶體管P2和N2的柵極相連。晶體管N3的柵極與信號線cs (單元選擇信號線)相連。晶體管N5的柵極與信號線eq相連，eq對應于第一局部位線bl及第二局部位線bib的預充電(Pre-charge) /補償(Equalize)用信號線。晶體管P2的漏極和晶體管N2的漏極在連接節(jié)點b相連。連接節(jié)點b與第二局部位線bib相連。連接節(jié)點b經(jīng)由晶體管N4與第二全局位線bib相連。連接節(jié)點b經(jīng)由晶體管N6與信號線phi_sb相連。連接節(jié)點b分別與晶體管Pl和NI的柵極相連。晶體管N4的柵極與信號線cs相連。晶體管N6的柵極與信號線eq相連。參考圖2，本地感測放大器BLSA，對存儲單元BLCELL的微弱輸出信號(分別體現(xiàn)在第一局部位線bl及第二局部位線bib上的電壓信號)進行放大而輸出到第一全局位線gbl及第二全局位線gblb。而且，本地感測放大器BLSA執(zhí)行對存儲單元BLCELL〈k>的數(shù)據(jù)寫入和刷新(refresh)。另外，雖然圖2中的第一局部位線bl和第二局部位線bib上，各自分別連接有一個存儲單元BLCELL，但實際上，第一局部位線bl和第二局部位線bib上各自分別連接有多個存儲單元BLCELL。另外，雖然圖2中的第一全局位線gbl與第二全局位線gblb之間,僅連接有一個存儲單元CELL,但實際上,第一全局位線gbl與第二全局位線gblb之間,連接有多個存儲單元 CELL。數(shù)據(jù)“I”的寫入動作圖3是用于說明數(shù)據(jù)“I”的寫入動作的時序圖，從上到下依次示出了第一局部位線bl/第二局部位線bib、信號線eq、信號線phi_rst、信號線phi_sb、信號線Cs、第一全局位線gbl/第二全局位線gblb、感測節(jié)點sn的電壓波形。首先，說明有關圖3中電壓的符號。VDD、VSS、VCCB、VCCHI以及VCCHO分別表示電源電壓、接地電壓、接通到信號線eq的高電平(HL)電壓、用于局部位線的預充電平電壓以及用于全局位線的預充電平電壓。在此，電源電壓可以為I. 2V，接地電壓為0V，高電平電壓可以為1.6V。用于局部位線的預充電平電壓可以為O. 73V。用于全局位線的預充電平電壓 可以為 0.71V。AV 是 |bl-blb|。接著，說明有關圖3中時間的符號。tCYC_BL是讀取/寫入動作的驅(qū)動周期。teq_phi I是從信號線eq的電壓下降為低電平開始至信號線phi_rst/phi_sb的電壓轉(zhuǎn)換為高電平/低電平為止的時間。trd是從信號線phi_rst/phi_sb的電壓轉(zhuǎn)換為高電平/低電平開始至第一局部位線bl/第二局部位線bib的電壓穩(wěn)定為止的時間。tphi_cs是信號線phi_rst/phi_sb的電壓轉(zhuǎn)換為高電平/低電平開始至信號線cs的電壓上升為高電平為止的時間。twd是信號線cs的電壓上升為高電平開始至感測節(jié)點sn的電壓穩(wěn)定為止的時間。tcs_eq是信號線CS的電壓下降為低電平開始至信號線eq的電壓上升為高電平為止的時間。teq_phi2是信號線eq的電壓上升為高電平開始至信號線phi_rst/phi_sb的電壓轉(zhuǎn)換為低電平/高電平為止的時間。tPRE是信號線eq的電壓上升為高電平開始至第一局部位線bl/第二局部位線bib的電壓被預充電為止的時間。以下，參照圖3說明向已經(jīng)記錄有數(shù)據(jù)“O”的存儲單元BLCELL〈0>重寫(Overwrite)數(shù)據(jù)“I”時的動作。信號線eq的電壓處于高電平的期間，由于晶體管N5及N6都處在接通(on)狀態(tài)，因此第一局部位線bl和第二局部位線bib均與信號線phi_sb導通而各自接通預定的充電電壓VCCHI。之后，若字線WL〈0>變?yōu)榈碗娖剑瑒t選擇晶體管PG〈0>被接通(on)，因此電容器C〈0>的感測節(jié)點sn與第一局部位線bl導通。并且，若信號線eq從高電平降低為低電平，則晶體管N5及N6都變?yōu)閿嚅_(off)，因此第一局部位線bl和第二局部位線bib從信號線phi_sb分離而變?yōu)楦?Floating)狀態(tài)。此時，向電容器C〈0>的感測節(jié)點sn提供相當于數(shù)據(jù)“O”的低電壓VL。在此，低電壓可以為200mV。從而,根據(jù)電容器C〈0>與第一局部位線bl的容量分割,在第一局部位線bl產(chǎn)生電壓降(Λ V)，在電容器C〈0>的感測節(jié)點sn產(chǎn)生電壓升。一方面，第二局部位線bib的電壓維持在充電電壓VCCHI。之后，當信號線phi_rst從低電平上升到高電平，信號線phi_sb從高電平下降到低電平時，本地感測放大器BLSA進入動作狀態(tài)。其結(jié)果，第一局部位線bl的電壓下降至接地電壓VSS，第二局部位線bib的電壓升高至電源電壓VDD。即，通過本地感測放大器BLSA，第一局部位線bl與第二局部位線bib的電壓差從AV增大到VDD-VSS。此時，電容器C〈0>的感測節(jié)點sn返回到相當于數(shù)據(jù)“O”的低電壓VL。并且，在本地感測放大器BLSA進入動作狀態(tài)之前，為了準備數(shù)據(jù)“I”的寫入動作，第一全局位線gbl及第二全局位線gblb，各自成為高電平/低電平。
之后，當信號線cs從低電平上升到高電平時，由于晶體管N3及N4都變?yōu)榻油?on)狀態(tài)，因此第一局部位線bl與第一全局位線gbl之間，以及第二局部位線bib與第二全局位線gblb之間相互導通。其結(jié)果，第一局部位線bl的電壓從接地電壓VSS上升到電源電壓VDD，第二局部位線bib的電壓從電源電壓VDD下降到接地電壓VSS。此時，在電容器C〈0>的感測節(jié)點可以蓄存相當于數(shù)據(jù)“I”的接近VDD的高電壓VH。之后，當信號線cs從高電平下降到低電平時，由于晶體管N3及N4都變?yōu)閿嚅_(off)狀態(tài)，因此第一局部位線bl與第一全局位線gbl之間，以及第二局部位線bib與第二全局位線gblb之間相互斷開。并且，當信號線phi_rst/phi_sb各自變換為低電平/高電平時，本地感測放大器BLSA進入非動作狀態(tài)。而且，當信號線eq從低電平上升到高電平時，由于晶體管N5及N6都變?yōu)榻油?on)狀態(tài)，因此第一局部位線bl和第二局部位線bib均與信號線phi_sb導通而各自被接通預定的預充電電壓VCCHI。另外，為了準備上述的預充電動作，第一全局位線gbl及第二全局位線gblb，均變?yōu)楦唠娖健Ｍㄟ^如上的一系列動作，可以向已經(jīng)記錄有數(shù)據(jù)“O”的存儲單元BLCELL〈0>重 寫數(shù)據(jù)“I”。另外，在上述說明中，例舉說明了作為數(shù)據(jù)“I”的記錄對象，選擇了存儲單元BLCELL〈0>時的情形，但即使通過選擇其他的存儲單元BLCELL〈k>來記錄數(shù)據(jù)“1”，其基本動作與上述說明相同，只要根據(jù)需要適當逆轉(zhuǎn)第一局部位線bl與第二局部位線bib的關系，以及第一全局位線gbl與第二全局位線gblb的關系即可。數(shù)據(jù)“O”的寫入動作圖4是用于說明數(shù)據(jù)“O”的寫入動作的時序圖，從上到下依次示出了第一局部位線bl/第二局部位線bib、信號線eq、信號線phi_rst、信號線phi_sb、信號線Cs、第一全局位線gbl/第二全局位線gblb、感測節(jié)點sn的電壓波形。另外，圖4中有關電壓的符號及有關時間的符號與圖3相同，因此省略詳細說明。以下，參照圖4說明向已經(jīng)記錄有數(shù)據(jù)“I”的存儲單元BLCELL〈0>重寫數(shù)據(jù)“O”時的動作。信號線eq的電壓處于高電平的期間，由于晶體管N5及N6都處在接通(on)狀態(tài)，因此第一局部位線bl和第二局部位線bib均與信號線phi_sb導通而各自接通預定的充電電壓VCCHI。之后，若字線WL〈0>變?yōu)榈碗娖剑瑒t選擇晶體管PG〈0>被接通(on)，因此電容器C〈0>的感測節(jié)點sn與第一局部位線bl導通。并且，若信號線eq從高電平降低為低電平，則晶體管N5及N6都變?yōu)閿嚅_(off)，因此第一局部位線bl和第二局部位線bib從信號線phi_sb分離而變?yōu)楦?Floating)狀態(tài)。此時，向電容器C〈0>的感測節(jié)點sn提供相當于數(shù)據(jù)“I”的接近VDD的高電壓VH。從而,根據(jù)電容器C〈0>與第一局部位線bl的容量分割,在第一局部位線bl產(chǎn)生電壓升(AV)，在電容器C〈0>的感測節(jié)點sn產(chǎn)生電壓降。一方面，第二局部位線bib的電壓維持在充電電壓VCCHI。之后，當信號線phi_rst從低電平上升到高電平，信號線phi_sb從高電平下降到低電平時，本地感測放大器BLSA進入動作狀態(tài)。其結(jié)果，第一局部位線bl的電壓上升到電源電壓VDD，第二局部位線bib的電壓下降到接地電壓VSS。即，通過本地感測放大器BLSA，第一局部位線bl與第二局部位線bib的電壓差從AV增大到VDD-VSS。此時，電容器C〈0>的感測節(jié)點sn返回到相當于數(shù)據(jù)“I”的高電壓VH。并且，在本地感測放大器BLSA進入動作狀態(tài)之前，為了準備數(shù)據(jù)“O”的寫入動作，第一全局位線gbl及第二全局位線gblb，各自成為低電平/高電平。之后，當信號線cs從低電平上升到高電平時，由于晶體管N3及N4都變?yōu)榻油?on)狀態(tài)，因此第一局部位線bl與第一全局位線gbl之間，以及第二局部位線bib與第二全局位線gblb之間相互導通。其結(jié)果，第一局部位線bl的電壓從電源電壓VDD下降到接地電壓VSS，第二局部位線bib的電壓從接地電壓VSS上升到電源電壓VDD。此時，在電容器C〈0>的感測節(jié)點可以蓄存相當于數(shù)據(jù)“O”的低電壓VL。低電壓VL可以為200mV。之后，當信號線cs從高電平 下降到低電平時，由于晶體管N3及N4都變?yōu)閿嚅_(off)狀態(tài)，因此第一局部位線bl與第一全局位線gbl之間，以及第二局部位線bib與第二全局位線gblb之間相互斷開。并且，當信號線phi_rst/phi_sb各自變換為低電平/高電平時，本地感測放大器BLSA進入非動作狀態(tài)。而且，當信號線eq從低電平上升到高電平時，由于晶體管N5及N6都變?yōu)榻油?on)狀態(tài)，因此第一局部位線bl和第二局部位線bib均與信號線phi_sb導通而各自被接通預定的預充電電壓VCCHI。另外，為了準備上述的預充電動作，第一全局位線gbl及第二全局位線gblb，均變?yōu)楦唠娖健Ｍㄟ^如上的一系列動作，可以向已經(jīng)記錄有數(shù)據(jù)“ I”的存儲單元BLCELL〈0>重寫數(shù)據(jù)“O”。另外，在上述說明中，例舉說明了作為數(shù)據(jù)“O”的記錄對象，選擇了存儲單元BLCELL〈0>時的情形，但即使通過選擇其他的存儲單元BLCELL〈k>來記錄數(shù)據(jù)“0”，其基本動作與上述說明相同，只要根據(jù)需要適當逆轉(zhuǎn)第一局部位線bl與第二局部位線bib的關系，以及第一全局位線gbl與第二全局位線gblb的關系即可。數(shù)據(jù)“O”的讀取動作圖5是用于說明數(shù)據(jù)“O”的讀取動作的時序圖，從上到下依次示出了第一局部位線bl/第二局部位線bib、信號線eq、信號線phi_rst、信號線phi_sb、信號線Cs、第一全局位線gbl/第二全局位線gblb、感測節(jié)點sn的電壓波形。另外，在圖5中，對于有關電壓的符號及有關時間的符號而言，除AVgbl和trgd以外，與前述圖3及圖4相同，因此省略相同符號詳細說明。Δ Vgbl是I gbl-gblb I。trgd是從信號線cs上升至高電平開始Δ Vgbl達到120mV為止的時間。參照圖5說明從存儲單元BLCELL〈0>讀取數(shù)據(jù)“O”時的動作。信號線eq的電壓處于高電平的期間，由于晶體管N5及N6都處在接通(on)狀態(tài)，因此第一局部位線bl和第二局部位線bib均與信號線phi_sb導通而各自接通預定的充電電壓VCCHI。之后，若字線WL〈0>變?yōu)榈碗娖?，則選擇晶體管PG〈0>被接通(on)，因此電容器C〈0>的感測節(jié)點sn與第一局部位線bl導通。并且，若信號線eq從高電平降低為低電平，則晶體管N5及N6都變?yōu)閿嚅_(off)，因此第一局部位線bl和第二局部位線bib從信號線phi_sb分離而變?yōu)楦?Floating)狀態(tài)。此時，向電容器C〈0>的感測節(jié)點sn提供相當于數(shù)據(jù)“O”的低電壓VL。低電壓VL可以為200mV。從而，根據(jù)電容器C〈0>與第一局部位線bl的容量分割，在第一局部位線bl產(chǎn)生電壓降(AV)，在電容器C〈0>的感測節(jié)點sn產(chǎn)生電壓升。一方面，第二局部位線bib的電壓維持在充電電壓VCCHI。之后，當信號線phi_rst從低電平上升到高電平，信號線phi_sb從高電平下降到低電平時，本地感測放大器BLSA進入動作狀態(tài)。其結(jié)果，第一局部位線bl的電壓下降至接地電壓VSS，第二局部位線bib的電壓升高至電源電壓VDD。即，通過本地感測放大器BLSA，第一局部位線bI與第二局部位線bib的電壓差從Λ V增大到VDD-VSS。此時，電容器C〈0>的感測節(jié)點sn返回到相當于數(shù)據(jù)“O”的低電壓VL。并且，為了準備數(shù)據(jù)的讀取動作，第一全局位線gbl及第二全局位線gblb，均維持高電平。之后，當信號線cs從低電平上升到高電平時，由于晶體管N3及N4都變?yōu)榻油?on)狀態(tài)，因此第一局部位線bl與第一全局位線gbl之間，以及第二局部位線bib與第二全局位線gblb之間相互導通。其結(jié)果,第一全局位線gbl的電壓從電源電壓VDD下降Δ Vgbl0 一方面,第二全局位線gblb的電壓維持在電源電壓VDD。從而,在感測放大器SA,判斷為第一全局位線gbl的電壓低于第二全局位線gblb的電壓，以此從存儲單元BLCELL〈0>讀取數(shù)據(jù)“O”。之后，當信號線cs從高電平下降到低電平時，由于晶體管N3及N4都變?yōu)閿嚅_(off)狀態(tài)，因此第一局部位線bl與第一全局位線gbl之間，以及第二局部位線bib與第二全局位線gblb之間相互斷開。并且，當信號線phi_rst/phi_sb各自變換為低電平/高電平時，本地感測放大器BLSA進入非動作狀態(tài)。而且，當信號線eq從低電平上升到高電平 時，由于晶體管N5及N6都變?yōu)榻油?on)狀態(tài)，因此第一局部位線bl和第二局部位線bib均與信號線phi_sb導通而各自被接通預定的預充電電壓VCCHI。另外，為了準備上述的預充電動作，第一全局位線gbl及第二全局位線gblb，均變?yōu)楦唠娖?。通過如上的一系列動作，可以從存儲單元BLCELL〈0>讀取數(shù)據(jù)“O”。另外，在上述說明中，例舉說明了作為數(shù)據(jù)“O”的讀取對象，選擇了存儲單元BLCELL〈0>時的情形，但即使通過選擇其他的存儲單元BLCELL〈k>來讀取數(shù)據(jù)，其基本動作與上述說明相同，只要根據(jù)需要適當逆轉(zhuǎn)第一局部位線bl與第二局部位線bib的關系，以及第一全局位線gbl與第二全局位線gblb的關系即可。數(shù)據(jù)“I”的讀取動作圖6是用于說明數(shù)據(jù)“I”的讀取動作的時序圖，從上到下依次示出了第一局部位線bl/第二局部位線bib、信號線eq、信號線phi_rst、信號線phi_sb、信號線Cs、第一全局位線gbl/第二全局位線gblb、感測節(jié)點sn的電壓波形。另外，在圖6中，有關電壓的符號及有關時間的符號與圖5相同，因此省略詳細說明。參照圖6說明從存儲單元BLCELL〈0>讀取數(shù)據(jù)“I”時的動作。信號線eq的電壓處于高電平的期間，由于晶體管N5及N6都處在接通(on)狀態(tài)，因此第一局部位線bl和第二局部位線bib均與信號線phi_sb導通而各自接通預定的充電電壓VCCHI。之后，若字線WL〈0>變?yōu)榈碗娖?，則選擇晶體管PG〈0>被接通(on)，因此電容器C〈0>的感測節(jié)點sn與第一局部位線bl導通。并且，若信號線eq從高電平降低為低電平，則晶體管N5及N6都變?yōu)閿嚅_(off)，因此第一局部位線bl和第二局部位線bib從信號線phi_sb分離而變?yōu)楦訝顟B(tài)。此時，向電容器C〈0>的感測節(jié)點sn提供相當于數(shù)據(jù)“I”的接近VDD的高電壓VH。從而,根據(jù)電容器C〈0>與第一局部位線bl的容量分割,在第一局部位線bl產(chǎn)生電壓升(AV)，在電容器C〈0>的感測節(jié)點sn產(chǎn)生電壓降。一方面，第二局部位線bib的電壓維持在充電電壓VCCHI。之后，當信號線phi_rst從低電平上升到高電平，信號線phi_sb從高電平下降到低電平時，本地感測放大器BLSA進入動作狀態(tài)。其結(jié)果，第一局部位線bl的電壓上升至電源電壓VDD，第二局部位線bib的電壓下降至接地電壓VSS。即，通過本地感測放大器BLSA，第一局部位線bl與第二局部位線bib的電壓差從AV增大到VDD-VSS。此時，電容器C〈0>的感測節(jié)點sn返回到相當于數(shù)據(jù)“I”的高電壓VH。并且，為了數(shù)據(jù)的讀取動作，第一全局位線gbl及第二全局位線gblb,均維持高電平。之后，當信號線cs從低電平上升到高電平時，由于晶體管N3及N4都變?yōu)榻油?on)狀態(tài)，因此第一局部位線bl與第一全局位線gbl之間，以及第二局部位線bib與第二全局位線gblb之間相互導通。其結(jié)果,第二全局位線gblb的電壓從電源電壓VDD下降AVgbI。一方面,第一全局位線gbl的電壓維持在電源電壓VDD。從而,在感測放大器SA,判斷為第一全局位線gbl的電壓高于第二全局位線gblb的電壓，以此從存儲單元BLCELL〈0>讀取數(shù)據(jù)“I”。之后，當信號線cs從高電平下降到低電平時，由于晶體管N3及N4都變?yōu)閿嚅_ (off)狀態(tài)，因此第一局部位線bl與第一全局位線gbl之間，以及第二局部位線bib與第二全局位線gblb之間相互斷開。并且，當信號線phi_rst/phi_sb各自變換為低電平/高電平時，本地感測放大器BLSA進入非動作狀態(tài)。而且，當信號線eq從低電平上升到高電平時，由于晶體管N5及N6都變?yōu)榻油?on)狀態(tài)，因此第一局部位線bl和第二局部位線bib均與信號線phi_sb導通而各自被接通預定的預充電電壓VCCHI。另外，為了準備上述的預充電動作，第一全局位線gbl及第二全局位線gblb，均變?yōu)楦唠娖健Ｍㄟ^如上的一系列動作，可以從存儲單元BLCELL〈0>讀取數(shù)據(jù)“I”。另外，在上述說明中，例舉說明了作為數(shù)據(jù)“I”的讀取對象，選擇了存儲單元BLCELL〈0>時的情形，但即使通過選擇其他的存儲單元BLCELL〈k>來讀取數(shù)據(jù)，其基本動作與上述說明相同，只要根據(jù)需要適當逆轉(zhuǎn)第一局部位線bl與第二局部位線bib的關系，以及第一全局位線gbl與第二全局位線gblb的關系即可。布局圖案圖7是存儲單元BLCELL的布局圖案。如前述的圖2所示，存儲單元BLCELL包括選擇晶體管PG和電容器C。圖7中，符號X表示選擇晶體管PG的柵極，符號Y表示半導體基板上形成的活性(Active)區(qū)域。并且，符號Z表示用于向電容器C接通基準電壓VBBS的接觸布線。另外，對于接通基準電壓VBBS的接觸處而言，為了盡可能穩(wěn)定地形成該接觸處，置于存儲器陣列的終端部的外側(cè)。從而，連接布線Z —直鋪設到從存儲器陣列的終端部開始預定距離d的位置為止。并且，選擇晶體管PG的柵極X設置為與接觸布線Z平行。另外，對于半導體記憶裝置1，為了在設置于存儲器陣列的終端部(與存儲器陣列的外周部相鄰的部分)的存儲單元BLCELL(A)與并非設置于存儲器陣列的終端部的存儲單元BLCELL (B)之間，不產(chǎn)生掩膜圖案的疏密差(進一步來講，由此導致的特性差異)，而與存儲單元BLCELL (A)相鄰接設置有實際上不被使用的虛擬塊DUMMY。在此，所述的虛擬塊DUMMY包含從存儲器陣列的終端部僅將選擇晶體管PG的柵極G最多延伸至預定的距離d的位置為止的虛擬柵極DG。如此，通過利用電容器C的接觸布線Z之間的空間來設置僅延伸選擇晶體管PG的柵極G的虛擬柵極DG，由此無需增加存儲器陣列的面積，也能夠降低掩膜圖案的疏密差，因此可以提高半導體記憶裝置I的動作速
率和產(chǎn)量。
通過設置虛擬塊DUMMY，可以降低例如圖2所示選擇晶體管PG〈0>、PG<1>的特性差異，以及提高各閾值電壓的精度。由此，可以防止不必要地增大圖3中表示在感測節(jié)點sn的電壓波形上的低電壓VL與接地電壓VSS的電壓差，以及可以穩(wěn)定地獲得使得DRAM動作的充分的AV。另外，上述的布局圖案不僅適用于圖2的第一構(gòu)成例DRAM的存儲單元BLCELL，而且還適用于圖9的第二構(gòu)成例DRAM的存儲單元CELL。圖14是本地感測放大器BLSA的布局圖案。如前述的圖2所示，本地感測放大器BLSA含有八個晶體管P1、P2、NI N6。并且，對于半導體記憶裝置1，為了在設置于存儲器陣列的終端部(與存儲器陣列的外周部相鄰的部分)的本地感測放大器BLSA (A)與并非設置于存儲器陣列的終端部的本地感測放大器BLSA(B)之間，不產(chǎn)生掩膜圖案的疏密差(進一步來講，由此導致的特性差異)，而與本地感測放大器BLSA (A)相鄰接設置有實際上不被使用的虛擬塊DUMMY。
在此，所述的虛擬塊DUMMY以與本地感測放大器BLSA㈧的邊界線為對稱軸，按照與本地感測放大器BLSA(A)的布局圖案的一部分構(gòu)成線對稱的關系設有其布局圖案。具體地，所述的虛擬塊DUMMY被配置為在用于形成本地感測放大器BLSA(A)的八個晶體管之中，僅使得一行或一列的晶體管(圖14中為晶體管N3、N4、N6)的柵極呈鏡子狀。上述結(jié)構(gòu)可以抑制增大存儲器陣列的面積的同時，能夠降低掩膜圖案的疏密差，因此能夠提高半導體記憶裝置I的動作速度和產(chǎn)量。通過設置虛擬塊DUMMY，可以降低例如圖2所示晶體管P1、P2、NI、N2、N5、N6的特性差異。而且，通過降低晶體管P1、P2、N1、N2的特性差異，可以防止圖3中的參照符號trd所表示的時間不必要地變長。并且，通過降低晶體管N5、N6的特性差異，可以防止圖3中的參照符號tPRE所表示的時間不必要地變長。圖8是6T-SRAM的存儲單元的布局圖案。還如圖10所示，6T-SRAM的存儲單元CELL含有六個晶體管P1、P2、N1 N4。而且如圖8所示，這些晶體管以格子狀(2行X3列)排列。并且，對于半導體記憶裝置1，為了在設置于存儲器陣列的終端部(與存儲器陣列的外周部相鄰的部分)的存儲單元CELL (A)與并非設置于存儲器陣列的終端部的存儲單元CELL(B)之間，不產(chǎn)生掩膜圖案的疏密差(進一步來講，由此導致的特性差異)，而與存儲單元CELL (A)相鄰接設置有實際上不被使用的虛擬塊DUMMY。在此，所述的虛擬塊DUMMY以與存儲單元CELL⑷的邊界線為對稱軸，按照與存儲單元CELL(A)的布局圖案的一部分構(gòu)成線對稱的關系設有其布局圖案。具體地，所述的虛擬塊DUMMY被配置為在用于形成存儲單元CELL(A)的六個晶體管之中，僅使得一行或一列的晶體管呈鏡子狀。與設置了具有相同于存儲單元CELL(A)的尺寸的虛擬塊的現(xiàn)有構(gòu)成相t匕，上述構(gòu)成可以抑制增大存儲器陣列的面積的同時，能夠降低掩膜圖案的疏密差，因此能夠提高半導體記憶裝置I的動作速度和產(chǎn)量。圖11是示出存儲器陣列終端部的布局圖案的示意圖。如圖11所示，半導體記憶裝置I包括含有多個元素塊A及B的存儲器陣列；與元素塊A相鄰設置的虛擬塊Dl及D2。這些虛擬塊Dl及D2布置在存儲器陣列的終端部，且實際不被使用的虛擬塊Dl及D2。而虛擬塊Dl及D2的布局圖案僅為元素塊A之布局圖案的一部分。通過這種結(jié)構(gòu)，可以無需增大存儲器陣列的面積的同時，能夠降低掩膜圖案的疏密差所導致的特性差異。尤其，如圖13所示，在存儲器陣列被分割成多個而布置情況下，由于隨著存儲器陣列的終端部的增加，虛擬塊Dl及D2的形成區(qū)域也隨之增大，因此可顯著體現(xiàn)本發(fā)明的縮小存儲器陣列面積的效果。根據(jù)本發(fā)明的一些實施例，可以提供一種能夠減小由于掩膜圖案的疏密差導致的特性差異而不增加存儲器陣列的不必要的面積的半導體記憶裝置。本發(fā)明作為無需增大包含在半導體記憶裝置(包含搭載了存儲器的LSI)中的存儲器陣列的不必要的面積，而且能夠降低掩膜圖案的疏密差所導致的特性差異的技術，可以被廣泛應用。盡管已經(jīng)描述了特定實施例，但是這些僅通過示例方式呈現(xiàn)，并且不限制本發(fā)明的范圍。的確，在此描述的新方法和裝置能夠以多種不同形式體現(xiàn)出來；此外，在不脫離本 發(fā)明的精神的情況下，可以在在此描述的實施例中進行各種省略、替換和改變。所附權利要求及其等同物意在覆蓋落入本發(fā)明的范圍和精神內(nèi)的這些形式或修改。
權利要求
1.一種半導體記憶裝置，其特征在于包括 含有多個元素塊的存儲器陣列，所述多個元素塊包括布置在所述存儲器陣列終端部的終端部元素塊； 與所述終端部元素塊相鄰接設置，而實際上不被使用的至少一個虛擬塊； 其中，所述至少一個虛擬塊的布局圖案僅對應于所述多個元素塊的布局圖案的一部分。
2.根據(jù)權利要求I所述的半導體記憶裝置，其特征在于所述多個元素塊的每一個為含有選擇晶體管和電容器的存儲單元， 所述電容器的接觸布線，從所述存儲器陣列的終端部鋪設到相距預定距離的位置為止， 所述至少一個虛擬塊，包含從所述存儲器陣列的終端部將所述選擇晶體管的柵極最多延伸至所述預定距離的位置為止的虛擬柵極。
3.根據(jù)權利要求I所述的半導體記憶裝置，其特征在于所述多個元素塊的每一個為含有按格子的形狀排列的六個晶體管的感測放大器或存儲單元， 所述至少一個虛擬塊的布局圖案與鄰接于所述虛擬塊的所述格子的一行或一列的晶體管的布局圖案相對應。
4.根據(jù)權利要求3所述的半導體記憶裝置，其特征在于所述至少一個虛擬塊，以所述至少一個虛擬模塊與所述多個元素塊之間的邊界線為對稱軸，按與所述多個元素塊的布局圖案的一部分構(gòu)成線對稱的關系，設計有布局圖案。
5.根據(jù)權利要求I所述的半導體記憶裝置，其特征在于所述存儲器陣列被分割成多個而布置。
6.根據(jù)權利要求I所述的半導體記憶裝置，其特征在于所述多個元素塊的每一個為含有按格子的形狀排列的六個晶體管的感測放大器或存儲單元， 所述至少一個虛擬塊的布局圖案與鄰接于所述虛擬塊的所述格子的一行或一列的晶體管的柵極的布局圖案相對應。
全文摘要
本發(fā)明公開一種半導體記憶裝置，該半導體記憶裝置包括含有多個元素塊的存儲器陣列，多個元素塊包括布置在存儲器陣列終端部的終端部元素塊；與終端部元素塊相鄰接設置，而實際上不被使用的至少一個虛擬塊；其中，至少一個虛擬塊的布局圖案僅對應于多個元素塊的布局圖案的一部分。
文檔編號G11C11/413GK102637688SQ201210027558
公開日2012年8月15日 申請日期2012年2月8日 優(yōu)先權日2011年2月8日
發(fā)明者鵜飼和久 申請人:羅姆股份有限公司