專利名稱：驗證一次可編程存儲器的寫使能的電路的制作方法
技術(shù)領(lǐng)域：
本公開總的來說涉及半導(dǎo)體，更具體地說，涉及使用一次可編程存儲器的半導(dǎo)體電路。
背景技術(shù)：
半導(dǎo)體技術(shù)中有一類存儲裝置被稱為一次可編程(OTP)存儲器。有各種已知的包括電熔絲(electrical fuse)或eFuse的OTP存儲器元件的實例。電熔絲通常通過迫使大電流通過他們而被編程。高電流g在改變電熔絲的結(jié)構(gòu)，其導(dǎo)致高電阻狀態(tài)。對于傳統(tǒng)的電熔絲編程，要被編程的電熔絲結(jié)構(gòu)通常是通過控制器電路產(chǎn)生的解碼地址而選擇的。在利用傳統(tǒng)的電熔絲的情況下，存在電熔絲可能無意地被偽信號(spurioussignal)編程的風(fēng)險。這種偽信號可能源于各種來源，例如在電路上電期間，測試期間以及源于輻射誘發(fā)的擾亂。還存在這樣的風(fēng)險在電路功率周期內(nèi)，當(dāng)由于電源順序問題，電熔 絲的矩陣的控制電路處于ー種未定義狀態(tài)吋，電熔絲被錯誤地編程。因此，如果控制器發(fā)出短的、錯誤的信號，則電熔絲陣列可能被暫時驅(qū)動進(jìn)入寫狀態(tài)。在這種狀態(tài)下，將會發(fā)生一個或多個電熔絲的無意編程。此外，產(chǎn)品的用戶被指示要避免能夠無意地編程電熔絲的特定系統(tǒng)操作條件。然而，多種客戶系統(tǒng)使用盡管會產(chǎn)生電熔絲無意編程的操作條件。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個實施例，提供了ー種具有一次可編程(OTP)存儲器的存儲器系統(tǒng)。寫使能驗證電路包括第一反相器級和第二反相器級，所述第一反相器級和第二反相器級在節(jié)點處耦接，其中所述寫使能驗證電路被配置來接收寫使能信號，并且其中寫使能信號從第一電壓電平變化到第二電壓電平。所述節(jié)點處的電壓以第一速率變化，并且當(dāng)寫使能信號從第二電壓電平變化到第一電壓電平時，所述節(jié)點處的電壓以高于第一速率的第二速率變化。寫使能驗證電路還被配置來產(chǎn)生已驗證的寫使能信號用于使能OTP存儲器的編程。根據(jù)本發(fā)明的一個實施例，提供了ー種具有一次可編程(OTP)存儲器的存儲器系統(tǒng)。OTP控制器耦接到所述OTP存儲器，其中所述OTP控制器被配置來產(chǎn)生寫使能信號。寫使能驗證電路，其耦接到所述OTP存儲器和所述OTP控制器，其中所述寫使能驗證電路被配置來從所述OTP控制器接收所述寫使能信號，并且其中所述寫使能驗證電路還被配置來產(chǎn)生已驗證的寫使能信號以通過所述OTP控制器使能所述OTP存儲器的編程。根據(jù)本發(fā)明的另ー實施例，提供了ー種具有一次可編程(OTP)存儲器的存儲器系統(tǒng)。寫使能驗證電路其耦接到所述OTP存儲器，其中所述寫使能驗證電路被配置來接收輸入信號，并且其中所述寫使能驗證電路還被配置來產(chǎn)生已驗證的寫使能信號以用于使能所述OTP存儲器的編程。所述寫使能驗證電路包括第一反相器級，其具有耦接來接收所述輸入信號的輸入以及耦接來提供切換電壓信號的輸出。第二反相器級，其具有耦接來接收所述切換電壓信號的輸入以及耦接來提供輸出信號的輸出，并且其中所述第一反相器級和所述第二反相器級被配置為使得只有當(dāng)所述輸入信號被維持在預(yù)定電平至少預(yù)定時間時，所述第二反相器級將輸出從第一電壓電平切換到與所述第一電壓電平不同的第二電壓電平。


本發(fā)明通過舉例的方式說明并且不受附圖的限制。在附圖中，相同的參考符號表示相同的元素。出于簡潔和清楚的目的對圖中的元素進(jìn)行了示出，并且其并不必按比例繪制。圖I以框圖的形式示出了根據(jù)本發(fā)明原理的具有一次可編程存儲器和控制器的存儲器系統(tǒng)；圖2以部分邏輯圖的形式示出了用于圖I的存儲器系統(tǒng)中的寫使能驗證電路；圖3以示意圖的形式示出了用于圖2的寫使能驗證電路中的非對稱延遲電路的示例形式；以及 圖4以圖解的形式示出了與圖I的存儲器系統(tǒng)的示例操作相關(guān)聯(lián)的時序信號。
具體實施例方式圖I示出的是存儲器系統(tǒng)10，系統(tǒng)10通常有OTP控制器12、寫使能驗證電路14和OTP存儲器16。在ー種形式中，存儲器系統(tǒng)10可以在單一集成電路上實現(xiàn)。在其它的形式中，存儲器系統(tǒng)10可以使用兩個或多個集成電路來實現(xiàn)。OTP控制器12具有寫使能(WE)信號，寫使能信號被連接到寫使能驗證電路14的輸入。寫使能驗證電路14的輸出提供已驗證的寫使能信號，并且被連接到OTP存儲器16的第一輸入和OTP控制器12的輸入。OTP控制器12的第二輸出提供其它信號18，例如地址信號和控制信號，并且被連接到OTP存儲器16的第二輸入。在操作中，OTP控制器12控制對OTP存儲器16的訪問，包括OTP存儲器16內(nèi)的一次可編程存儲器的編程。當(dāng)需要對OTP存儲器16內(nèi)的一次可編程存儲器中的至少ー個進(jìn)行編程吋，OTP控制器12給寫使能驗證電路14提供寫使能信號。寫使能驗證電路的功用是通過驗證寫使能信號具有足夠長的持續(xù)時間來確定寫使能信號是否是有效寫使能信號。響應(yīng)于驗證，寫使能驗證電路14提供驗證的寫使能信號至OTP存儲器16并將其提供回到OTP控制器。已驗證的寫使能信號使OTP控制器12知道寫使能已被證實是有效寫使能信號，并且使能OTP控制器12以對于剩余預(yù)定量時間(其作為規(guī)定的編程時間)斷言(assert)寫使能信號。規(guī)定的編程時間是預(yù)先決定的，并且是被優(yōu)化以對OTP存儲器16內(nèi)的一次可編程存儲器元件進(jìn)行準(zhǔn)確編程的時間量。響應(yīng)于接收到已驗證的寫使能信號，OTP控制器12將把寫使能斷言預(yù)定的時間。一旦寫使能不再被斷言，寫使能驗證電路14將不再斷言至OTP存儲器16和OTP控制器12的已驗證的寫使能信號。當(dāng)已驗證的寫使能信號被斷言吋，OTP存儲器16使用其它信號18 (包括到OTP存儲器16內(nèi)的OTP存儲器元件的地址)來對OTP存儲器16內(nèi)的存儲器元件進(jìn)行編程。圖2示出的是寫使能驗證電路14的ー種形式的例子。寫使能信號被連接到非對稱延遲電路20的輸入端子和與(AND)門22的第一輸入。非對稱延遲電路20的輸出被連接到與門22的第二輸入。與門的輸出提供已驗證的寫使能信號。在操作中，非對稱延遲電路22執(zhí)行延遲功能以延遲寫使能信號至與門22的耦接。與門22的輸出不被斷言直到寫使能信號處于其第一輸入處并且所述寫使能信號的延遲形式存在于所述與門22的所述第二輸入處。響應(yīng)于寫使能信號和延遲形式的寫使能信號，與門22將上述提到的已驗證的寫使能信號斷言。然而，非對稱延遲電路20的非対稱性的功用是確保如果寫使能信號并未保持被斷言預(yù)定的最小量時間，在此被稱為時間和電壓閥值，則寫使能信號不被傳遞到與門22的第二輸入。因此，如果寫使能信號是不滿足時間和電壓閾值的偽信號，則已驗證的寫使能信號就不被斷言。因此，非對稱延遲電路20作用來驗證所有接收到的寫使能信號并且確定時間和電壓閾值被滿足。非對稱延遲電路20提供的非対稱性的另ー種形式是寫使能信號的低到高的轉(zhuǎn)換導(dǎo)致已驗證的寫使能信號相對于寫使能信號在比由高到低的轉(zhuǎn)換長的延遲之后轉(zhuǎn)換。換句話說，當(dāng)寫使能信號被OTP控制器12去斷言(deassert)時，已驗證的寫使能信號在信號傳播延遲之后通過與門22也被去斷言?；氐椒菙嘌缘囊羊炞C的寫使能信號的迅速轉(zhuǎn)換是由與門22的非斷言的第一輸入導(dǎo)致的，而不管非對稱延遲電路20什么時間去斷言與門22的第二輸入。圖3示出的是非對稱延遲電路20的ー種形式的例子。一般來說，非對稱延遲電路 20具有在電容節(jié)點34處耦接到對稱反相器級32的非対稱反相器級30。非対稱反相器級30具有P溝道晶體管，該P(yáng)溝道晶體管的源極被連接到電源電壓端子以用于接收電源電壓VDD。晶體管36的漏極被連接到電容節(jié)點34和N溝道晶體管38的漏扱。晶體管36的柵極被連接到晶體管38的柵極并接收寫使能信號。晶體管38的源極被連接到N溝道晶體管40的漏扱。晶體管40的源極被連接到電源電壓端子以接收電源電壓Vss。在ー種形式中，Vss電壓是地電壓。電阻器42的第一端被連接到Vdd電源電壓端子，并且電阻器42的第二端被連接到晶體管40的柵極和電阻器44的第一端。電阻器44的第二端被連接到Vss電壓端子。電容器50的第一電極被連接到電容節(jié)點34。電容器50的第二電極被連接到電源端子。在ー種形式中，這個端子是Vss電壓端子。在對稱反相器級32內(nèi)，P溝道晶體管46的源極被連接到Vdd電壓端子，柵極被連接到電容節(jié)點34，并且漏極用于提供非対稱延遲的寫使能信號。非対稱延遲的寫使能信號是這樣的信號，其被連接到圖2的編程驗證電路14的與門22的第二輸入。晶體管46的漏極被連接到N溝道晶體管48的漏扱。晶體管48的柵極在電容節(jié)點34處連接到晶體管46的柵極。晶體管48的源極被連接到Vss的電壓端子。在操作中，非對稱延遲電路20接收晶體管36和38的柵極處的寫使能信號。晶體管36和38使寫使能信號的邏輯狀態(tài)反轉(zhuǎn)，并且在電容節(jié)點34處提供放大的反轉(zhuǎn)的形式。電阻器42和44的大小被確定為使得晶體管40在導(dǎo)通狀態(tài)被持續(xù)地弱偏置。電源電壓Vdd被電阻器42降低并且被施加到晶體管40的柵極。因此，降低的Vdd電壓可以被認(rèn)為是第二電源電壓。當(dāng)寫使能信號是邏輯低值時，晶體管36導(dǎo)通而晶體管38不導(dǎo)通。因此，使用電容器50將電容節(jié)點34充電到Vdd電源電壓。對稱反相器級32將電容節(jié)點34處的邏輯高狀態(tài)反轉(zhuǎn)，并且為非對稱延遲寫使能信號提供邏輯低信號。現(xiàn)在假設(shè)寫使能信號邏輯值轉(zhuǎn)換并且變?yōu)檫壿嫺?。該轉(zhuǎn)換使晶體管36不導(dǎo)通而使晶體管38導(dǎo)通。當(dāng)晶體管38導(dǎo)通吋，電容節(jié)點34通過晶體管38和40以受控的速率開始放電。對稱反相器級32具有預(yù)定的切換(switching)電平,所述切換電平是輸入電壓電平，其表示何時對稱反相器級32的輸出將改變。如果寫使能信號保持邏輯高足以使電容節(jié)點34轉(zhuǎn)換在對稱反相器級32的切換電平以下的時間，則非対稱延遲的寫使能信號將變?yōu)楸粩嘌栽谶壿嫺唠娖教?。然而，如果寫使能信號沒有保持在邏輯高足夠長的時間，則電容節(jié)點34將不轉(zhuǎn)換在對稱反相器級32的切換電平以下，并且非対稱延遲的寫使能信號將保持非斷言。因此，寫使能信號的不在預(yù)定的充足的時間內(nèi)保持邏輯高值的偽信號轉(zhuǎn)換將不會被認(rèn)為是非對稱延遲的寫使能信號。一旦寫使能信號返回到邏輯低狀態(tài)，則晶體管36將變?yōu)閷?dǎo)通，而晶體管38將成為不導(dǎo)通。結(jié)果，電容節(jié)點34將被快速地充電上升回到Vdd電源電壓。由于這種快速充電操作，寫使能信號的許多連續(xù)的偽信號轉(zhuǎn)換的序列將不會被認(rèn)為是非對稱延遲的寫使能信號?，F(xiàn)在假設(shè)寫使能信號被斷言足以跨過對稱反相器級32的切換 電平從而使得非對稱延遲的寫使能信號被斷言的時間。當(dāng)寫使能被去斷言吋，晶體管36變成導(dǎo)通，而晶體管38變成不導(dǎo)通。這個信號晶體使得電容節(jié)點通過晶體管36快速充電上升到VDD。結(jié)果，非對稱延遲的寫使能信號在小的恢復(fù)時間內(nèi)非常迅速地轉(zhuǎn)換為邏輯低值。因此，相比于寫使能信號的高到低的轉(zhuǎn)換，對稱反相器級32響應(yīng)于寫使能信號的低到高的轉(zhuǎn)換而達(dá)到切換點所花費的時間量上有顯著的不對稱性。在圖I的OTP存儲器16中的編程的情況下，OTP控制器12利用這種不対稱性以有效地忽略偽信號。由OTP控制器12所產(chǎn)生的偽信號持續(xù)時間短，因此可以有效地消除其對OTP存儲器16編程的影響。此外，應(yīng)該指出的是，通過適當(dāng)?shù)卮_定電容器50、晶體管40的柵極電壓、以及對稱反相器級32的晶體管46和48的大小，可以大大準(zhǔn)確地設(shè)定時間的長度和電壓閾值。圖4示出的是與存儲器系統(tǒng)10的操作相關(guān)聯(lián)的信號的示例圖示。所述信號被表示為以縱軸為電壓橫軸為時間的函數(shù)。僅作為示例，OTP控制器12重復(fù)提供多個短偽信號或系列的短偽信號。如先前所提到的，引起這些偽信號的原因可以是多祥的。例如，在存儲器系統(tǒng)10啟動時，經(jīng)常存在能夠產(chǎn)生偽信號的未知狀態(tài)。這些偽信號有相對較短的持續(xù)時間。最初，響應(yīng)于晶體管36響應(yīng)低寫使能信號處于導(dǎo)通，電容節(jié)點34處于Vdd值。響應(yīng)于在高和低邏輯電平之間轉(zhuǎn)換的偽信號，電容節(jié)點34開始放電，但由于偽信號短，在電容節(jié)點34能夠達(dá)到對稱反相器級32的切換電平之前，而被完全充電到VDD。響應(yīng)于所有偽信號，非対稱延遲的寫使能信號和已驗證的寫使能信號都保持未被斷言。所述多個偽信號也因此被與OTP存儲器16隔離。如果每個偽信號被施加到OTP存儲器16內(nèi)的OTP存儲器元件，同時沒有單個偽信號可以足夠久地?zé)o意地編程OTP存儲器元件，那么每個信號將有貢獻(xiàn)于OTP存儲器元件的永久性的物理改變。在ー種形式中，這種物理可以是OTP存儲器元件的可編程層當(dāng)中的材料的電遷移。當(dāng)由于多個偽信號的累積效應(yīng)而發(fā)生足夠的電遷移吋，OTP存儲器元件的無意編程發(fā)生。在各種形式的OTP存儲器元件中使用了多種材料，其都易受多個短的偽信號的影響。此外，單脈沖也可以導(dǎo)致發(fā)生OTP存儲器元件的無意編程。假設(shè)有意的寫操作跟隨在偽信號之后。應(yīng)理解，在未說明的形式中，當(dāng)沒有寫使能信號轉(zhuǎn)換發(fā)生時，有意的寫操作可以通過一段干預(yù)時間來與偽信號分離。有意的寫操作具有標(biāo)示為“時間和電壓閾值”的第一部分，這是驗證部分，在此部分中，寫使能驗證電路14在確定寫使能信號是否是有意的寫操作。所述驗證是通過檢測寫使能信號已經(jīng)具有表示斷言的邏輯值的電壓足夠長的時間段。該時間段通過電容節(jié)點34從全軌電壓值開始轉(zhuǎn)換并達(dá)到對稱反相器級32的切換點所需的時間量。該時間段在寬范圍的エ藝、溫度和電壓值上可以改變顯著量，因此簡單地用計時器功能是不能準(zhǔn)確計時這段時間的。當(dāng)達(dá)到切換點吋，非対稱延遲的寫使能信號和已驗證的寫使能信號都被斷言。此刻，已驗證的寫使能信號從寫使能驗證電路14的輸出到OTP控制器12的反饋被用于開始用于OTP存儲器16的OTP存儲器元件的編程的規(guī)定的編程時間。所述規(guī)定的編程時間需要在規(guī)定的時間段內(nèi)，以保證給定的OTP存儲器元件的正確的物理修改。在ー種形式中，OTP控制器12將對從寫使能驗證電路14接收到反饋信號的時間開始的時鐘周期進(jìn)行計數(shù)。在該時間幀期滿的情況下，OTP控制器12去斷言寫使能信號。在寫使能信號的下降沿處，當(dāng)結(jié)束有意的寫操作時，已驗證的寫使能信號也轉(zhuǎn)換為低。這個電路操作是由被直接連接到寫使能信號的與門22的第一輸入引起的。在短暫的恢復(fù)時間內(nèi)，電容節(jié)點34的電壓從接近Vss迅速上升到對稱反相器級32的切換點。這種快速的轉(zhuǎn)換是由P溝道晶體管36導(dǎo)通并且直接將Vdd連接到電容節(jié)點34引起的。當(dāng)達(dá)到切換點時，對稱反相器級32轉(zhuǎn)換其輸出信號，并且在已驗證的寫使能信號轉(zhuǎn)換到邏輯低后，非対稱延遲的寫使能在非常短的恢復(fù)時間內(nèi)轉(zhuǎn)換為邏輯低。所述的恢復(fù)時間在時間持續(xù)上比與用于驗證有意的寫操作的有意寫入的時間和電壓閥值部分相關(guān)聯(lián)的時間要短得多。短的恢復(fù)時間因此使得能夠進(jìn)行OTP存儲器元件的非常近地發(fā)生的有意的寫操作，并且允許OTP存儲器編程時間顯著減少。在傳統(tǒng)的OTP存儲器編程操作中，通常需要連續(xù)為數(shù)以千計的OTP存儲器元件進(jìn)行編程。因此，存儲系統(tǒng)10允許可靠的OTP存儲器編程，并且是時間高效的。
至此，應(yīng)認(rèn)識到已經(jīng)提供了用于OTP存儲器內(nèi)的OTP存儲元件的存儲器系統(tǒng)，其提供了編程保護(hù)以避免短持續(xù)時間的偽信號或毛刺。存儲器系統(tǒng)10允許異步操作，并且對于用以結(jié)束有意的寫操作的結(jié)束的寫使能信號轉(zhuǎn)換具有快速恢復(fù)。使用從寫使能驗證電路到OTP控制器的反饋允許OTP控制器準(zhǔn)確地計時對OTP存儲器元件進(jìn)行編程所需的時間。因此，編程時間不易受因溫度、エ藝和電壓參數(shù)的變化而導(dǎo)致的顯著變化的影響。在ー種形式中，本發(fā)明提供了ー種具有一次可編程(OTP)存儲器的存儲器系統(tǒng)。寫使能驗證電路包括第一反相器級和第二反相器級，所述第一反相器級和第二反相器級在節(jié)點處耦接，其中所述寫使能驗證電路被配置來接收寫使能信號，并且其中寫使能信號從第一電壓電平變化到第二電壓電平。所述節(jié)點處的電壓以第一速率變化，并且當(dāng)寫使能信號從第二電壓電平變化到第一電壓電平時，所述節(jié)點處的電壓以高于第一速率的第二速率變化。寫使能驗證電路還被配置來產(chǎn)生已驗證的寫使能信號用于使能OTP存儲器的編程。在另ー種形式中，第二電壓電平大于第一電壓電平。在另ー種形式中，電容器的第一端子率禹接到所述節(jié)點并且第二端子耦接到電壓源端子。在另ー種形式中，所述第一反相器級包括P溝道晶體管，其具有耦接到第一電壓源端子的第一電流端子、被耦接以接收所述寫使能信號的控制端子、以及耦接到所述節(jié)點的第二電流端子。第一 η溝道晶體管具有耦接到所述節(jié)點的第一電流端子，被耦接以接收所述寫使能信號的控制端子、以及第二電流端子。第二η溝道晶體管，其具有耦接到所述第一 η溝道晶體管的第二電流端子的第一電流端子、耦接到第二電壓源端子的控制端子、以及耦接到第三電壓源端子的第二電流端子，其中所述第一電壓源端子處的第一電壓大于所述第二電壓源端子處的第二電壓，并且其中所述第二電壓大于所述第三電壓源端子處的第三電壓。在另ー種形式中，所述第二反相器級包括P溝道晶體管，其具有耦接到所述第一電壓源端子的第一電流端子、耦接到所述節(jié)點的控制端子、以及耦接到用于提供非対稱延遲的寫使能信號的節(jié)點的第二電流端子。η溝道晶體管具有耦接到所述用于提供非対稱延遲的寫使能信號的節(jié)點的第一電流端子、耦接到所述節(jié)點的控制端子、以及耦接到所述第三電壓源端子的第二電流端子。在另ー種形式中，所述寫使能驗證電路還包括邏輯與門，所述邏輯與門用于(1)接收所述非対稱延遲的寫使能信號和所述寫使能信號；以及(2)提供所述已驗證的寫使能信號。在另ー種形式中，OTP存儲器包括多個電熔絲，并且其中所述存儲器系統(tǒng)還包括OTP控制器，其中所述OTP控制器被配置來接收所述已驗證的寫使能信號以及將所述寫使能信號維持在所述第二電壓電平處一段足以對所述多個電熔絲中的至少ー個進(jìn)行編程的規(guī)定時間。在另ー種形式中，本發(fā)明提供了ー種具有一次可編程(OTP)存儲器的存儲器系統(tǒng)。OTP控制器耦接到所述OTP存儲器，其中所述OTP控制器被配置來產(chǎn)生寫使能信號。寫使能驗證電路，其耦接到所述OTP存儲器和所述OTP控制器，其中所述寫使能驗證電路被配置來從所述OTP控制器接收所述寫使能信號，并且其中所述寫使能驗證電路還被配置來產(chǎn)生已驗證的寫使能信號以通過所述OTP控制器使能所述OTP存儲器的編程。在另ー種形式中，所述OTP存儲器包括多個電熔絲，并且其中所述OTP控制器還被配置來接收所述已驗證的寫使能信號，并且響應(yīng)于接收到所述已驗證的寫使能信號，將所述寫使能信號維持在規(guī)定電壓電平一段足以對所述多個電熔絲中的至少ー個進(jìn)行編程的規(guī)定時間。在另ー種形式中，所述寫使能驗證電路包括非對稱延遲電路，所述非對稱延遲電路被配置來延遲所述寫使能信號。在另ー種形式中，所述非對稱延遲電路包括第一反相器級和第二反相器級，其中所述 第一反相器級的輸出和所述第二反相器級的輸入在節(jié)點處耦接。在另ー種形式中，當(dāng)所述寫使能信號從第一電壓電平變化到第二電壓電平時，所述節(jié)點處的電壓以第一速率變化，并且其中當(dāng)所述寫使能信號從所述第二電壓電平變化到所述第一電壓電平時，所述節(jié)點處的電壓以高于所述第一速率的第二速率變化。在另ー種形式中，所述第一反相器級包括P溝道晶體管，其具有耦接到第一電壓源端子的第一電流端子、被耦接以接收所述寫使能信號的控制端子、以及耦接到所述節(jié)點的第二電流端子。第一 N溝道晶體管具有耦接到所述節(jié)點的第一電流端子、被耦接以接收所述寫使能信號的控制端子、以及第二電流端子。第二N溝道晶體管，其第一電流端子耦接到所述第一 η溝道晶體管的所述第二電流端子，其控制端子耦接到第二電壓源端子，以及其第二電流端子耦接到第三電壓源端子，其中所述第一電壓源端子處的第一電壓大于所述第二電壓源端子處的第二電壓，并且其中所述第二電壓大于所述第三電壓源端子處的第三電壓。在另ー種形式中，所述第二反相器級包括Φ溝道晶體管，其第一電流端子耦接到所述第一電壓源端子，其控制端子耦接到所述節(jié)點，以及其第二電流端子耦接到用于提供非対稱延遲的寫使能信號的節(jié)點。η溝道晶體管的第一電流端子耦接到所述用于提供所述非對稱延遲的寫使能信號的節(jié)點，其控制端子耦接到所述節(jié)點，以及其第二電流端子耦接到所述第三電壓源端子。在另ー種形式中，所述寫使能驗證電路還包括邏輯與門，所述邏輯與門用于(1)接收所述非対稱延遲的寫使能信號和所述寫使能信號；以及(2)提供所述已驗證的寫使能信號。在另ー種形式中，本發(fā)明提供了ー種具有一次可編程(OTP)存儲器的存儲器系統(tǒng)。寫使能驗證電路其耦接到所述OTP存儲器，其中所述寫使能驗證電路被配置來接收輸入信號，并且其中所述寫使能驗證電路還被配置來產(chǎn)生已驗證的寫使能信號以用于使能所述OTP存儲器的編程。所述寫使能驗證電路包括第一反相器級，其具有耦接來接收所述輸入信號的輸入以及耦接來提供切換電壓信號的輸出。第二反相器級，其具有耦接來接收所述切換電壓信號的輸入以及耦接來提供輸出信號的輸出，并且其中所述第一反相器級和所述第二反相器級被配置為使得只有當(dāng)所述輸入信號被維持在預(yù)定電平至少預(yù)定時間時，所述第二反相器級將輸出從第一電壓電平切換到與所述第一電壓電平不同的第二電壓電平。在另ー種形式中，存儲器系統(tǒng)還有邏輯與門，所述邏輯與門用于(I)接收所述第二反相器級的輸出信號和所述輸入信號；以及(2)提供所述已驗證的寫使能信號。在另ー種形式中，所述第二反相器級的所述輸入處的所述切換電壓信號最初被設(shè)置在第一電壓信號電平，并且其中僅當(dāng)所述輸入信號被維持在所述預(yù)定電平至少所述預(yù)定時間時，所述切換電壓信號從所述第一電壓信號電平變?yōu)樽阋詫⑺龅诙聪嗥骷壍乃鲚敵鰪乃龅谝浑妷弘娖角袚Q到所述第二電壓電平的第二電壓信號。在另ー種形式中，多個偽寫使能信號被接收作為所述輸入信號，并且其中所述第一反相器級和所述第二反相器級被配置為使得所述第二反相器級從不將輸出從所述第一電壓電平切換到與所述第一電壓電平不同的第二電壓電平，而不管多少所述多個偽寫使能信號作為所述輸入信號被接收。在另ー種形式中，所述第一反相器級和所述第二反相器級被配置為使得當(dāng)所述輸入信號從第一電壓電平轉(zhuǎn)換到第二電壓電平時，所述切換電壓信號在第一時間段內(nèi)從第一切換電壓電平變?yōu)榈诙袚Q電壓電平，并且其中當(dāng)所述輸入信號從所述第二電壓電平轉(zhuǎn)換到所述第一電壓電平時，所述切換電壓信號在第二時間段內(nèi)從所述第二切換電壓電平變?yōu)樗龅谝磺袚Q電壓電平，其中所述第一時間段至少是所述第二時間段的100倍大。
在此所討論的導(dǎo)體可以是參照單ー導(dǎo)體、多個導(dǎo)體、單向?qū)w或雙向?qū)w被說明或描述的。然而，不同的實施例可以改變導(dǎo)體的實現(xiàn)方式。例如，可以使用分開的單向?qū)w而不是雙向?qū)w，反之亦然。此外，多個導(dǎo)體可以被替換為串行地或以時間復(fù)用方式傳輸多個信號的單ー導(dǎo)體。同樣地，攜帯多個信號的單ー導(dǎo)體可以被分離成攜帶這些信號的子集的多個不同導(dǎo)體。因此，對于信號傳輸有很多種選擇。在此，在提及將信號、狀態(tài)比特、或類似裝置分別呈現(xiàn)其邏輯真或邏輯假狀態(tài)時，使用了術(shù)語“斷言”或“設(shè)置”以及“取反(negate)”(或“去斷言”或“清除”)。如果邏輯真狀態(tài)是邏輯電平“ I ”，則邏輯假狀態(tài)是邏輯電平“O ”。如果邏輯真狀態(tài)是邏輯電平“O ”，則邏輯假狀態(tài)是邏輯電平“ I”。本發(fā)明所描述的每個信號可以被設(shè)計為正邏輯或負(fù)邏輯，負(fù)邏輯可以由信號名稱上面的橫杠或名稱后面星號(*)來表示。在負(fù)邏輯信號的情況下，信號是低電平有效的，其中邏輯真狀態(tài)相當(dāng)于邏輯電平O。在正邏輯信號的情況下，信號是高電平有效的，其中邏輯真狀態(tài)相當(dāng)于邏輯電平I。注意，這里所描述的任何信號都可以被設(shè)計為正邏輯信號或負(fù)邏輯信號。因此，在替代實施例中，那些被描述為正邏輯信號的信號可以被作為負(fù)邏輯信號實施，而那些被描述為負(fù)邏輯信號的信號可以被作為正邏輯信號實施。由于實現(xiàn)本發(fā)明的裝置絕大部分由本領(lǐng)域技術(shù)人員已知的部件和電路構(gòu)成，因此未在超出如上所示的被認(rèn)為必要的程度解釋電路細(xì)節(jié)，以便理解和領(lǐng)會本發(fā)明的基本概念，以及不使本發(fā)明的教導(dǎo)模糊或分散。盡管已經(jīng)就特定導(dǎo)電類型或電位極性描述了本發(fā)明，但本領(lǐng)域技術(shù)人員將理解，導(dǎo)電類型和電位極性可以相反。上述的一些實施例，如果適用的話，可以使用各種不同的信息處理系統(tǒng)來實現(xiàn)。例如，雖然圖I和其討論描述了示例性的存儲器架構(gòu)，但是這種存儲器架構(gòu)被提出只是為了在討論本發(fā)明的各個方面中提供有用的參考。當(dāng)然，為了討論的目的，對存儲器架構(gòu)的描述已被簡化，并且它僅僅是可以根據(jù)本發(fā)明使用的眾多不同類型的適當(dāng)存儲器架構(gòu)中的一種。本領(lǐng)域所屬技術(shù)人員還將認(rèn)識到，邏輯塊之間的邊界僅僅是說明性的，并且替代實施例可以合并邏輯塊或電路元件，或者給各種邏輯塊或電路元件施加功能的替代分解。因此，應(yīng)理解，在此所描述的存儲器系統(tǒng)僅僅是示例性的，并且事實上，可以實現(xiàn)其它存儲器系統(tǒng)，其可以實現(xiàn)相同功能。從抽象的但仍明確的意義上來說，實現(xiàn)相同功能的組件的任何配置被有效地“關(guān)聯(lián)”以實現(xiàn)所需的功能。因此，本發(fā)明中為實現(xiàn)特定功能的任意兩個要素的組合可以被看作彼此“相關(guān)聯(lián)”以便實現(xiàn)所需功能，而不論架構(gòu)或中間要素。同樣地，任意這樣關(guān)聯(lián)的兩個元素也可以被看作是彼此“操作連接”或“操作耦接”以實現(xiàn)所需功能。又例如，在一個實施例中，系統(tǒng)10的所示出的元件是位于單ー集成電路上或在同一個器件內(nèi)的電路。替代地，系統(tǒng)10可以包括任何數(shù)量的単獨集成電路或彼此互連的單獨裝置。例如，OTP存儲器16可以位于與OTP控制器12和寫使能驗證電路14相同的集成電路上或位于單獨集成電路上。
此外，本領(lǐng)域的技術(shù)人員將認(rèn)識到，上述操作的功能之間的邊界僅僅是示例性的。可以將多個操作的功能組合到單個操作中，和/或可以將單個操作的功能分布于另外的多個操作中。此外，替代實施例可以包括特定操作的多個實例，并且在各種其他實施例中可以更改操作的次序。盡管這里參考具體實施例描述了本發(fā)明，但可以做出各種修改和變化而不脫離如以下權(quán)利要求中闡述的本發(fā)明的范圍。例如，非對稱延遲電路20可以用等效的數(shù)字表示來實現(xiàn)，其中定時功能被數(shù)字電路例如計數(shù)器和比較器所取代。OTP控制器12可以用各種類型的控制器實現(xiàn)，包括狀態(tài)機(jī)或自動測試儀。其它類型的存儲器也可以也受益于本發(fā)明所教之原則。因此，說明書和附圖應(yīng)被視為是示例性的而非限制性的，并且意圖將所有這樣的修改都包括在本發(fā)明的范圍內(nèi)。這里就具體實施例描述的任何益處、優(yōu)點或?qū)栴}的解決方案都不應(yīng)被視為是任何或全部權(quán)利要求的關(guān)鍵、必需或必要的特征或要素。如這里使用的，術(shù)語“耦接”并非不限于直接耦接或機(jī)械耦接。此外，這里使用的術(shù)語“一”被定義為ー個或超過ー個。此外，在權(quán)利要求中使用諸如“至少ー個”和“ー個或多個”的引語不應(yīng)被解釋為暗示了以“一”引述另ー權(quán)利要求要素將包含這樣引述的權(quán)利要求要素的任何特定權(quán)利要求限制到僅包含一個這樣的要素的發(fā)明，即使在同一權(quán)利要求包括引語“ー個或多個”或“至少ー個”和諸如“一”的不定冠詞時也是如此。對于使用定冠詞也是同樣的情況。除非做出不同描述，使用諸如“第一”和“第二”的術(shù)語來在這些術(shù)語所描述的要素之間進(jìn)行任意區(qū)分。因此，這些術(shù)語并不并然表示這些要素在時間上的或其他的優(yōu)先級。
權(quán)利要求
1.一種存儲器系統(tǒng)，包括 一次可編程(OTP)存儲器；以及 寫使能驗證電路，其包括第一反相器級和第二反相器級，所述第一反相器級和第二反相器級在節(jié)點處耦接，其中所述寫使能驗證電路被配置來接收寫使能信號，并且 其中當(dāng)所述寫使能信號從第一電壓電平變化到第二電壓電平時，所述節(jié)點處的電壓以第一速率變化，并且 其中當(dāng)所述寫使能信號從所述第二電壓電平變化到所述第一電壓電平時，所述節(jié)點處的電壓以高于所述第一速率的第二速率變化，并且 其中所述寫使能驗證電路還被配置來產(chǎn)生已驗證的寫使能信號以用于使能所述OTP存儲器的編程。
2.根據(jù)權(quán)利要求I所述的存儲器系統(tǒng)，其中所述第二電壓電平大于所述第一電壓電平。
3.根據(jù)權(quán)利要求I所述的存儲器系統(tǒng)，還包括電容器，所述電容器的第一端子耦接到所述節(jié)點并且第二端子耦接到電壓源端子。
4.根據(jù)權(quán)利要求I所述的存儲器系統(tǒng)，其中所述第一反相器級包括 P溝道晶體管，其具有耦接到第一電壓源端子的第一電流端子、被耦接以接收所述寫使能信號的控制端子、以及耦接到所述節(jié)點的第二電流端子； 第一 η溝道晶體管，其具有耦接到所述節(jié)點的第一電流端子，被耦接以接收所述寫使能信號的控制端子、以及第二電流端子；以及 第二 η溝道晶體管，其具有耦接到所述第一 η溝道晶體管的第二電流端子的第一電流端子、耦接到第二電壓源端子的控制端子、以及耦接到第三電壓源端子的第二電流端子， 其中所述第一電壓源端子處的第一電壓大于所述第二電壓源端子處的第二電壓，并且 其中所述第二電壓大于所述第三電壓源端子處的第三電壓。
5.根據(jù)權(quán)利要求4所述的存儲器系統(tǒng)，其中所述第二反相器級包括 P溝道晶體管，其具有耦接到所述第一電壓源端子的第一電流端子、耦接到所述節(jié)點的控制端子、以及耦接到用于提供非対稱延遲的寫使能信號的節(jié)點的第二電流端子；以及η溝道晶體管，其具有耦接到所述用于提供非対稱延遲的寫使能信號的節(jié)點的第一電流端子、耦接到所述節(jié)點的控制端子、以及耦接到所述第三電壓源端子的第二電流端子。
6.根據(jù)權(quán)利要求5所述的存儲器系統(tǒng)，其中所述寫使能驗證電路還包括邏輯與門，所述邏輯與門用于(1)接收所述非対稱延遲的寫使能信號和所述寫使能信號；以及(2)提供所述已驗證的寫使能信號。
7.根據(jù)權(quán)利要求I所述的存儲器系統(tǒng)，其中所述OTP存儲器包括多個電熔絲，并且 其中所述存儲器系統(tǒng)還包括OTP控制器，其中所述OTP控制器被配置來接收所述已驗證的寫使能信號以及將所述寫使能信號維持在所述第二電壓電平處一段足以對所述多個電熔絲中的至少ー個進(jìn)行編程的規(guī)定時間。
8.—種存儲器系統(tǒng),包括 一次可編程(OTP)存儲器； OTP控制器，其耦接到所述OTP存儲器，其中所述OTP控制器被配置來產(chǎn)生寫使能信號；以及寫使能驗證電路，其耦接到所述OTP存儲器和所述OTP控制器，其中所述寫使能驗證電路被配置來從所述OTP控制器接收所述寫使能信號，并且其中所述寫使能驗證電路還被配置來產(chǎn)生已驗證的寫使能信號以通過所述OTP控制器使能所述OTP存儲器的編程。
9.根據(jù)權(quán)利要求8所述的存儲器系統(tǒng)，其中所述OTP存儲器包括多個電熔絲，并且其中所述OTP控制器還被配置來接收所述已驗證的寫使能信號，并且響應(yīng)于接收到所述已驗證的寫使能信號，將所述寫使能信號維持在規(guī)定電壓電平一段足以對所述多個電熔絲中的至少ー個進(jìn)行編程的規(guī)定時間。
10.根據(jù)權(quán)利要求8所述的存儲器系統(tǒng)，其中所述寫使能驗證電路包括非対稱延遲電路，所述非對稱延遲電路被配置來延遲所述寫使能信號。
11.根據(jù)權(quán)利要求10所述的存儲器系統(tǒng)，其中所述非對稱延遲電路包括第一反相器級和第二反相器級，其中所述第一反相器級的輸出和所述第二反相器級的輸入耦接在節(jié)點處。
12.根據(jù)權(quán)利要求11所述的存儲器系統(tǒng)，其中當(dāng)所述寫使能信號從第一電壓電平變化到第二電壓電平時，所述節(jié)點處的電壓以第一速率變化，并且其中當(dāng)所述寫使能信號從所述第二電壓電平變化到所述第一電壓電平時，所述節(jié)點處的電壓以高于所述第一速率的第ニ速率變化。
13.根據(jù)權(quán)利要求11所述的存儲器系統(tǒng)，其中所述第一反相器級包括 P溝道晶體管，其具有耦接到第一電壓源端子的第一電流端子、被耦接以接收所述寫使能信號的控制端子、以及耦接到所述節(jié)點的第二電流端子； 第一 N溝道晶體管，其具有耦接到所述節(jié)點的第一電流端子、被耦接以接收所述寫使能信號的控制端子、以及第二電流端子；以及 第二 N溝道晶體管，其第一電流端子耦接到所述第一 η溝道晶體管的所述第二電流端子，其控制端子耦接到第二電壓源端子，以及其第二電流端子耦接到第三電壓源端子，其中所述第一電壓源端子處的第一電壓大于所述第二電壓源端子處的第二電壓，并且其中所述第二電壓大于所述第三電壓源端子處的第三電壓。
14.根據(jù)權(quán)利要求13所述的存儲器系統(tǒng)，其中所述第二反相器級包括 P溝道晶體管，其第一電流端子耦接到所述第一電壓源端子，其控制端子耦接到所述節(jié)點，以及其第二電流端子耦接到用于提供非対稱延遲的寫使能信號的節(jié)點；以及 η溝道晶體管，其第一電流端子耦接到所述用于提供所述非對稱延遲的寫使能信號的節(jié)點，其控制端子耦接到所述節(jié)點，以及其第二電流端子耦接到所述第三電壓源端子。
15.根據(jù)權(quán)利要求14所述的存儲器系統(tǒng)，其中所述寫使能驗證電路還包括邏輯與門，所述邏輯與門用于 (1)接收所述非対稱延遲的寫使能信號和所述寫使能信號；以及 (2)提供所述已驗證的寫使能信號。
16.—種存儲器系統(tǒng)包括 一次可編程(OTP)存儲器；以及 寫使能驗證電路，其耦接到所述OTP存儲器，其中所述寫使能驗證電路被配置來接收輸入信號，并且其中所述寫使能驗證電路還被配置來產(chǎn)生已驗證的寫使能信號以用于使能所述OTP存儲器的編程，其中所述寫使能驗證電路包括第一反相器級，其具有耦接來接收所述輸入信號的輸入以及耦接來提供切換電壓信號的輸出；以及 第二反相器級，其具有耦接來接收所述切換電壓信號的輸入以及耦接來提供輸出信號的輸出，并且其中所述第一反相器級和所述第二反相器級被配置為使得只有當(dāng)所述輸入信號被維持在預(yù)定電平至少預(yù)定時間時，所述第二反相器級將輸出從第一電壓電平切換到與所述第一電壓電平不同的第二電壓電平。
17.根據(jù)權(quán)利要求16所述的存儲器系統(tǒng)，還包括邏輯與門，所述邏輯與門用于 (1)接收所述第二反相器級的輸出信號和所述輸入信號；以及 (2)提供所述已驗證的寫使能信號。
18.根據(jù)權(quán)利要求17所述的存儲器系統(tǒng)，其中所述第二反相器級的所述輸入處的所述切換電壓信號最初被設(shè)置在第一電壓信號電平，并且其中僅當(dāng)所述輸入信號被維持在所述預(yù)定電平至少所述預(yù)定時間時，所述切換電壓信號從所述第一電壓信號電平變?yōu)樽阋詫⑺龅诙聪嗥骷壍乃鲚敵鰪乃龅谝浑妷弘娖角袚Q到所述第二電壓電平的第二電壓信號。
19.根據(jù)權(quán)利要求16所述的存儲器系統(tǒng)，其中多個偽寫使能信號被接收作為所述輸入信號，并且其中所述第一反相器級和所述第二反相器級被配置為使得所述第二反相器級從不將輸出從所述第一電壓電平切換到與所述第一電壓電平不同的第二電壓電平，而不管多少所述多個偽寫使能信號作為所述輸入信號被接收。
20.根據(jù)權(quán)利要求16所述的存儲器系統(tǒng)，其中所述第一反相器級和所述第二反相器級被配置為使得當(dāng)所述輸入信號從第一電壓電平轉(zhuǎn)換到第二電壓電平時，所述切換電壓信號在第一時間段內(nèi)從第一切換電壓電平變?yōu)榈诙袚Q電壓電平，并且其中當(dāng)所述輸入信號從所述第二電壓電平轉(zhuǎn)換到所述第一電壓電平時，所述切換電壓信號在第二時間段內(nèi)從所述第二切換電壓電平變?yōu)樗龅谝磺袚Q電壓電平，其中所述第一時間段至少是所述第二時間段的100倍大。
全文摘要
提供了一種包括一次可編程(OTP)存儲器(16)的存儲器系統(tǒng)(10)。所述存儲器系統(tǒng)(10)還包括寫使能驗證電路(14)，其包括和在節(jié)點(34)耦接的非對稱反相器級(30)對稱反相器級(32)。所述寫使能驗證電路(14)被配置來接收寫使能信號。當(dāng)所述寫使能信號從第一電壓電平變?yōu)榈诙妷弘娖綍r，所述節(jié)點(34)處的電壓以第一速率變化，并且其中當(dāng)所述寫使能信號從所述第二電壓電平變?yōu)樗龅谝浑妷弘娖綍r，所述節(jié)點(34)處的電壓以高于所述第一速率的第二速率變化。所述寫使能驗證電路(14)還被配置來產(chǎn)生已驗證的寫使能信號以用于使能所述OTP存儲器(16)的編程。
文檔編號G11C16/34GK102870162SQ201180021771
公開日2013年1月9日 申請日期2011年4月15日 優(yōu)先權(quán)日2010年4月30日
發(fā)明者A·B·赫夫勒, M·S·穆薩 申請人:飛思卡爾半導(dǎo)體公司