專利名稱：非易失性存儲器的兩遍擦除的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于非易失性存儲器的技術(shù)。
背景技術(shù)：
半導(dǎo)體存儲器已經(jīng)變得更加廣泛用于各種電子設(shè)備中。例如，非易失性半導(dǎo)體存儲器用于個人導(dǎo)航設(shè)備、蜂窩電話、數(shù)碼攝像裝置、個人數(shù)字助理、移動計算設(shè)備、非移動計算設(shè)備和其他設(shè)備。電可擦除可編程只讀存儲器(EEPROM)和閃存是最流行的非易失性半導(dǎo)體存儲器中的兩種。EEPROM和閃存利用位于半導(dǎo)體襯底中的溝道區(qū)之上并且與之絕緣的浮柵。浮柵和溝道區(qū)位于源區(qū)和漏區(qū)之間?？刂茤旁O(shè)置在浮柵之上并與之絕緣。晶體管的閾值電壓由浮柵上保留的電荷量控制。即，必須在接通晶體管之前施加到控制柵上以允許其源極和漏極之間導(dǎo)通的電壓的最小量由浮柵上的電荷電平控制。一些EEPROM或閃存器件具有被稱作與非(NAND)配置的配置，其中存儲單元分組為NAND串，每個NAND串與位線相關(guān)聯(lián)。當(dāng)對諸如NAND閃存器件的閃存器件或EEPROM 編程時，通常將編程電壓施加到控制柵上且位線接地。來自溝道的電子注入浮柵中。當(dāng)電子在浮柵中累積時，浮柵變?yōu)閹ж撾姷那掖鎯卧拈撝惦妷荷咭允沟么鎯卧幱诰幊虪顟B(tài)。關(guān)于編程的更多信息可以在題為“Source Side Self Boosting Technique for Non-Volatile Memory" ^ ^ 6, 859, 397> 11 "Detecting Over Programmed Memory"的美國專利 6，917，542 以及題為 “Programming Non-Volatile Memory"的美國專利6，888，758中找到，所有三個引用的專利的全文通過引用合并于此。在很多情況下，編程電壓作為一系列脈沖(稱作編程脈沖)施加到控制柵，其中脈沖的幅度隨每個脈沖增加。在編程脈沖之間，執(zhí)行一個或者更多個驗證操作的集合來確定正在被編程的存儲單元是否已經(jīng)達到其目標(biāo)電平。如果存儲單元已經(jīng)達到其目標(biāo)電平，則對于該存儲單元編程停止。如果存儲單元還未達到其目標(biāo)電平，則對于該存儲單元編程將繼續(xù)。在一些實現(xiàn)中，在編程之前擦除存儲單元。可以對整個存儲陣列、單個區(qū)塊 (block)或者單元的其他單位執(zhí)行擦除。在一種實現(xiàn)中，通過將存儲單元的ρ阱升高至擦除電壓足夠長的時間段來擦除一組存儲單元。擦除脈沖將存儲單元的閾值電壓向(或超過) 擦除目標(biāo)電平移動，擦除目標(biāo)電平可以在0伏以下。在一些實現(xiàn)中，在施加擦除脈沖之后， 執(zhí)行擦除驗證操作來確定存儲單元的閾值電壓是否已經(jīng)至少達到擦除目標(biāo)電平。通過每個循環(huán)使用更高幅度的擦除脈沖來重復(fù)擦除脈沖和擦除驗證，直到擦除驗證通過為止。在擦除存儲單元之后，一些存儲單元會被過擦除。即，一些存儲單元的閾值電壓被增加超過目標(biāo)電平。例如，閾值電壓比期望的負的更多。另外，存儲單元的閾值電壓的范圍可能比期望的更寬，這會對后面編程的質(zhì)量產(chǎn)生負面影響。為了收緊擦除分布并防止過擦除，可以對存儲單元進行“軟編程”，其通過提高擦除的存儲單元的最低閾值電壓而不顯著提高擦除的存儲單元的最高閾值電壓來使閾值電壓分布緊湊。軟編程可以以與之前描述的編程類似的方式執(zhí)行，但是使用具有比通常編程低的電壓幅度的編程脈沖。在一種實現(xiàn)中， 循環(huán)執(zhí)行軟編程，其中每個接連更高幅度的軟編程脈沖之后是軟編程驗證操作。擦除存儲單元和驗證擦除的處理具有包括所花費的時間量和消耗的功率的缺點。 在一些實現(xiàn)中，每個擦除脈沖使存儲器件的大部分向上偏置。因此，斜線上升至最終的擦除電壓花費相當(dāng)長的時間。例如，斜線上升至最終的擦除電壓可能花費數(shù)百微秒。此外，因為在長持續(xù)時間期間施加該高電壓脈沖，所以消耗相當(dāng)大的功率。在一些情況下，需要通過擦除驗證或軟編程驗證來驗證的目標(biāo)電平是負值。在一種實現(xiàn)中，通過將位線預(yù)放電到地電壓然后向公共源線施加高于零的電壓(例如，2. 2V)來感測負閾值電壓。這使得電流從源流向位線，從而使得位線向著源線電壓充電。當(dāng)體效應(yīng)關(guān)斷NAND鏈中的存儲單元中的至少一個時位線的充電停止。使用該技術(shù)，可以測量接近Vdd 乘以體效應(yīng)因子(例如，2. 2X1. 5，其中2. 2V是VDD且1.5是體效應(yīng)因子)的負閾值電壓。 然而，單次擦除驗證或者軟編程驗證會花費大約100微秒。另一種用于感測存儲單元中的負閾值電壓的技術(shù)是將負電壓施加到存儲單元的控制柵上。然而，生成和/或傳遞所需的負電壓可能是困難的。而且，要生成的電壓負的越多，生成該電壓越困難。將負電壓傳遞至字線可能是很困難的，因為它可能在解碼器中需要多于一種類型(η型相對于P型)的晶體管。這可能導(dǎo)致很大和很昂貴的字線解碼器，或者甚至導(dǎo)致與存儲陣列的小間距不能匹配的解碼器。一種提高性能的技術(shù)是通過使用大的擦除電壓步長來使用較少的擦除脈沖。例如，對于每個接連擦除脈沖不是將擦除電壓脈沖步增0. 5伏，而是可以將擦除電壓步增1. 0 伏。然而，使用大的電壓步長可能導(dǎo)致過擦除。在一些實現(xiàn)中，使用1.0伏的步長可以導(dǎo)致對一些存儲單元大約1.0伏的過擦除。在一種實現(xiàn)中，采用單個很高電壓的擦除脈沖完成擦除處理。然而，使用單個很高幅度的擦除脈沖可以導(dǎo)致極端過擦除。為了校正使用單個擦除脈沖時的過擦除，可以使用大量的軟編程脈沖。在一種實現(xiàn)中，使用大約15至20個軟編程脈沖和軟驗證操作。由于每次軟編程驗證可能花費大約 100微秒，因此在軟編程期間會使用大量的時間。

發(fā)明內(nèi)容
這里公開了用于擦除非易失性存儲器件的技術(shù)。在一種實現(xiàn)中，采用試驗擦除脈沖來擦除非易失性存儲器件。然后，基于試驗擦除脈沖的幅度和收集的關(guān)于在試驗擦除之后的閾值電壓分布的數(shù)據(jù)來確定第二擦除脈沖的適當(dāng)幅度。然后第二擦除脈沖用于擦除存儲單元。在一種實現(xiàn)中，在第二擦除之后不驗證存儲單元的閾值電壓。可以在第二擦除之后執(zhí)行軟編程，但是并不要求。如果執(zhí)行軟編程，則可以基于試驗擦除脈沖確定軟編程脈沖的幅度。在一種實現(xiàn)中，在軟編程之后不驗證存儲單元的閾值電壓。通過限制擦除脈沖的數(shù)目，節(jié)省了時間和功率。而且，通過確定第二擦除脈沖的適當(dāng)幅度，最小化或者消除過擦除。另外，通過限制軟編程脈沖的數(shù)目，節(jié)省了時間和功率。一個實施例包括采用第一擦除電壓執(zhí)行一組非易失性存儲元件的第一擦除。在第一擦除之后，非易失性存儲元件具有閾值電壓分布。確定閾值電壓分布上的基準(zhǔn)電壓?；诘谝徊脸妷汉突鶞?zhǔn)電壓確定第二擦除電壓。采用第二擦除電壓執(zhí)行所述一組非易失性存儲元件的第二擦除。
在一個實施例中，基于第二擦除電壓確定軟編程電壓。在執(zhí)行第二擦除之后將軟編程電壓施加到所述一組非易失性存儲元件。一個實施例是一種用于操作非易失性存儲器件的方法。該方法包括對非易失性存儲元件的NAND串進行編程以使得基本上所有的非易失性存儲元件具有至少某一閾值電壓。采用第一擦除電壓擦除NAND串，并且在采用第一擦除電壓擦除之后確定NAND串的閾值電壓分布的上尾部(upper tail)上的電壓。基于第一擦除電壓和上尾部上的電壓確定第二擦除電壓。采用第二擦除電壓擦除NAND串。一個實施例是一種用于操作非易失性存儲器件的方法。該方法包括預(yù)處理一組非易失性存儲元件以使得容易確定與擦除閾值分布的上尾部相關(guān)聯(lián)的閾值電壓，該擦除閾值分布是在擦除所述一組非易失性存儲元件之后所述一組非易失性存儲元件將具有的分布。 所述一組非易失性存儲元件被擦除至具有上尾部的擦除閾值分布。在編程之后采用第一擦除電壓執(zhí)行擦除。確定與擦除閾值分布的上尾部相關(guān)聯(lián)的閾值電壓。基于組中被允許具有比其他非易失性存儲元件的閾值電壓高的閾值電壓的非易失性存儲元件的某一數(shù)目來定義閾值電壓。基于第一擦除電壓和與上尾部相關(guān)聯(lián)的閾值電壓確定第二擦除電壓。采用第二擦除電壓擦除所述一組非易失性存儲元件。一個示例性實現(xiàn)包括一組非易失性存儲元件和一個或者更多個與所述一組非易失性存儲元件通信的管理電路。管理電路采用第一擦除電壓執(zhí)行所述一組非易失性存儲元件的第一擦除，所述非易失性存儲元件具有作為第一擦除的結(jié)果的閾值電壓分布。管理電路確定閾值電壓分布上的基準(zhǔn)電壓。管理電路基于第一擦除電壓和基準(zhǔn)電壓確定第二擦除電壓。管理電路采用第二擦除電壓執(zhí)行所述一組非易失性存儲元件的第二擦除。一個實施例是一種非易失性存儲器件，該非易失性存儲器件包括非易失性存儲元件的多個NAND串以及與多個NAND串通信的管理電路。管理電路對非易失性存儲元件的多個NAND串編程以使得基本上所有的非易失性存儲元件具有至少某一閾值電壓。管理電路采用第一擦除電壓擦除非易失性存儲元件的多個NAND串。管理電路在采用第一擦除電壓擦除之后確定非易失性存儲元件的多個NAND串的閾值電壓分布的上尾部上的電壓。管理電路基于第一擦除電壓和上尾部上的電壓確定第二擦除電壓。管理電路采用第二擦除電壓擦除非易失性存儲元件的多個NAND串。


圖1是NAND串的頂視圖2是該NAND串的等效電路圖3是非易失性存儲系統(tǒng)的框圖4是圖示了存儲陣列的一個實施例的框圖5是圖示了感測區(qū)塊的一個實施例的框圖6A圖示了 Vt分布的示例設(shè)置；
圖6B圖示了 Vt分布的示例設(shè)置；
圖7是描述用于對存儲單元擦除和編程的處理的一個實施例的流程圖； 圖8圖示了擦除存儲單元的一個實施例； 圖9A圖示了在施加編程脈沖之前存儲單元的四個Vt分布的圖9B圖示了在施加編程脈沖之后Vt分布的圖；圖9C圖示了在試驗擦除之后的擦除閾值分布；圖IOA圖示了數(shù)據(jù)狀態(tài)的隨機化分布的示例；圖IOB圖示了在試驗擦除之后的示例Vt分布；圖IlA圖示了 P阱電壓相對于時間的圖以及字線電壓相對于時間的圖；圖IlB圖示了以區(qū)塊(或其他單位)為單位執(zhí)行存儲單元的掃描以確定試驗擦除之后的上尾部Vt的處理的一個實施例；圖IlC圖示了針對兩個不同的施加到P阱以擦除存儲單元的擦除電壓、P阱電壓相對于時間的圖，以及字線電壓相對于時間的圖；圖IlD圖示了以區(qū)塊為單位執(zhí)行存儲單元的掃描以確定試驗擦除之后的上尾部 Vt的處理的一個實施例；圖12A圖示了施加到存儲單元的擦除脈沖與施加到存儲單元以收集數(shù)據(jù)的讀取電壓之間的定時關(guān)系來確定第二擦除脈沖的適當(dāng)幅度的一個實施例；圖12B圖示了向存儲單元施加讀取電壓以及確定第二擦除電壓的處理的一個實施例；圖13是描述用于驗證已經(jīng)擦除了存儲單元的處理的流程圖；圖14是描述用于驗證存儲單元的軟編程的處理的流程圖。
具體實施例方式閃存系統(tǒng)的一個示例使用NAND結(jié)構(gòu)，NAND結(jié)構(gòu)包括夾在兩個選擇柵之間串聯(lián)布置多個晶體管。串聯(lián)晶體管和選擇柵被稱作NAND串。圖1是示出了一個NAND串的頂視圖。圖2是其等效電路。圖1和圖2中圖示的NAND串包括串聯(lián)的并且夾在第一(或漏側(cè)) 選擇柵120和第二(或源側(cè))選擇柵122之間的四個晶體管100、102、104和106。選擇柵 120將NAND串經(jīng)由位線觸點1 連接至位線。選擇柵122將NAND串連接至源線128。選擇柵120通過向選擇線S⑶施加適當(dāng)?shù)碾妷簛砜刂?。選擇柵122通過向選擇線SGS施加適當(dāng)?shù)碾妷簛砜刂?。晶體管100、102、104和106中的每一個具有控制柵和浮柵。例如，晶體管100具有控制柵100CG和浮柵loore。晶體管102包括控制柵102CG和浮柵102TO。晶體管104包括控制柵104CG和浮柵104TO。晶體管106包括控制柵106CG和浮柵106TO。控制柵100CG連接至字線WL3，控制柵102CG連接至字線WL2，控制柵104CG連接至字線WLl， 以及控制柵106CG連接至字線札0。注意，雖然圖1和2示出了在NAND串中有四個存儲單元，但是四個晶體管的使用僅作為示例提供。NAND串可以具有少于四個的存儲單元或者多于四個的存儲單元。例如， 一些NAND串將包括8個存儲單元、16個存儲單元、32個存儲單元、64個存儲單元、1 個存儲單元等。這里的討論不限于NAND串中任何特定數(shù)目的存儲單元。使用NAND結(jié)構(gòu)的閃存系統(tǒng)的典型架構(gòu)將包括若干個NAND串。每個NAND串通過其由選擇線SGS控制的源選擇柵而連接至源線，并且通過其由選擇線SGD控制的漏選擇柵而連接至其相關(guān)聯(lián)的位線。每條位線和經(jīng)由位線觸點連接至該位線的各個NAND串包括存儲單元陣列的列。多個NAND串共享位線。通常，位線在與字線垂直的方向上在NAND串之上延伸并且連接至一個或者更多個感測放大器。
每個存儲單元可以存儲數(shù)據(jù)(模擬的或數(shù)字的)。當(dāng)存儲數(shù)字數(shù)據(jù)的一個比特時， 將存儲單元的可能閾值電壓的范圍劃分為被賦值為邏輯數(shù)據(jù)“1”和“0”的兩個范圍。在 NAND型閃存的一個示例中，在擦除存儲單元之后閾值電壓為負并被定義為邏輯“1”。在編程之后閾值電壓為正并被定義為邏輯“0”。當(dāng)閾值電壓為負并且通過向控制柵施加0伏來嘗試讀取時，存儲單元將接通以指示正在存儲邏輯1。當(dāng)閾值電壓為正并且通過向控制柵施加0伏來嘗試讀取操作時，存儲單元將不接通，這指示存儲邏輯0。在存儲數(shù)據(jù)的多個電平的情況下，可能閾值電壓的范圍被劃分為數(shù)據(jù)的電平的數(shù)目。例如，如果存儲四個電平的信息(兩比特數(shù)據(jù))，將有四個閾值電壓范圍分配給數(shù)據(jù)值 “11”、“10”、“01”和“00”。在NAND型存儲器的一個示例中，在擦除操作之后的閾值電壓是負的并且定義為“11”。正的閾值電壓用于數(shù)據(jù)狀態(tài)“10”、“01”和“00”。如果存儲八個電平的信息(或狀態(tài))(例如，對于三比特數(shù)據(jù))，則將有八個閾值電壓范圍分配給數(shù)據(jù)值 “ 000 ”、“ 001 ”、“ 010 ”、“ 011 ”、“ 100 ”、“ 101”、“ 110 ” 和 “ 111”。被編程到存儲單元中的數(shù)據(jù)和單元的閾值電壓電平之間的具體關(guān)系取決于針對單元所采用的數(shù)據(jù)編碼方案。例如，兩者的整體內(nèi)容通過引用合并于此的美國專利 No. 6，222，762和美國專利申請公開No. 2004/0255090描述了用于多狀態(tài)閃存單元的多種數(shù)據(jù)編碼方案。在一個實施例中，使用格雷碼分配將數(shù)據(jù)值分配給閾值電壓范圍，以使得如果浮柵的閾值電壓錯誤地偏移至其相鄰物理狀態(tài)，將僅有一個比特受影響。在一些實施例中，對于不同的字線可以改變數(shù)據(jù)編碼方案，可以隨時間改變數(shù)據(jù)編碼方案，或者可以對用于隨機字線的數(shù)據(jù)比特取反或者隨機化，以降低數(shù)據(jù)格式敏感度以及甚至存儲單元上的磨損(wear)。在以下所有通過引用合并于此的美國專利/專利申請中提供了 NAND型閃存及其操作的相關(guān)示例美國專利No. 5，570，315、美國專利No. 5，774，397、美國專利 No. 6，046, 935、美國專利 No. 6，456，528 以及美國專利公開 No. US2003/0002348o 除了 NAND 之外，這里的討論也可應(yīng)用于其他類型的閃存以及其他類型的非易失性存儲器。除了 NAND閃存之外，也可以使用其他類型的非易失性存儲器件。例如，對于本發(fā)明還可以使用所謂的TANOS結(jié)構(gòu)(由硅襯底上的TaN-Al2O3-SiN-S^2的疊層組成)，其基本上是利用氮化物層(而不是浮柵)中的電荷俘獲的存儲單元。快閃EEPROM系統(tǒng)中有用的另一種類型的存儲單元利用非傳導(dǎo)性電介質(zhì)材料代替?zhèn)鲗?dǎo)性浮柵從而以非易失性方式存儲電荷。在 Chan 等人的文章“A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device, "IEEE Electron Device Letters，Vol. EDL-8，No. 3，1987 年 3 月，pp. 93-95 中描述了這樣的單元。由硅氧化物、硅氮化物和硅氧化物(“0N0”)形成的三層電介質(zhì)夾在傳導(dǎo)控制柵和存儲單元溝道之上的半傳導(dǎo)襯底的表面之間。通過將電子從單元溝道注入氮化物對單元編程，在氮化物中電子被俘獲并存儲在有限區(qū)域中。然后，該存儲的電荷以能夠檢測的方式改變單元的溝道的一部分的閾值電壓。通過將熱空穴注入氮化物中來擦除存儲單元。 還可參見 Nozaki 等人的 “A I-Mb EEPROM with M0N0S Memory Cell for Semiconductor Disk Application,” IEEE Journal of Solid-State Circuits, Vol. 26，No. 4，1991 年 4 月，pp. 497-501，它描述了一種分裂柵配置的類似的存儲單元，其中摻雜多晶硅柵在存儲單元溝道的一部分上延伸以形成單獨的選擇晶體管。前面兩篇文章的整體內(nèi)容通過引用合并于此。在通過引用合并于此的由William D. Brown和Joe Ε. Brewer編輯的IEEE Press,1998，“Nonvolatile Semiconductor Memory Technology” 的章節(jié) 1. 2 中提及的編程技術(shù)也在該章節(jié)中描述，以能夠應(yīng)用于電介質(zhì)電荷俘獲器件。也可以使用其他類型的存儲器件。
圖3示出了可以包括一個或者更多個存儲裸片(die)或芯片212的非易失性存儲器件210。存儲裸片212包括存儲單元陣列(二維或三維)200、控制電路220和讀/寫電路230A和230B。在一個實施例中，在陣列的相對側(cè)以對稱方式實現(xiàn)各種外圍電路對存儲陣列200的存取，以使得每側(cè)的存取線和電路的密度減半。讀/寫電路230A和230B包括允許對存儲單元的頁并行讀取或編程的多個感測區(qū)塊300。能夠經(jīng)由行解碼器MOA和MOB 通過字線以及經(jīng)由列解碼器通過位線對存儲陣列100尋址。在典型的實施例中，控制器244包括在作為一個或者更多個存儲裸片212的同一存儲器件210(例如，可移除存儲卡或組件)中。命令和數(shù)據(jù)經(jīng)由線232在主機和控制器244之間傳遞，并且經(jīng)由線 234在控制器和一個或者更多個存儲裸片212之間傳遞。一種實現(xiàn)可以包括多個芯片212。
控制電路220與讀/寫電路230A和230B協(xié)作以對存儲陣列200執(zhí)行存儲操作。 控制電路220包括狀態(tài)機222、片上地址解碼器2M和功率控制模塊226。狀態(tài)機222提供存儲操作的芯片級控制。片上地址解碼器2M提供地址接口，以在主機或存儲器控制器使用的地址與解碼器M0A、240B、M2A和M2B使用的硬件地址之間轉(zhuǎn)換。功率控制模塊2 控制在存儲操作期間提供給字線和位線的功率和電壓。在一個實施例中，功率控制模塊226 包括一個或者更多個可以創(chuàng)建比供給電壓更大的電壓的電荷泵。在一個實施例中，控制電路220、功率控制電路226、解碼器電路224、狀態(tài)機電路 222、解碼器電路M2A、解碼器電路M2B、解碼器電路Μ0Α、解碼器電路240B、讀/寫電路 230A、讀/寫電路230B、以及/或者控制器244中的一個或者任意組合可以被稱作一個或者更多個管理電路。圖4圖示了存儲單元陣列200的示例性結(jié)構(gòu)。在一個實施例中，存儲單元陣列被劃分為M個存儲單元的區(qū)塊。一般對于快閃EEPROM系統(tǒng)而言，區(qū)塊是擦除的單位。S卩，每個區(qū)塊包含一起擦除的最小數(shù)目的存儲單元。每個區(qū)塊通常被劃分為多個頁。頁是編程的單位。數(shù)據(jù)的一個或者更多個頁通常存儲在存儲單元的一行中。頁可以存儲一個或者更多個扇區(qū)。扇區(qū)包括用戶數(shù)據(jù)和開銷數(shù)據(jù)。開銷數(shù)據(jù)通常包括已經(jīng)根據(jù)扇區(qū)的用戶數(shù)據(jù)算出的糾錯碼(ECC)?？刂破?下面描述)的一部分在數(shù)據(jù)被編程到陣列中時計算ECC，并且還在數(shù)據(jù)從陣列中被讀取時檢查ECC?；蛘?，ECC和/或其他開銷數(shù)據(jù)存儲在與它們所屬的用戶數(shù)據(jù)不同的頁或者甚至不同的區(qū)塊中。用戶數(shù)據(jù)的扇區(qū)通常是512字節(jié)，對應(yīng)于磁盤驅(qū)動器中扇區(qū)的大小。大量的頁形成區(qū)塊，例如從8頁直到32、64、1觀或者更多的頁。也可以使用不同大小的區(qū)塊和布置。在另一個實施例中，位線劃分為奇位線和偶位線。在奇/偶位線的架構(gòu)中，同時對沿著公用字線并連接至奇位線的存儲單元編程，并且同時對沿著公用字線并連接至偶位線的存儲單元編程。圖4示出了存儲陣列200的區(qū)塊i的更多細節(jié)。區(qū)塊i包括X+1條位線和X+1個 NAND串。區(qū)塊i還包括64條數(shù)據(jù)字線(WL0-WL63)、兩條虛設(shè)字線(WL_d0和WL_dl)、漏側(cè)選擇線(S⑶)和源側(cè)選擇線(SGQ。每個NAND串的一端經(jīng)由漏選擇柵(連接至選擇線S⑶) 連接至對應(yīng)的位線，而另一端經(jīng)由源選擇柵(連接至選擇線SGQ連接至源線。因為有64 條數(shù)據(jù)字線和兩條虛設(shè)字線，因此每個NAND串包括64個數(shù)據(jù)存儲單元和兩個虛設(shè)存儲單元。在其他實施例中，NAND串可以具有多于或者少于64個數(shù)據(jù)存儲單元和兩個虛設(shè)存儲單元。數(shù)據(jù)存儲單元可以存儲用戶或系統(tǒng)數(shù)據(jù)。虛設(shè)存儲單元通常不用于存儲用戶或系統(tǒng)數(shù)據(jù)。一些實施例不包括虛設(shè)存儲單元。圖5是劃分為稱作感測模塊480的核心部分和公用部分490的單個感測區(qū)塊300 的框圖。在一個實施例中，對于每條位線將有單獨的感測模塊480，對于多個感測模塊480 的集合有一個公用部分490。在一個示例中，感測區(qū)塊300將包括一個公用部分490和8 個感測模塊480。組中的感測模塊480的每一個將經(jīng)由數(shù)據(jù)總線472與相關(guān)聯(lián)的公用部分 490通信。對于更進一步的細節(jié)，參照其整體內(nèi)容通過引用合并于此的美國專利申請公開 2006/0140007。感測模塊480包括感測電路470，感測電路470確定連接的位線中的傳導(dǎo)電流是在預(yù)定閾值電平以上還是以下。在一些實施例中，感測模塊480包括一般被稱作感測放大器的電路。感測模塊480還包括用于在連接的位線上設(shè)置電壓條件的位線鎖存器482。例如，位線鎖存器482中鎖存的預(yù)定狀態(tài)將導(dǎo)致連接的位線被拉至代表編程禁止的狀態(tài)(例如，Vdd)。公用部分490包括處理器492、數(shù)據(jù)鎖存器494集以及耦合在數(shù)據(jù)鎖存器494集與數(shù)據(jù)總線420之間的I/O接口 496。處理器492執(zhí)行計算。例如，其功能之一是確定感測的存儲單元中存儲的數(shù)據(jù)并將確定的數(shù)據(jù)存儲在數(shù)據(jù)鎖存器集中。數(shù)據(jù)鎖存器494集用于存儲在讀取操作期間由處理器492確定的數(shù)據(jù)比特。它還用于存儲在編程操作期間從數(shù)據(jù)總線420輸入的數(shù)據(jù)比特。輸入的數(shù)據(jù)比特代表意在被編程到存儲器中的寫數(shù)據(jù)。I/O接口 496提供數(shù)據(jù)鎖存器494和數(shù)據(jù)總線420之間的接口。在讀取或感測期間，系統(tǒng)的操作處于狀態(tài)機222的控制之下，狀態(tài)機222控制向?qū)ぶ穯卧峁┎煌目刂茤烹妷?。?dāng)控制柵電壓逐步通過與存儲器支持的各種存儲器狀態(tài)對應(yīng)的各種預(yù)定控制柵電壓時，感測模塊480可以在這些電壓之一處釋放(trip)，并且輸出將經(jīng)由總線472從感測模塊480提供給處理器492。此時，處理器492通過考慮感測模塊的釋放事件以及關(guān)于經(jīng)由輸入線493從狀態(tài)機施加的控制柵電壓的信息來確定產(chǎn)生的存儲器狀態(tài)。然后，處理器492計算存儲器狀態(tài)的二進制編碼并將產(chǎn)生的數(shù)據(jù)比特存儲到數(shù)據(jù)鎖存器494中。在核心部分的另一個實施例中，位線鎖存器482負有雙重責(zé)任，既作為用于鎖存感測模塊480的輸出的鎖存器，還作為如上所述的位線鎖存器。可以預(yù)期一些實現(xiàn)將包括多個處理器492。在一個實施例中，每個處理器492將包括輸出線(圖5中未圖示)，以使得每一條輸出線線或(wired-OR)在一起。在一些實施例中，在連接至線或線之前對輸出線取反。該配置使得能夠在編程驗證處理期間快速確定何時已經(jīng)完成編程處理，這是因為接收線或線的狀態(tài)機可以確定何時正在被編程的所有比特達到期望的電平。例如，當(dāng)每個比特已經(jīng)達到其期望的電平時，用于該比特的邏輯零將被發(fā)送至線或線(或者對數(shù)據(jù)1取反)。當(dāng)所有比特輸出數(shù)據(jù)0(或者對數(shù)據(jù)1取反)時，則狀態(tài)機知道要結(jié)束編程處理。在每個處理器與8個感測模塊通信的實施例中，狀態(tài)機可能 (在一些實施例中)需要讀取線或線8次，或者將邏輯添加至處理器492以累積相關(guān)聯(lián)的位線的結(jié)果以使得狀態(tài)機僅需要讀取線或線一次。在編程或驗證期間，要編程的數(shù)據(jù)從數(shù)據(jù)總線420存儲在數(shù)據(jù)鎖存器494集中。在狀態(tài)機的控制下的編程操作包括施加到尋址的存儲單元的控制柵的一系列編程電壓脈沖(具有增大的幅度)。每個編程脈沖之后是驗證處理，以確定是否已經(jīng)將存儲單元編程至期望的狀態(tài)。處理器492相對于期望的存儲器狀態(tài)監(jiān)視驗證的存儲器狀態(tài)。當(dāng)兩者一致時， 處理器492設(shè)置位線鎖存器482以便使得位線被拉至代表編程禁止的狀態(tài)。這防止耦合到位線的單元被進一步編程，即使它在其控制柵上經(jīng)受了編程脈沖。在其他實施例中，處理器初始加載位線鎖存器482，并且感測電路在驗證處理期間將其設(shè)置為禁止值。數(shù)據(jù)鎖存器堆494包含與感測模塊對應(yīng)的一堆數(shù)據(jù)鎖存器。在一個實施例中，每個感測模塊480有3至5(或其他數(shù)目)個數(shù)據(jù)鎖存器。在一個實施例中，每一個比特有一個鎖存器。在一些實現(xiàn)中(但是并不要求)，數(shù)據(jù)鎖存器被實現(xiàn)為移位寄存器，以使得其中存儲的并行數(shù)據(jù)轉(zhuǎn)換為用于數(shù)據(jù)總線420的串行數(shù)據(jù)，反之亦然。在一個優(yōu)選實施例中， 與m個存儲單元的讀/寫區(qū)塊對應(yīng)的所有數(shù)據(jù)鎖存器可以鏈接到一起以形成區(qū)塊移位寄存器，以使得可以通過串行傳遞輸入或輸出數(shù)據(jù)塊。具體地，修改讀/寫模塊的庫(bank)以使得其數(shù)據(jù)鎖存器集的每一個將數(shù)據(jù)按順序移入到或移出數(shù)據(jù)總線，如同它們是用于整個讀/寫區(qū)塊的移位寄存器的一部分一樣。關(guān)于讀操作和感測放大器的其他的信息可以在以下文獻中找到(1)美國專利 iit^JF No. 2004/0057287, "Non-volatile Memory And Method With Reduced Source Line Bias Errors”，公布于 2004 年 3 月 25 日；(2)美國專利申請公開 No. 2004/0109357， "Non-Volatile Memory And Method with Improved Sensing", ^ ^fJ T 2004 6 M 10日；(3)美國專利申請公開No. 20050169082 ； (4)美國專利申請公開2006/0221692， “Compensating for Coupling During Read Operations of Non-Volatile Memory，，，公布于 2006 年 10 月 5 日；以及(5)美國專利申請公開 No. 2006/0158947，‘‘Reference Sense Amplifier For Non-Volatile Memory”，公布于2006年7月20日。剛剛以上列出的全部 5篇專利文獻的整體內(nèi)容通過引用合并于此。在成功編程處理(具有驗證)的結(jié)束處，適當(dāng)?shù)?，存儲單元的閾值電壓?yīng)該在編程的存儲單元的閾值電壓的一個或者更多個分布中，或者在擦除的存儲單元的閾值電壓的分布中。圖6A示出了與在每個存儲單元存儲四比特數(shù)據(jù)時的存儲單元陣列的數(shù)據(jù)狀態(tài)對應(yīng)的示例Vt分布。然而，其他實施例可以每存儲單元使用多于或少于四比特數(shù)據(jù)。圖6A示出了與數(shù)據(jù)狀態(tài)0-15對應(yīng)的16個Vt分布。在一個實施例中，狀態(tài)0中的閾值電壓是負的且狀態(tài)1至15中的閾值電壓是正的。然而，狀態(tài)1至15的一個或者更多個中的閾值電壓可以是負的。在數(shù)據(jù)狀態(tài)0至15的每一個之間是用于從存儲單元讀取數(shù)據(jù)的讀取基準(zhǔn)電壓。例如，圖6A示出了數(shù)據(jù)狀態(tài)0和1之間的讀取基準(zhǔn)電壓Vrl，以及數(shù)據(jù)狀態(tài)1和2之間的讀取基準(zhǔn)電壓Vr2。通過測試給定存儲單元的閾值電壓是在各自的讀取基準(zhǔn)電壓以上還是以下，系統(tǒng)可以確定存儲單元處于什么狀態(tài)。在每個數(shù)據(jù)狀態(tài)0至15的下邊界處或附近是驗證基準(zhǔn)電壓。例如，圖6A示出了狀態(tài)1的Vvl和狀態(tài)2的Vv2。當(dāng)將存儲單元編程為給定狀態(tài)時，系統(tǒng)將測試這些存儲單元是否具有大于或等于驗證基準(zhǔn)電壓的閾值電壓。圖6B示出了與數(shù)據(jù)狀態(tài)0至15對應(yīng)的Vt分布可以部分重疊的另一個實施例，這是由于校正算法可以處理處于錯誤中的一定百分比的單元。要注意的一點是，與所圖示的 16個狀態(tài)的等間隔/寬度相反，各種狀態(tài)可以具有不同的寬度/間隔以便容納對數(shù)據(jù)保留
11損失的敏感度的不同的量。在一些實施例中，狀態(tài)0和/或15比其他狀態(tài)寬。還應(yīng)注意，當(dāng)通過源偏置或體偏置的體效應(yīng)用于將負閾值電壓偏移到可測量的正范圍內(nèi)時，Vt軸會偏離施加到控制柵的實際電壓。一種用于測量負閾值電壓的技術(shù)是將被稱作“源跟隨器感測(source follower sensing) ”的技術(shù)，其如下執(zhí)行。首先將位線放電至地電壓。然后，將高于0的電壓(例如，2. 2V)施加到公共源線。然而，存儲單元的體保持在地電壓。電流從源流向位線，從而使得位線向著源線電壓充電。當(dāng)體效應(yīng)關(guān)斷NAND鏈中的至少一個存儲單元時，位線的充電停止。感測當(dāng)NAND鏈停止充電時位線上的電壓以確定關(guān)斷的存儲單元的閾值電壓，這將是NAND鏈上的最高閾值電壓。使用該技術(shù)可以測量接近 Vdd的負閾值電壓?？梢允褂闷渌夹g(shù)來感測負閾值電壓，比如向控制柵施加負電壓。圖7是描述用于擦除和對存儲單元編程的處理的一個實施例的流程圖。圖7的處理是由上述一個或者更多個管理電路執(zhí)行的。在步驟702中，系統(tǒng)將接收擦除數(shù)據(jù)的請求。 在一個實施例中，可能的是將沒有專用的擦除命令。而是，系統(tǒng)將響應(yīng)于編程的請求進行擦除(在編程之前)。在步驟704中，選擇要擦除的區(qū)塊。在步驟706中，擦除存儲單元。圖 8圖示了擦除存儲單元的一個實施例。在圖7的步驟708中，系統(tǒng)將接收對數(shù)據(jù)編程的請求。圖示了虛線來將步驟706連接至步驟708，這是因為在兩個步驟之間可能有長的時間推移。在步驟710中，將對存儲單元編程。在步驟710中可以按照現(xiàn)有技術(shù)中已知的各種編程方法對存儲單元編程。在一個實施例中，對存儲單元編程以使得沒有存儲器狀態(tài)優(yōu)于其他狀態(tài)。例如，如果有四個數(shù)據(jù)狀態(tài)，則不管正在存儲什么數(shù)據(jù)都是大約25%的存儲單元被編程到每一個數(shù)據(jù)狀態(tài)。圖IOA 圖示了該“隨機化”的示例。圖8圖示了擦除存儲單元的處理800的一個實施例。圖8的處理800是一種用于執(zhí)行圖7中的步驟706的技術(shù)。在可選步驟802中，將存儲單元編程至某個最小閾值電壓。 作為示例，基本上所有的存儲單元都被編程至在可測量的Vt窗以上至少一伏的Vt?？蓽y量的Vt窗是用于在特定存儲器件上存儲有效數(shù)據(jù)的Vt的范圍。窗的底部取決于諸如是否采用負Vt感測的因素而變化。在一種不使用Vt的負感測的實現(xiàn)中，可測量Vt窗的開始大約為0V。在一種使用負感測的實現(xiàn)中，可測量的Vt窗的開始可以幾乎負至-Vdd。例如，使用負感測，在Vdd為2. 2V的情況下可測量Vt窗的開始大約為-1. 6V。在一種實現(xiàn)中，如下執(zhí)行負感測。源和P阱保持在1.6V。漏保持在1.6V+VW，其中Vbl為位線要預(yù)充電達到的電壓。作為示例，Vbl為0. 4V。在這種類型的負感測中，由于源和P阱保持在相同電壓處，因此沒有體效應(yīng)。在一個實施例中，通過向控制柵施加負電壓來執(zhí)行負Vt感測。在一個實施例中，為了編程超過最小Vt，將區(qū)塊(或其他單位)中的所有字線提升至諸如16V的中等編程電壓。圖9A圖示了在步驟802的施加編程脈沖之前存儲單元的四個Vt分布。每個Vt分布對應(yīng)于該示例中使用的四個數(shù)據(jù)狀態(tài)之一。注意，一些數(shù)據(jù)狀態(tài)具有比其他數(shù)據(jù)狀態(tài)較大數(shù)目的存儲單元。在圖9A中，例如，最低的可測量Vt可以是0V， 且最高的可測量Vt可以是6V。圖9B圖示了在步驟802的施加脈沖之后的Vt分布，其中基本上所有的存儲單元已經(jīng)至少被編程至最小Vt。在圖9B中，最小Vt至少是在最低可測量 Vt以上的某個電壓。作為示例，存儲單元被編程至在最低可測量Vt以上至少大約IV。執(zhí)行步驟802的一個理由是在試驗擦除之前預(yù)處理存儲單元以允許更精確地確定在試驗擦除之后的閾值分布上的基準(zhǔn)點。在一種實現(xiàn)中，基準(zhǔn)點在這里被稱作“上尾部Vt”，這是因為基準(zhǔn)點通常在Vt分布的很上端。處理800的后面的步驟基于在已經(jīng)執(zhí)行試驗擦除之后多少存儲單元具有在施加到存儲單元上的讀取基準(zhǔn)電壓以上的Vt來確定計數(shù)。 在一種實現(xiàn)中，以NAND串為基礎(chǔ)進行計數(shù)。即，如果NAND串中的一個或者更多個存儲單元滿足條件，則對該NAND串計數(shù)。但是，計數(shù)不一定以NAND串為基礎(chǔ)執(zhí)行。在步驟802施加脈沖之后，基本上所有的存儲單元的最低Vt應(yīng)當(dāng)在讀取基準(zhǔn)電壓以上，以確保后面計數(shù)的存儲單元將是由試驗擦除脈沖擦除的存儲單元。步驟802不是必須的。如果存儲單元的合理已知的一部分處于非擦除狀態(tài)，則可能不必執(zhí)行步驟802。例如，如果已經(jīng)如圖IOA中所圖示的對存儲單元進行編程，則可以假定大約25%的存儲單元將被編程至每一個狀態(tài)。注意，使得某個百分比的存儲單元處于擦除狀態(tài)中是可以接受的，只要該百分比是已知的即可。在步驟804中，執(zhí)行存儲單元的試驗擦除。在一個實施例中，試驗擦除電壓的幅度足夠低，以確保擦除分布的上部分處于可測量的Vt窗內(nèi)，以使得可以將特定讀取基準(zhǔn)電壓施加到存儲單元來確定多少存儲單元具有讀取基準(zhǔn)電壓以上的Vt。注意，Vt分布的一部分可以在最低可測量Vt以下，只要Vt分布的上部分在可測量Vt窗內(nèi)即可。處理800的后面的步驟將施加讀取電壓并且確定有多少NAND串具有讀取電壓以上的Vt的計數(shù)。將基于這些計數(shù)確定上尾部Vt。注意，擦除一些存儲器件隨著時間變得更加困難。因此，試驗擦除脈沖的特性(例如，幅度)可以是存儲器件利用率(例如，擦除/編程周期)的函數(shù)。對于一些器件，擦除存儲單元的困難的增大可能是近似為對數(shù)的。因此，例如可以以100周期、IK周期、IOK周期對試驗擦除脈沖作出調(diào)整。在一些實施例中，跟蹤擦除/編程周期的數(shù)目并且基于此調(diào)整試驗擦除脈沖。跟蹤可以是以逐個區(qū)塊為基礎(chǔ)的，但是這不是必須的。注意，由于磨損定級(wear leveling)過程，因此可能在產(chǎn)品的壽命期間的任意給定時間處，針對給定器件中的所有區(qū)塊使用同一試驗擦除脈沖，因為可以假定在每個區(qū)塊中磨損的水平類似。圖9C圖示了對于步驟802的施加編程脈沖的情形(見圖9B)在試驗擦除之后的擦除閾值分布。上尾部Vt是在Vt分布的上端附近的點。上尾部Vt可以基于忽略某一數(shù)目的邊遠的Vt而定義。例如，大約31個存儲單元具有到上尾部Vt的右側(cè)的Vt。上尾部 Vt可以基于除了 31以外的任何數(shù)目定義。如果以NAND串為基礎(chǔ)執(zhí)行計數(shù)，則忽略某一數(shù)目的NAND串。作為示例，檢驗NAND串以確定給定的NAND串是否具有至少一個Vt在讀取基準(zhǔn)電壓以上的存儲單元。調(diào)整讀取基準(zhǔn)電壓直到NAND串中的大約31個具有至少一個Vt 在讀取基準(zhǔn)電壓以上的存儲單元。因此，大約31個NAND串具有至少一個Vt在上尾部Vt 以上的存儲單元。注意，在區(qū)塊中可以有大約75，000個NAND串。也可以基于統(tǒng)計定義上尾部Vt。例如，如果Vt分布由均值和標(biāo)準(zhǔn)差表征，則上尾部Vt可以被定義為在均值以上的標(biāo)準(zhǔn)差的某一實數(shù)。如前所述，不要求步驟802的施加編程脈沖。圖IOB圖示了在不使用步驟802的編程脈沖時在試驗擦除之后的示例Vt分布。例如，最低可測量Vt可以是大約0V，而最高可測量Vt可以是大約6V。在該示例中，作為正常編程處理的結(jié)果，大約25%的存儲單元被編程到四個不同狀態(tài)的每一個(見圖10A)。在試驗擦除之后Vt分布的下部分可能是不平坦的，如圖IOB所示。但是，Vt分布的上部分是相對平滑的。更顯著地，可以預(yù)測在試驗擦除之后Vt分布的上部分將具有的大概形狀，這允許基于最小的讀取量精確確定上尾部Vt。
1下面討論確定上尾部Vt的進一步的細節(jié)。在一個實施例中，通過將P阱升至擦除電壓足夠的時間段以及將所選擇的區(qū)塊的字線接地同時源線和位線浮置來實現(xiàn)試驗擦除。由于容性耦合，因此未選擇的字線、位線、 選擇線和公共源線也被升至擦除電壓的很大部分。由此，強電場被施加到所選擇的存儲單元的隧穿氧化層，并且由于通常通過i^owler-Nordheim隧穿機制將浮柵的電子發(fā)射至襯底側(cè)，因此所選擇的存儲單元的數(shù)據(jù)被擦除。當(dāng)電子從浮柵傳遞至P阱區(qū)時，所選擇單元的Vt 降低?？梢詫φ麄€存儲陣列、單個區(qū)塊或者其他單位的單元執(zhí)行擦除。在步驟806中，以某個感興趣的比特級確定上尾部Vt。感興趣的比特級指的是忽略了多少個vt。例如，因為可以預(yù)期在Vt分布中有多個邊遠的vt，因此可以忽略某一數(shù)目的離群點(outlier)。如前所述，可以針對整個NAND串確定單個Vt。因此，在一種實現(xiàn)中， 感興趣的比特級指的是允許多少個NAND串具有至少一個Vt在上尾部Vt之上的存儲單元。 上尾部Vt用作后面的計算的基準(zhǔn)點。在一種實現(xiàn)中，感興趣的比特級基于在擦除驗證期間存儲器件210 “忽略”的NAND 串的數(shù)目。即，即使某一數(shù)目的NAND串具有一個或者更多個Vt大于目標(biāo)電平的存儲單元， 擦除驗證也通過。作為示例，存儲器件210可以允許每個區(qū)塊中有31個NAND串具有一個或者更多個Vt在目標(biāo)電平以上的存儲單元。通常，器件以NAND串為基礎(chǔ)執(zhí)行擦除驗證。艮口， 對區(qū)塊中的每條字線施加擦除驗證電壓。給定NAND串中的每個存儲單元應(yīng)當(dāng)接通以使擦除驗證通過。在一個實施例中，如果不多于某一數(shù)目的NAND串驗證失敗則擦除驗證通過。 雖然可以檢查那些驗證失敗的NAND串中的單個存儲單元的Vt來確定是否是多個存儲單元引起驗證失敗，但是這不是必須的。注意，具有某一數(shù)目的Vt高于目標(biāo)電平的存儲單元不會引起數(shù)據(jù)完整性問題，這是因為ECC可以校正這些值。即，如果后面的讀取操作發(fā)現(xiàn)一些存儲單元實際上是處于較高狀態(tài)，則ECC將校正該問題。但是，可以使用其他技術(shù)來確定上尾部Vt。上尾部上要用作基準(zhǔn)點的確切點并不關(guān)鍵。另外，雖然圖9C和圖IOB圖示了基準(zhǔn)點在電壓分布的很上部分(即，上尾部)，但是并不要求基準(zhǔn)點在很上端。例如，可以選擇更接近均值的基準(zhǔn)點。但是，為了討論，所討論的基準(zhǔn)點將在上尾部上。下面參照圖11A、11B、11C、11D、12A和12B討論確定上尾部Vt的進一步的細節(jié)。在步驟808中，基于試驗擦除電壓和上尾部Vt確定第二擦除電壓。在一個實施例中，基于下式確定第二擦除電壓(VE2)。VE2 = VEl+(VUl/S)+M 式 1S= Δ VT/ Δ VE式 2在式1中，VEl是來自步驟804的試驗擦除電壓，VUl是在步驟806中確定的上尾部Vt。參數(shù)“S”是基于存儲單元對擦除電壓如何響應(yīng)的。S卩，S基于對于擦除電壓的每個單位的升高期望上尾部Vt偏移多遠。式2定義S作為對于擦除電壓每IV的升高上尾部Vt 的偏移。在一種實現(xiàn)中，基于樣本存儲器件的測試計算參數(shù)S，并且參數(shù)S可用于所有類似的存儲器件。因此，不需要現(xiàn)場確定S。但是，可以現(xiàn)場確定或修改S。另外，對于具有相同設(shè)計的不同存儲器件可以使用不同的S值。例如，可以精細調(diào)整S以應(yīng)對不同批次存儲器件的半導(dǎo)體工藝變化。甚至可以針對每個存儲器件精細調(diào)整參數(shù)S。例如，當(dāng)制造存儲器件時，可以執(zhí)行測試來確定該特定存儲器件上的存儲單元對擦除脈沖的敏感程度?？梢曰跍y試結(jié)果將S的值編程到特定存儲器件中。注意，在存儲單元對擦除電壓的敏感程度方面可能有一些變化。這種變化可能是逐存儲器單元的、逐區(qū)塊的、逐存儲裸片的、逐批的等。式1中的參數(shù)“M”是裕量數(shù)值以確保第二擦除足夠強來處理可能的變化。選擇M的值以確保對擦除電壓較不敏感的那些存儲單元被充分擦除。某些存儲單元可能會被小程度地過擦除。例如，與平均水平相比對擦除電壓更敏感的存儲單元可能會被過擦除。但是，一些存儲單元被過擦除是能夠接受的。注意，如同參數(shù)S的情形，參數(shù)M可以以逐器件為基礎(chǔ)、以逐批次為基礎(chǔ)等精細調(diào)整。另外，雖然參數(shù)M可以在制造時被編程到存儲器件中，但是也可以現(xiàn)場確定M的適當(dāng)值。 另外，可以現(xiàn)場精細調(diào)整在制造時被編程到器件中的值。另外，注意，可以通過計算或者表查找執(zhí)行第二擦除電壓的實際確定。例如，在一種實現(xiàn)中，表的輸入是上尾部電壓和試驗擦除電壓。表的輸出是第二擦除電壓。在步驟810中，使用在步驟808中確定的擦除電壓執(zhí)行第二擦除。在一個實施例中，通過將P阱提升至擦除電壓足夠的時間段并且將所選的區(qū)塊的字線接地同時將源線和位線浮置來實現(xiàn)第二擦除。在一個實施例中，此時完成擦除而沒有擦除驗證操作。因此，可以用單個擦除脈沖完成第二擦除。驗證擦除閾值分布并不是要求。但是，可以可選地執(zhí)行擦除驗證。如果這樣，則可以執(zhí)行圖13的處理1300。注意，如果執(zhí)行擦除驗證操作，則可能必須感測負Vt0但是，在不驗證最終擦除Vt分布的實現(xiàn)中，不需要執(zhí)行負Vt感測。在執(zhí)行擦除后，可能的是一些存儲單元可能處于比所需更深的擦除狀態(tài)?？梢允褂檬切【幊堂}沖的軟編程將一些擦除的存儲單元的Vt略微向上移動。具體地，軟編程略微移動最深擦除的存儲單元的Vt，以使得擦除閾值分布緊湊。在可選步驟812中，基于第二擦除電壓確定軟編程電壓。當(dāng)區(qū)塊循環(huán)時，在擦除存儲單元需要的電壓和對那些存儲單元進行編程需要的電壓之間存在相關(guān)性。在一些實現(xiàn)中，對于更多的編程/擦除循環(huán)，擦除變得更加困難而編程變得更加容易。因此，對擦除區(qū)塊至足夠深的電平所需要的擦除電壓的值的知識允許計算可以收緊擦除分布的軟編程脈沖的正確值。在一種實現(xiàn)中，基于下式確定軟編程電壓Vsp = Vref-Ve2*K 式 3在式3中，Ve2是第二擦除電壓的幅度。參數(shù)Vref是基準(zhǔn)電壓且K是常數(shù)?？梢曰趯颖酒骷?zhí)行的測試確定Vref和K的適當(dāng)值。在一個實施例中，通過應(yīng)用諸如式3 的等式確定軟編程電壓。在一個實施例中，基于第二擦除電壓，使用查找表來獲得軟編程脈沖的值。注意，如果軟編程脈沖太弱，則對收緊擦除分布將沒有幫助；而如果軟編程脈沖太強，則它可以將存儲單元編程為離開擦除狀態(tài)而進入一個或者更多個編程狀態(tài)中。但是，具有合適幅度的軟編程脈沖將收緊擦除分布。前述內(nèi)容的一個可能原因是具有較高耦合率的存儲單元比具有較低耦合率的單元更容易擦除和更容易編程。在擦除脈沖之后，具有較高耦合率的單元將在擦除分布的下部分結(jié)束。具有合適幅度的軟編程脈沖將在其余存儲單元開始編程之前略微移動這些單元的Vt，從而收緊擦除分布。但是，如果軟編程脈沖太強，則所有的存儲單元將開始編程，而失去收緊效果。在可選步驟814中，使用軟編程電壓來使得擦除閾值分布緊湊。在一些實現(xiàn)中，沒有軟編程的驗證。因為沒有驗證，所以只施加單個軟編程脈沖。然而，可以執(zhí)行軟編程的驗證。如果這樣，可以執(zhí)行圖14的處理1400。在一個實施例中，使用單個擦除脈沖擦除具有低周期計數(shù)的新區(qū)塊，而不使用圖8 的處理800。在擦除變得更困難并且單個脈沖不足以擦除區(qū)塊之后，使用圖8的處理800。圖IlA圖示了 P阱電壓相對于時間的圖和字線電壓相對于時間的圖。P阱電壓的示了施加到P阱以擦除存儲單元的兩個不同的擦除電壓脈沖。另一個示了在掃描期間施加到字線以尋找上尾部Vt的電壓。簡而言之，示了施加試驗擦除脈沖以及之后執(zhí)行對上尾部Vt的二進制搜索。該二進制搜索包括向字線施加第一讀取電壓，之后是基于有多少存儲單元不能響應(yīng)于該讀取電壓而接通進行計數(shù)的位掃描操作?；谠撚嫈?shù)，向上或者向下調(diào)節(jié)讀取電壓并將其重新施加到字線。在一種實現(xiàn)中，每次讀取花費大約20微秒，且每次位掃描花費大約12微秒。基于二進制搜索的結(jié)果確定上尾部Vt?；谏衔膊?Vt確定第二擦除脈沖。然后將第二擦除電壓施加到存儲單元的P阱。圖IlB圖示了以區(qū)塊(或其他單位)為單位執(zhí)行存儲單元的掃描來確定試驗擦除之后的上尾部Vt的處理1100的一個實施例。處理1100是用于實現(xiàn)圖8的步驟806的一種技術(shù)。將參照圖IlA討論處理1100。具體地，圖IlA中的下方的示了在對上尾部Vt 的二進制搜索期間向字線施加的示例電壓。在步驟1102中，基于其中將執(zhí)行二進制搜索的窗確定第一讀取電壓。用于二進制搜索的窗足夠?qū)?，以使得預(yù)期上尾部Vt在窗內(nèi)。在一種實現(xiàn)中，窗范圍為從0至4V。在一種實現(xiàn)中，窗范圍為從0至6V。雖然窗應(yīng)該在位于可測量Vt窗內(nèi)的電壓處起始，但是并不要求窗在OV起始。例如，如果使用負Vt感測，則可測量Vt窗可以在OV以下起始。在圖 IlB圖示的示例中，基于范圍從0至4V的窗，第一讀取電壓為2V。在步驟1104中，向存儲單元的字線施加第一讀取電壓。第一讀取電壓可以同時施加到各條字線。因此，第一讀取意在讀取每個整個NAND串的一個狀況，而不是NAND串上每個存儲單元的狀況。但是，不要求第一讀取電壓同時施加到各條字線。因此，可以單獨讀取每個存儲單元。在步驟1106中，位掃描開始對多少個NAND串具有一個或者更多個Vt在讀取電壓以上的存儲單元進行計數(shù)。位掃描確定多少個NAND串具有至少一個不能響應(yīng)于第一讀取電壓而接通的存儲單元。在一個實施例中，一旦達到某一計數(shù)就停止位掃描。例如，如果基于允許31個NAND串具有一個或者更多個Vt在某點之上的存儲單元定義上尾部Vt，則一旦達到該水平就可停止計數(shù)。不要求以NAND串為基礎(chǔ)執(zhí)行計數(shù)。在圖IlB中，標(biāo)記為“位掃描”的時間段指的是進行計數(shù)的時期。另一種用于執(zhí)行位掃描的技術(shù)是從一個點(例如，中點)開始搜索并依次遠離該點。掃描繼續(xù)直到達到轉(zhuǎn)變?yōu)橹?。基于有多少NAND串不能接通來定義轉(zhuǎn)變。作為示例，轉(zhuǎn)變基于是否有31個或者更少的NAND串不能接通。為了說明，施加以下電壓序列。2. 0、2. Ul. 9、2· 2、1· 8、2· 3、1· 7、2· 4、1· 6注意，每個接連的電壓是在起始點的相反側(cè)。在以上示例中，當(dāng)施加1.6V時發(fā)生轉(zhuǎn)變。這樣，確定上尾部在1.6V和1.7V之間。作為另一個示例，如果在施加2. 4V時發(fā)生轉(zhuǎn)變，則上尾部將在2. 3V和2. 4V之間。注意，在該實施例中，基于上尾部很可能位于何處的預(yù)期來選擇中點。從而，該掃描可以很高效。在一個實施例中，執(zhí)行“片上”計數(shù)。因此，數(shù)據(jù)不需要從存儲裸片212傳遞至控制
16器244來執(zhí)行計數(shù)。通過避免該數(shù)據(jù)傳遞，可以很快地執(zhí)行計數(shù)。在一個實施例中，在芯片上執(zhí)行的計數(shù)僅可以達到有限值。例如，片上電路可能能夠計數(shù)達到32、64或某個其他值。 在達到該計數(shù)后，計數(shù)器溢出?；谄涠x上尾部Vt的計數(shù)可能位于計數(shù)器溢出的點。但是，可以將上尾部Vt定義為較小的數(shù)字。在一個實施例中，以兩個階段執(zhí)行片上計數(shù)。在第一階段中，檢查不同組的NAND 串。針對每個NAND串組，基于給定NAND串組中是否有至少一個Vt在當(dāng)前讀取電壓以上的存儲單元，確定1或0的值。如果NAND串組計數(shù)超過限制，則掃描停止。在第二階段中，檢查具有值1的每個組以確定多少個NAND串具有一個或者更多個Vt在當(dāng)前讀取電壓以上的存儲單元。如果在第二階段期間計數(shù)器溢出，則計數(shù)停止。因此，如果計數(shù)溢出(步驟1108)，則位掃描停止(1110)。否則，位掃描繼續(xù)直到讀取所有NAND串為止。在步驟1112中，確定是否應(yīng)該施加另一個讀取電壓。例如，參照圖11A，施加5個讀取電壓。搜索可以使用更多或更少的迭代以實現(xiàn)不同的分辨率。如果發(fā)現(xiàn)上尾部Vt不在搜索窗內(nèi)，則可以擴展搜索窗并且重復(fù)處理1100。例如，上尾部Vt在4V以上是可能的。 但是，選擇步驟的試驗擦除電壓以將上尾部Vt分布放置在4V范圍內(nèi)，該范圍從可測量Vt 窗的開始處起始。4V窗應(yīng)該是足以覆蓋任何循環(huán)點處的逐區(qū)塊、逐裸片、逐晶片以及逐批的變化的范圍。如果上尾部Vt落在4V窗以外，則可以將窗擴展至例如6V。如果沒有更多讀取電壓要施加，則在步驟1114中存儲上尾部Vt。注意，由于最后兩個讀取電壓“橫跨”上尾部vt，所以存儲的值可以是最后兩個讀取電壓中的一個或者其間的任何值。在一個實施例中，橫跨上尾部Vt的兩個值的平均值被獲取并用作上尾部Vt值。 如果還沒達到期望的分辨率，則控制進行到步驟1116。在步驟1116中，確定上尾部Vt是在最后的讀取電壓之上還是之下。在一些實施例中，來自位掃描的計數(shù)將是最大值(例如，32)或者小于最大值的某一值。在這些實施例中，小于32的計數(shù)表示上尾部Vt小于施加的最后讀取電壓。因此，減小讀取電壓(例如， 從2V到IV)。在減小讀取電壓(步驟1118)之后，控制進行到步驟1104以向字線施加新的讀取電壓。另一方面，如果超過計數(shù)，則增大讀取電壓(例如，從IV到1.5V)。在增大讀取電壓(步驟1120)之后，控制進行到步驟1104以向字線施加新的讀取電壓。在一個實施例中，執(zhí)行上尾部Vt的線性搜索。圖IlC圖示了針對施加到P阱以擦除存儲單元的兩個不同的擦除電壓的P阱電壓，以及在上尾部Vt的線性掃描期間施加到存儲單元的字線電壓。簡而言之，在執(zhí)行上尾部Vt的線性搜索之后施加試驗擦除脈沖。然后第二擦除電壓被施加到存儲單元的P阱。線性搜索包括向字線施加第一讀取電壓，之后是位掃描操作，其中對多少NAND串具有至少一個不能響應(yīng)于讀取電壓而接通的存儲單元進行計數(shù)。在圖示的實施例中，在確定計數(shù)之前施加下一個讀取電壓。增大讀取電壓直到找到上尾部Vt為止。圖IlD圖示了執(zhí)行區(qū)塊中存儲單元的掃描以確定試驗擦除之后的上尾部Vt的處理1180的一個實施例。該處理是一種用于實現(xiàn)圖8的步驟806的技術(shù)。將參照圖IlC討論圖11D。在步驟1182中，向存儲單元的字線施加讀取電壓。第一讀取電壓可以同時施加到每條字線。因此，第一讀取意在讀取每個整個NAND串的一種狀況，而不是NAND串上的每個存儲單元的狀況。但是，不要求第一讀取電壓同時施加到每條字線。因此，可以單獨讀取每個存儲單元。在步驟1184中，開始基于第一讀取的結(jié)果的位掃描。即，開始具有一個或者更多個Vt高于讀取電壓的存儲單元的NAND串的數(shù)目的計數(shù)。注意，可以在計數(shù)繼續(xù)的同時施加下一個讀取電壓，這是因為下一個讀取電壓的幅度不取決于計數(shù)。這在圖IlC中圖示出， 其中將第一位掃描圖示為在第二讀取期間發(fā)生。在處理1180中，這在步驟1192中示出為將讀取電壓增大步長并返回到步驟1182。在步驟1186中，位掃描完成。如果NAND串的計數(shù)達到某一水平，則位掃描停止。例如，如果發(fā)現(xiàn)31個NAND串具有Vt高于讀取電壓的存儲單元，則位掃描停止。在步驟1188中，對于是否已經(jīng)以期望的分辨率找到上尾部Vt進行確定。參照圖 11C，初始讀取電壓在窗的下端。因此，預(yù)期對于前幾次讀取將達到最大計數(shù)。即，預(yù)期上尾部Vt在第一讀取電壓之上。當(dāng)讀取電壓大于上尾部Vt時，將不會達到計數(shù)，表示上尾部Vt 在該讀取和前一讀取之間。如果要求更大的分辨率，則選擇最后兩個讀取電壓之間的某個讀取電壓，并且控制進行到步驟1182以施加新的讀取電壓。否則，在步驟1190中基于最后兩個讀取電壓確定上尾部電壓。另外，因為可以在位掃描開始時啟動新的讀取，所以可以中止最后的讀取。圖12A圖示了施加到存儲單元的擦除脈沖和施加到存儲單元來收集數(shù)據(jù)的讀取電壓之間的定時關(guān)系以確定第二擦除脈沖的適當(dāng)幅度的一個實施例。首先，試驗擦除脈沖施加到要擦除的存儲單元的P阱。然后，第一和第二讀取電壓施加到存儲單元的字線。在施加第一讀取電壓之后，讀取的數(shù)據(jù)發(fā)送至控制器對4?？刂破?44確定具有至少一個Vt至少與讀取電壓同樣高的存儲單元的NAND串的第一和第二計數(shù)?；谶@些計數(shù)，控制器對4 確定第二擦除脈沖的幅度。在該實施例中，基于擦除閾值分布的預(yù)期統(tǒng)計確定上尾部vt。 在一個實施例中，基于修正Weibull (威布爾)函數(shù)確定上尾部Vt，如下所述。注意，在控制器244確定第二擦除脈沖的最終幅度應(yīng)該是什么之前啟動第二擦除脈沖。但是，定時是使得控制器244能夠以充分的時間向片上電路(例如，狀態(tài)機22 提供第二擦除電壓，以防止第二擦除脈沖過度斜線上升。圖12B圖示了向存儲單元施加讀取電壓以及確定第二擦除電壓的處理1200的一個實施例。將參照圖12A討論處理1200。在步驟1202中，向存儲單元的字線施加第一讀取電壓。參照圖12A，示例第一讀取電壓為0V。第一讀取電壓可以同時施加到每條字線以確定每個NAND串是否具有至少一個Vt在讀取電壓之上的存儲單元。來自讀取NAND串的結(jié)果存儲在第一數(shù)據(jù)鎖存器集中。在一種實現(xiàn)中，第一讀取花費大約20微秒。注意，如果需要，則可以讀取NAND串上的單個存儲單元。在步驟1204中，第一讀取的結(jié)果開始流送至控制器M4。在一個實施例中，“1”或 “0”從存儲裸片212流送至控制器244直到每個NAND串。但是，不要求提供每個NAND串的結(jié)果。例如，一些存儲器件有極大數(shù)目的NAND串。在一些實現(xiàn)中，可能有75，000個NAND 串，或者甚至更多?？刂破?44不需要來自所有NAND串的數(shù)據(jù)以執(zhí)行第二擦除電壓的精確確定。因此，在一個實施例中，輸出來自NAND串的子集的數(shù)據(jù)。在步驟1206中，將第二讀取電壓施加到存儲單元的字線。注意，可以在將第一讀取的結(jié)果發(fā)送至控制器M4的步驟1204完成之前施加第二讀取電壓。來自第二讀取的結(jié)果存儲在第二數(shù)據(jù)鎖存器集中。參照圖12A，與執(zhí)行讀取花費的時間相比，將所有數(shù)據(jù)流送至控制器244花費的時間長度可能相對較長。在步驟1208中，在第二讀取完成后，開始第二擦除脈沖的斜線上升。不要求在第二讀取完成之后立即開始第二擦除脈沖。注意，甚至在將第一讀取的結(jié)果發(fā)送至控制器M4 完成之前開始第二擦除脈沖。在一種實現(xiàn)中，狀態(tài)機222使得擦除脈沖開始向缺省電壓斜線上升。選擇缺省電壓以使得它不會太高以致于過擦除存儲單元。該擦除脈沖隨后在處理 1200中被暫停。在一個實施例中，擦除脈沖具有受控上升時間以為確定第二擦除電壓提供足夠時間。示例上升時間是1V/40微秒。因此，擦除脈沖上升至IOV將花費大約400微秒。在步驟1210中，將來自施加第二讀取電壓的結(jié)果提供給控制器M4。如圖12A中所示，在來自第一讀取的結(jié)果被完全發(fā)送之前，來自第二讀取的結(jié)果不發(fā)送給控制器對4。 該順序是為了方便，并不是要求。作為替代，可以在仍在發(fā)送第一結(jié)果的同時將來自第二讀取的結(jié)果發(fā)送至控制器對4。在步驟1212中，控制器244基于來自第一和第二讀取的數(shù)據(jù)確定第二擦除電壓。 控制器244基于試驗擦除之后的擦除閾值分布的預(yù)期統(tǒng)計特性確定第二擦除電壓。在一個實施例中，控制器244執(zhí)行表查找以確定第二擦除電壓?？梢曰趯Υ鎯ζ骷?zhí)行的測試來構(gòu)造該表。在一個實施例中，控制器244使用讀取計數(shù)來求解描述試驗擦除之后的擦除分布的形狀的等式(例如，修正Weibull等式)中的一個或者更多個未知數(shù)。在識別出修正Wfeibull中的未知數(shù)后，基于修正Wfeibull等式確定上尾部Vt。在一種實現(xiàn)中，對存儲器件執(zhí)行測試以確定將表征擦除Vt分布的至少上部分的預(yù)期形狀的數(shù)學(xué)模型。注意，數(shù)學(xué)模型可能無法描述整個分布的形狀。在本示例中，因為分布的下部分預(yù)期是起伏的，所以數(shù)學(xué)模型可能無法描述下部分。但是，在預(yù)期數(shù)學(xué)模型是有效的電壓處進行第一和第二讀取。作為示例，可以預(yù)期分布的上部分的形狀具有高斯分布。 下部分的形狀可以不是高斯的。而且，由于分布的起伏，所以下部分可能難以建模。但是， 在預(yù)期模型不成立的部分不執(zhí)行測量。注意，數(shù)學(xué)模型可以描述擦除分布的整個形狀，而不僅僅是上部分?？梢杂脕砻枋霾脸植嫉恼麄€形狀的一種類型的數(shù)學(xué)模型是通用極值分布。一種類型的通用極值分布是 Weibull函數(shù)。修正Wfeibull函數(shù)的累積分布函數(shù)(cdf)的等式如下式4A所示。在以上修正Wfeibull等式中，u是單位階躍函數(shù)，以使得對于χ彡0，U(X) =1，而對于χ <0，u (χ) =0。因此，對于ax+b < OjfEWeibull cdf為0。在一個實施例中，變量χ是字線電壓。變量χ還可以代表從字線測量的單元的閾值電壓VT。在式4A中，k是形狀參數(shù)(對于k>0)，并且λ是比例參數(shù)(對于λ >0)。變量“a”也是比例參數(shù)，并且 “b”是沿著χ軸偏移分布的偏移參數(shù)。可以通過工程表征來確定k和λ的適當(dāng)?shù)闹?。為了簡化確定，不失一般性，λ的值可以設(shè)置為1。在這種情況下，λ不影響修正ffeibull Cdf的比例。但是，λ可以被賦予1以外的值。將參數(shù)“a”和“b”引入Weibull分布使得λ冗余，這是因為λ的任何改變等價于a和b的改變。例如，a = 5、b = 10和λ =1導(dǎo)致與a = 2、b = 20和λ =2 Fix,k,A,a,b) = u(ax + &)*[!-exp
19完全相同的分布。λ的任何改變可以變成a和b的一對改變。因此，不失一般性，式4A可以重寫為卩^，！^，已，幻二^-一叉口卜仏叉+幻”^其中已叉+匕彡。 式4B讀取電壓為X1和&的兩個讀取操作將產(chǎn)生歸一化計數(shù)F1 =F(x = X1)和F2 = F(x =，它們是通過將分別在字線電壓X1和&處檢測為接通的單元的數(shù)目除以正在擦除的區(qū)塊的所選字線上的單元的總數(shù)目而獲得的。然后，可以通過使用下述過程找到a和b F1(X1) = [l-exp((-(axi+b)k)]F2(X2) = [l-exp((- (ax2+b)k)]重排上式的項exp((-(axi+b)k) = [I-F1(X1)]exp ((- (ax2+b)k) = [I-F2(X2)]對兩邊取自然對數(shù)((-(aXl+b)k) = Intl-F1(X1)]((-(ax2+b)k) = ln[l-F2(x2)]或者(aXl+b)k = -Intl-F1 (X1)] (ax2+b)k =-In [1_F2 (X2)]再次對兩邊取自然對數(shù)k · In(ax^b) = -Intl-F1 (X1)]k · In (ax2+b) = —In [1_F2 (X2)]將兩邊除以k并取兩邊的指數(shù)(叫+6)= ln「-ln(1-咖I
L Jfc J
權(quán)利要求
1.一種用于操作非易失性存儲器件的方法，所述方法包括使用第一擦除電壓執(zhí)行一組非易失性存儲元件的第一擦除(804)，所述非易失性存儲元件具有作為所述第一擦除的結(jié)果的閾值電壓分布；確定所述閾值電壓分布內(nèi)的基準(zhǔn)電壓(806)；基于所述第一擦除電壓和所述基準(zhǔn)電壓確定第二擦除電壓(808)；以及使用所述第二擦除電壓執(zhí)行所述一組非易失性存儲元件的第二擦除(810)。
2.根據(jù)權(quán)利要求1所述的方法，還包括對所述一組非易失性存儲元件進行編程，以使得基本上所有的所述非易失性存儲元件至少具有某一閾值電壓，所述編程在執(zhí)行所述第一擦除之前執(zhí)行。
3.根據(jù)權(quán)利要求1或權(quán)利要求2所述的方法，其中所述一組非易失性存儲元件包括多個NAND串，其中允許某一數(shù)目的所述NAND串具有至少一個閾值電壓大于所述基準(zhǔn)電壓的非易失性存儲元件，并且其中確定上尾部上的電壓包括確定第一電壓，在所述第一電壓處大概所述某一數(shù)目的所述NAND串具有至少一個閾值電壓大于所述第一電壓的存儲單元。
4.根據(jù)權(quán)利要求1至3中任意一項所述的方法，其中所述確定基準(zhǔn)電壓包括向所述非易失性存儲元件的控制柵施加第一電壓；確定第一計數(shù)，所述第一計數(shù)基于有多少非易失性存儲元件不能響應(yīng)于所述施加所述第一電壓而接通；向所述非易失性存儲元件的控制柵施加第二電壓；確定第二計數(shù)，所述第二計數(shù)基于有多少非易失性存儲元件不能響應(yīng)于所述施加所述第二電壓而接通；以及基于所述第一計數(shù)和所述第二計數(shù)確定所述閾值電壓分布的上尾部上的電壓。
5.根據(jù)權(quán)利要求4所述的方法，其中所述確定所述基準(zhǔn)電壓基于在所述第一擦除之后的所述閾值電壓分布的預(yù)期統(tǒng)計特性。
6.根據(jù)權(quán)利要求1至5中任意一項所述的方法，還包括基于所述第二擦除電壓確定軟編程電壓；以及在執(zhí)行所述第二擦除之后向所述一組非易失性存儲元件施加所述軟編程電壓。
7.根據(jù)權(quán)利要求1至6中任意一項所述的方法，其中所述使用所述第二擦除電壓執(zhí)行所述一組非易失性存儲元件的第二擦除包括在確定所述第二擦除電壓之前開始朝著所述第二擦除電壓斜線上升。
8.根據(jù)權(quán)利要求1至7中任意一項所述的方法，其中所述第一擦除電壓足夠低，以使得在所述第一擦除之后所述閾值電壓分布的至少一部分在可測量閾值電壓窗內(nèi)。
9.根據(jù)權(quán)利要求1至8中任意一項所述的方法，其中所述確定第二擦除電壓還基于對于所述第一擦除電壓幅度的每單位增加預(yù)期所述基準(zhǔn)電壓偏移多遠。
10.一種非易失性存儲器件，包括一組非易失性存儲元件(區(qū)塊i)；以及與所述一組非易失性存儲元件通信的管理電路020，244)，所述管理電路使用第一擦除電壓執(zhí)行所述一組非易失性存儲元件的第一擦除，所述非易失性存儲元件具有作為所述第一擦除的結(jié)果的閾值電壓分布，所述管理電路確定所述閾值電壓分布上的基準(zhǔn)電壓，所述管理電路基于所述第一擦除電壓和所述基準(zhǔn)電壓確定第二擦除電壓，所述管理電路使用所述第二擦除電壓執(zhí)行所述一組非易失性存儲元件的第二擦除。
11.根據(jù)權(quán)利要求10所述的非易失性存儲器件，其中所述管理電路對所述一組非易失性存儲元件編程，以使得基本上所有的所述非易失性存儲元件至少具有某一閾值電壓，所述管理電路在執(zhí)行所述第一擦除之前對所述組編程。
12.根據(jù)權(quán)利要求10或11所述的非易失性存儲器件，其中所述一組非易失性存儲元件包括多個NAND串，允許某一數(shù)目的所述NAND串具有至少一個閾值電壓大于所述基準(zhǔn)電壓的非易失性存儲元件，并且其中所述管理電路確定第一電壓，在所述第一電壓處大概所述某一數(shù)目的所述NAND串具有至少一個閾值電壓大于所述第一電壓的存儲單元。
13.根據(jù)權(quán)利要求10至12中任意一項所述的非易失性存儲器件，其中所述管理電路向所述非易失性存儲元件的控制柵施加第一電壓；所述管理電路確定第一計數(shù)，所述第一計數(shù)基于有多少非易失性存儲元件不能響應(yīng)于所述施加所述第一電壓而接通；所述管理電路向所述非易失性存儲元件的控制柵施加第二電壓；所述管理電路確定第二計數(shù)，所述第二計數(shù)基于有多少非易失性存儲元件不能響應(yīng)于所述施加所述第二電壓而接通；所述管理電路基于所述第一計數(shù)和所述第二計數(shù)確定所述閾值電壓分布上的所述基準(zhǔn)電壓。
14.根據(jù)權(quán)利要求13所述的非易失性存儲器件，其中所述管理電路基于在所述第一擦除之后的所述閾值電壓分布的預(yù)期統(tǒng)計特性確定所述基準(zhǔn)電壓。
15.根據(jù)權(quán)利要求10至14中任意一項所述的非易失性存儲器件，其中所述管理電路基于所述第二擦除電壓確定軟編程電壓；在所述管理電路執(zhí)行所述第二擦除之后，所述管理電路向所述一組非易失性存儲元件施加所述軟編程電壓。
16.一種用于操作非易失性存儲器件的方法，所述方法包括用于使用第一擦除電壓執(zhí)行一組非易失性存儲元件的第一擦除的裝置，所述非易失性存儲元件具有作為所述第一擦除的結(jié)果的閾值電壓分布；用于確定所述閾值電壓分布內(nèi)的基準(zhǔn)電壓的裝置；用于基于所述第一擦除電壓和所述基準(zhǔn)電壓確定第二擦除電壓的裝置；以及用于使用所述第二擦除電壓執(zhí)行所述一組非易失性存儲元件的第二擦除的裝置。
全文摘要
這里公開了用于擦除非易失性存儲單元的技術(shù)。使用試驗擦除脈沖擦除存儲單元?；谠囼灢脸}沖的幅度和收集的關(guān)于在試驗擦除之后的閾值電壓分布的數(shù)據(jù)確定第二脈沖的適當(dāng)幅度。使用第二擦除脈沖擦除存儲單元。在一種實現(xiàn)中，在第二擦除之后不驗證存儲單元的閾值電壓?？梢栽诘诙脸髨?zhí)行軟編程?？梢曰谠囼灢脸}沖確定軟編程脈沖的幅度。在一種實現(xiàn)中，在軟編程之后不驗證存儲單元的閾值電壓。限制擦除脈沖和軟編程脈沖的數(shù)目節(jié)省了時間和功率。確定第二擦除脈沖的適當(dāng)幅度最小化或者消除了過擦除。
文檔編號G11C16/16GK102428520SQ201080020458
公開日2012年4月25日 申請日期2010年3月30日 優(yōu)先權(quán)日2009年4月9日
發(fā)明者尼馬·莫赫萊西, 達納·李, 阿努夫霍·克汗代勒沃爾 申請人:桑迪士克技術(shù)有限公司