專利名稱：一種降低閃存待機功耗的結構及其方法
技術領域：
本發(fā)明涉及集成電路設計領域，尤其涉及一種降低閃存待機功耗的結構及其方法。
背景技術：
閃存是一種重要的存儲設備，閃存因為具有可多次進行數(shù)據(jù)讀寫，擦除，同時具有 高密度、大容量、較低的讀寫操作耗時，以及非易失性，低功耗等特點而越來越廣的被用于 個人電腦，各種數(shù)字電子設備以及其他各種的數(shù)字存儲設備領域；近年來，其工藝技術日 趨成熟，成本價格逐漸降低，后端應用技術的日益完善，這些都大大的刺激了閃存市場的發(fā) 展，使其逐漸在存儲領域與硬盤的地位平凡秋色。在閃存制作過程中，由于工藝等問題，生 產(chǎn)出來的芯片會在性能上有差別，一旦工藝制作階段完成，單個產(chǎn)品由于工藝等問題在性 能上的問題就很難優(yōu)化，這會大大影響產(chǎn)量和成本，故要在封裝前對每個產(chǎn)品進行性能測 試。為簡化測試過程，生產(chǎn)商通常采用內(nèi)建自測電路(BIST，Built-in SelfTest)對產(chǎn)品 進行檢測，內(nèi)建自測電路是在設計時在電路中植入相關功能電路用于提供自我測試功能的 技術，以此降低器件測試對自動測試設備(ATE)的依賴程度，提高產(chǎn)量和生產(chǎn)效率，降低成 本。隨著閃存的高密度，大容量，快讀寫速度的趨勢，功耗成為技術人員日益關注的問 題。在閃存中，行譯碼電路和列譯碼電路是產(chǎn)生閃存待機漏電功耗(待機功耗，Standby leakage power)的主要原因。在閃存待機時，閃存的容量非常大，閃存的行譯碼和列譯碼電 路復雜，故在閃存進入待機狀態(tài)時，行譯碼電路和列譯碼電路應都處于關斷狀態(tài)，但實際工 藝制作完成后，行譯碼電路和列譯碼電路會出現(xiàn)漏電問題，復雜的行譯碼電路和列譯碼電 路就有可能造成大量的漏電功耗。降低待機功耗的方法是提高基底偏壓，進而降低閾值電壓，進而在閃存待機時減 小漏電功耗。

發(fā)明內(nèi)容
本發(fā)明要解決的技術問題是，在閃存制作完成未封裝前，在閃存正常工作要求下， 降低待機功耗。為解決上述問題，本發(fā)明提供一種降低閃存待機功耗的結構，包括存儲陣列、行譯 碼器、列譯碼器和電壓控制電路，所述列譯碼器與所述存儲陣列通過位線相連，所述行譯碼 器與所述存儲陣列通過字線相連，所述電壓控制電路與行譯碼器相連，用于降低所述行譯 碼器的待機功耗；所述電壓控制電路還與所述列譯碼器相連，用于降低所述列譯碼器的待 機功耗。進一步的，所述行譯碼器包括若干啟動單元，所述啟動單元互相并聯(lián)，均與所述存 儲陣列相連，用于控制行譯碼器開啟和關閉；所述啟動單元均包括上拉單元，所述上拉單元 輸出端與所述存儲陣列相連，所述上拉單元為MOS管，所述MOS管的基底與所述電壓控制電路相連，所述電壓控制電路用于提高所述MOS管的基底偏壓。進一步的，所述列譯碼器包括若干選擇單元，所述選擇單元互相并聯(lián)，均與所述存 儲陣列相連，用于選擇輸出路徑；所述選擇單元包括至少一個MOS管，所述MOS管互相串聯(lián)， 所述MOS管的基底與所述電壓控制電路相連，所述電壓控制電路用于提高所述MOS管的基 底偏壓。進一步的，所述電壓控制電路包括內(nèi)建自測電路和電壓發(fā)生器，所述內(nèi)建自測電 路分別與所述存儲陣列、所述電壓發(fā)生器相連，所述內(nèi)建自測電路對所述存儲陣列進行掃 描，向所述電壓發(fā)生器發(fā)出電壓修正信號，所述電壓發(fā)生器分別與所述上拉單元、所述選擇 單元相連，所述電壓發(fā)生器控制所述上拉單元和所述選擇單元的電壓。進一步的，所述電壓控制電路給所述行譯碼器啟動單元中上拉單元第一電壓，給 所述列譯碼器的選擇單元第二電壓，提高第一電壓和第二電壓，檢測所述閃存讀取時間是 否符合要求，讀取數(shù)據(jù)是否正確，如果所述讀取時間符合要求，所述讀取數(shù)據(jù)正確，則繼續(xù) 提高所述第一電壓和第二電壓，如果所述讀取時間不符合要求或讀取數(shù)據(jù)不正確，則設置 上一次讀取過程中所述第一電壓和第二電壓值作為控制電壓。進一步的，所述電壓控制電路包括內(nèi)建自測電路和電壓發(fā)生器，所述內(nèi)建自測電 路發(fā)出電壓修正信號給所述電壓生成器，所述電壓發(fā)生器根據(jù)電壓修正信號發(fā)出第一電壓 給所述上拉單元，發(fā)出第二電壓給所述選擇單元，控制所述上拉單元和所述選擇單元的電壓。進一步的，所述行譯碼器包括若干啟動單元，所述啟動單元互相并聯(lián)，均與所述存 儲陣列相連，用于控制行譯碼器開啟和關閉；所述啟動單元均包括上拉單元，所述上拉單元 輸出端與所述存儲陣列相連，所述上拉單元為MOS管，所述MOS管的基底與所述電壓發(fā)生器 相連，所述電壓發(fā)生器用于提高所述MOS管的基底偏壓。進一步的，所述列譯碼器包括若干選擇單元，所述選擇單元互相并聯(lián)，均與所述存 儲陣列相連，用于選擇輸出路徑；所述選擇單元包括至少一個MOS管，所述MOS管互相串聯(lián)， 所述MOS管的基底與所述電壓發(fā)生器相連，所述電壓發(fā)生器用于提高所述MOS管的基底偏壓。綜上所述，本發(fā)明在工藝制作完成后，通過電壓控制電路提高行譯碼器啟動單元 的上拉單元的基底偏壓，進而降低其閾值電壓；電壓控制電路提高列譯碼器啟動單元的基 底偏壓，進而降低其閾值電壓；降低所述行譯碼器和列譯碼器的待機功耗，進而在閃存待機 時減小漏電功耗。


圖1為本發(fā)明一實施例中降低閃存待機功耗的結構示意圖。
具體實施例方式為使本發(fā)明的內(nèi)容更加清楚易懂，以下結合說明書附圖，對本發(fā)明的內(nèi)容作進一 步說明。當然本發(fā)明并不局限于該具體實施例，本領域內(nèi)的普通及說人員所熟知的一般替換也涵蓋在本發(fā)明的保護范圍內(nèi)。其次，本發(fā)明利用示意圖進行了詳細的表述，在詳述本發(fā)明實例時，為了便于說 明，示意圖不依照一般比例局部放大，不應以此作為對本發(fā)明的限定。本發(fā)明的核心思想是通過將閃存結構中行譯碼器和列譯碼器的待機時的漏電功 耗來降低閃存的待機功耗；降低行譯碼器和列譯碼器的漏電功耗是通過提高行譯碼器中開 啟單元中的上拉單元的閾值電壓，以及提高列譯碼器選擇單元的閾值電壓的；提高行譯碼 器上拉單元閾值電壓是通過提高行譯碼器上拉單元中MOS管的襯底偏壓，提高列譯碼器上 拉單元閾值電壓是通過提高列譯碼器選擇單元中MOS管的襯底偏壓的，通過采用內(nèi)建自測 電路和電壓生成器調(diào)節(jié)行譯碼器上拉單元中MOS管的襯底偏壓和列譯碼器選擇單元中MOS 管的襯底偏壓可以有效降低閃存的待機功耗。結合上述思想，本發(fā)明提供一種降低閃存待機功耗的結構，圖1為本發(fā)明中減低 閃存待機功耗的結構示意圖，參考圖1，包括存儲陣列10、行譯碼器20、列譯碼器30和電壓 控制電路40，所述列譯碼器30與所述存儲陣列10通過位線相連，所述行譯碼器20與所述 存儲陣列10通過字線相連，所述電壓控制電路40與行譯碼器20相連，用于降低所述行譯 碼器20在關斷時的漏電功耗；所述電壓控制電路40還與所述列譯碼器30相連，用于降低 所述列譯碼器30在關斷時的漏電功耗。進一步的，所述行譯碼器30包括若干啟動單元301，所述啟動單元301互相并聯(lián)， 均與所述存儲陣列10相連，用于控制行譯碼器20開啟和關閉；所述啟動單元201包括上拉 單元201a，所述上拉單元201a輸出端與所述存儲陣列10相連，所述上拉單元201a為MOS 管，所述MOS管的基底與所述電壓控制電路40相連，所述電壓控制電路40用于提高所述 MOS管的基底偏壓。降低所述MOS管的基地偏壓，能夠提高所述MOS管的閾值電壓，在譯碼 器處于關斷狀態(tài)時，所述MOS管處于關斷狀態(tài)，提高所述MOS管的閾值電壓能夠減小漏電電 流。進一步的，所述列譯碼器30包括若干選擇單元301，所述選擇單元30互相并聯(lián)，均 與所述存儲陣列10相連，用于選擇輸出路徑；所述選擇單元30包括至少一個MOS管，所述 MOS管互相串聯(lián)，所述MOS管的基底與所述電壓控制電路40相連，所述電壓控制電路40用 于提高所述MOS管的基底偏壓。降低所述MOS管的基地偏壓，能夠提高所述MOS管的閾值 電壓，在譯碼器處于關斷狀態(tài)時，所述MOS管處于關斷狀態(tài)，提高所述MOS管的閾值電壓能 夠減小漏電電流。進一步的，針對降低閃存待機功耗的結構，所述電壓控制電路40包括內(nèi)建自測電 路401和電壓發(fā)生器402，所述內(nèi)建自測電路401分別與所述存儲陣列10、所述電壓發(fā)生器 402相連，所述內(nèi)建自測電路401對所述存儲陣列10進行掃描，向所述電壓發(fā)生器402發(fā)出 電壓修正信號，所述電壓發(fā)生器402分別與所述上拉單元201、所述選擇單元301相連，所 述電壓發(fā)生器402控制所述上拉單元201和所述選擇單元301的電壓。所述內(nèi)建自測電路 401與所述電壓發(fā)生器402為閃存結構中常見電路，內(nèi)建自測電路可以掃描存儲陣列，檢查 存儲陣列存儲數(shù)據(jù)是否正確，同時采用內(nèi)建自測電路401和電壓發(fā)生器402在閃存封裝前 調(diào)整電壓，能夠降低閃存的功耗，同時不需要重新經(jīng)過工藝制作，快速方便。在本發(fā)明中，針對降低閃存待機功耗的結構，所述行譯碼器的上拉單元為至少一 個MOS管，所述電壓發(fā)生器控制所述MOS管的基底偏壓，進而控制所述MOS的閾值電壓。所
5述列譯碼器的選擇單元為至少一個MOS管，所述電壓發(fā)生器改變所述MOS管的基底偏壓，進 而控制所述MOS的閾值電壓。如圖1所示，在本發(fā)明中，所述行譯碼器20包括多組開啟單元201和譯碼單元，所 述開啟單元201包括上拉單元201a和下拉單元，上述術語為業(yè)內(nèi)人士所熟知，這里就不詳 細介紹。在閃存處于待機狀態(tài)時，上拉單元201a處于關斷狀態(tài)，但存在漏電電流，故多組上 拉單元共同形成較大的漏電功耗，提高上拉單元201a的襯底偏壓可以提高上拉單元201a 的閾值電壓，提高閾值電壓可以降低關斷時上拉單元201a的漏電電流。所述列譯碼器包括 多組選擇單元301，所述選擇單元301包括多個MOS管串聯(lián)，在閃存處于待機狀態(tài)時，同樣選 擇單元301處于關斷狀態(tài)，但存在漏電電流，提高選擇單元301的襯底偏壓可以提高選擇單 元301的閾值電壓，提高閾值電壓可以降低關斷時選擇單元301的漏電電流。進一步的，所述內(nèi)建自測電路401發(fā)出電壓修正信號給所述電壓生成器402，所述 電壓發(fā)生器402根據(jù)電壓修正信號發(fā)出第一電壓給所述上拉單元201a，發(fā)出第二電壓給所 述選擇單元301，控制所述上拉單元201a和所述選擇單元301的。綜上所述，本發(fā)明在工藝制作完成后，通過電壓控制電路提高行譯碼器啟動單元 的上拉單元的基底偏壓，進而降低其閾值電壓；電壓控制電路提高列譯碼器啟動單元的基 底偏壓，進而降低其閾值電壓；降低所述行譯碼器和列譯碼器的待機功耗，進而在閃存待機 時減小漏電功耗。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術 領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此 本發(fā)明的保護范圍當視權利要求書所界定者為準。
權利要求
一種降低閃存待機功耗的結構，包括存儲陣列、行譯碼器、列譯碼器和電壓控制電路，所述列譯碼器與所述存儲陣列通過位線相連，所述行譯碼器與所述存儲陣列通過字線相連，其特征在于，所述電壓控制電路與行譯碼器相連，用于降低所述行譯碼器的待機功耗；所述電壓控制電路還與所述列譯碼器相連，用于降低所述列譯碼器的待機功耗。
2.如權利要求1所述的一種降低閃存待機功耗的結構，其特征在于，所述行譯碼器包 括若干啟動單元，所述啟動單元互相并聯(lián)，均與所述存儲陣列相連，用于控制行譯碼器開啟 和關閉；所述啟動單元均包括上拉單元，所述上拉單元輸出端與所述存儲陣列相連，所述上 拉單元為M0S管，所述M0S管的基底與所述電壓控制電路相連，所述電壓控制電路用于提高 所述M0S管的基底偏壓。
3.如權利要求1所述的一種降低閃存待機功耗的結構，其特征在于，所述列譯碼器包 括若干選擇單元，所述選擇單元互相并聯(lián)，均與所述存儲陣列相連，用于選擇輸出路徑；所 述選擇單元包括至少一個M0S管，所述M0S管互相串聯(lián)，所述M0S管的基底與所述電壓控制 電路相連，所述電壓控制電路用于提高所述M0S管的基底偏壓。
4.如權利要求1所述的一種降低閃存待機功耗的結構，其特征在于，所述電壓控制電 路包括內(nèi)建自測電路和電壓發(fā)生器，所述內(nèi)建自測電路分別與所述存儲陣列、所述電壓發(fā) 生器相連，所述內(nèi)建自測電路對所述存儲陣列進行掃描，向所述電壓發(fā)生器發(fā)出電壓修正 信號，所述電壓發(fā)生器分別與所述上拉單元、所述選擇單元相連，所述電壓發(fā)生器控制所述 上拉單元和所述選擇單元的電壓。
5.如權利要求1所述的降低閃存待機功耗的方法，其特征在于，所述電壓控制電路給 所述行譯碼器啟動單元中上拉單元第一電壓，給所述列譯碼器的選擇單元第二電壓，提高 第一電壓和第二電壓，檢測所述閃存讀取時間是否符合要求，讀取數(shù)據(jù)是否正確，如果所述 讀取時間符合要求，所述讀取數(shù)據(jù)正確，則繼續(xù)提高所述第一電壓和第二電壓，如果所述讀 取時間不符合要求或讀取數(shù)據(jù)不正確，則設置上一次讀取過程中所述第一電壓和第二電壓 值作為控制電壓。
6.如權利要求5所述的降低閃存待機功耗的方法，其特征在于，所述電壓控制電路包 括內(nèi)建自測電路和電壓發(fā)生器，所述內(nèi)建自測電路發(fā)出電壓修正信號給所述電壓生成器， 所述電壓發(fā)生器根據(jù)電壓修正信號發(fā)出第一電壓給所述上拉單元，發(fā)出第二電壓給所述選 擇單元，控制所述上拉單元和所述選擇單元的電壓。
7.如權利要求5所述的一種降低閃存待機功耗的方法，其特征在于，所述行譯碼器包 括若干啟動單元，所述啟動單元互相并聯(lián)，均與所述存儲陣列相連，用于控制行譯碼器開啟 和關閉；所述啟動單元均包括上拉單元，所述上拉單元輸出端與所述存儲陣列相連，所述上 拉單元為M0S管，所述M0S管的基底與所述電壓發(fā)生器相連，所述電壓發(fā)生器用于提高所述 M0S管的基底偏壓。
8.如權利要求5所述的一種降低閃存待機功耗的方法，其特征在于，所述列譯碼器包 括若干選擇單元，所述選擇單元互相并聯(lián)，均與所述存儲陣列相連，用于選擇輸出路徑；所 述選擇單元包括至少一個M0S管，所述M0S管互相串聯(lián)，所述M0S管的基底與所述電壓發(fā)生 器相連，所述電壓發(fā)生器用于提高所述M0S管的基底偏壓。
全文摘要
本發(fā)明提供一種降低閃存待機功耗的結構，包括存儲陣列、行譯碼器、列譯碼器和電壓控制電路，所述列譯碼器與所述存儲陣列通過位線相連，所述行譯碼器與所述存儲陣列通過字線相連，其特征在于，所述電壓控制電路與行譯碼器相連，用于降低所述行譯碼器的待機功耗；所述電壓控制電路還與所述列譯碼器相連，用于降低所述列譯碼器的待機功耗。本發(fā)明在工藝制作完成后，通過電壓控制電路提高行譯碼器啟動單元的上拉單元的基底偏壓，進而降低其閾值電壓；電壓控制電路提高列譯碼器啟動單元的基底偏壓，進而降低其閾值電壓；降低所述行譯碼器和列譯碼器的待機功耗，進而在閃存待機時減小漏電功耗。
文檔編號G11C16/06GK101984492SQ20101019841
公開日2011年3月9日 申請日期2010年6月11日 優(yōu)先權日2010年6月11日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司