專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，特別涉及具有多進(jìn)出口的寄存器文 巻的結(jié)構(gòu)。
背景技術(shù)：
以往，在半導(dǎo)體集成電路中，當(dāng)具有多進(jìn)出口的寄存器文巻時(shí)，將多 個(gè)功能塊連接在該多進(jìn)出口寄存器文巻上，以便可利用這些多個(gè)功能塊進(jìn) 行數(shù)據(jù)的并列處理。
例如，在專(zhuān)利文獻(xiàn)l中，使寄存器文巻為寫(xiě)入進(jìn)出口數(shù)是2，讀出進(jìn) 出口數(shù)也是2的多進(jìn)出口型(2Write 2Read (2W2R)型)，將1W1R型功能塊 和其它1W1R型功能塊連接在上述2W2R進(jìn)出口型寄存器文巻上。也就是說(shuō)， 此2W2R進(jìn)出口型寄存器文巻，構(gòu)成為對(duì)于一個(gè)存儲(chǔ)器單元準(zhǔn)備兩個(gè)讀 出進(jìn)出口和兩個(gè)寫(xiě)入進(jìn)出口 ，且將一個(gè)讀出進(jìn)出口和一個(gè)寫(xiě)入進(jìn)出口連接 在第1功能塊上，同時(shí)將另一個(gè)讀出進(jìn)出口和另一個(gè)寫(xiě)入進(jìn)出口連接在第 2功能塊上。
并且，在含有上述存儲(chǔ)器單元的晶體管電路中，以往，在其組成晶體 管的閾值電壓、向其組成晶體管提供的供給電壓、其組成晶體管的活性化 率、以及其耗電之間，存在有在所給予的規(guī)定活性化率下使耗電最少的閾 值電壓及供給電壓，例如，記載在非專(zhuān)利文獻(xiàn)l中。
專(zhuān)利文獻(xiàn)1特開(kāi)平11一175394號(hào)公報(bào)(

圖13)
非專(zhuān)利文獻(xiàn)lK. Nose et al. ， . Optimization of VDD and VTH for low — power and high — speed applications, . ASPDAC. 00， pp. 469 — 474, Jan. 2000.但是，在具有上述以往的多進(jìn)出口型寄存器文巻的半導(dǎo)體集成電路 中，存在下述缺點(diǎn)。
也就是說(shuō)，在以往的多進(jìn)出口型寄存器文巻中，如上所述，對(duì)每一個(gè) 存儲(chǔ)器單元準(zhǔn)備連接的多個(gè)功能塊的寫(xiě)入進(jìn)出口及讀出進(jìn)出口的合計(jì)數(shù) 的進(jìn)出口。因此，多進(jìn)出口型寄存器文巻具有面積增大的缺點(diǎn)。
而且，在上述以往的多進(jìn)出口型寄存器文巻中，例如，當(dāng)連接的一個(gè) 功能塊的活性化率(訪(fǎng)問(wèn)頻度)較高，其它功能塊的活性化率較低時(shí)，由于 雖然在一個(gè)活性化率下存在為了使耗電少到最佳狀態(tài)的供給電壓和晶體 管的閾值電壓，但是在另一個(gè)活性化率使用存儲(chǔ)器單元時(shí)，其供給電壓和 閾值電壓不會(huì)成為最佳值，因此存在沒(méi)有使耗電最少，浪費(fèi)耗電的課題。
于是，例如，想到了不采用以往那樣的在多個(gè)功能塊之間共用存儲(chǔ)器 單元的結(jié)構(gòu)，而是采用在各功能塊中使用專(zhuān)用的存儲(chǔ)器單元的結(jié)構(gòu)。在此 構(gòu)思下，能夠?qū)?zhuān)用的存儲(chǔ)器單元，設(shè)定與該專(zhuān)用功能塊的活性化率相對(duì) 應(yīng)的供給電壓和閾值電壓，能夠有效地減少耗電。而且，只要對(duì)專(zhuān)用的存 儲(chǔ)器單元設(shè)置其專(zhuān)用的功能塊所具有的讀出進(jìn)出口及寫(xiě)入進(jìn)出口的合計(jì) 進(jìn)出口數(shù)就行，能夠削減其它功能塊所具有的進(jìn)出口數(shù)，將進(jìn)出口數(shù)削減 到所需要的進(jìn)出口數(shù)，能夠節(jié)省面積。
但是，在上述構(gòu)思中，當(dāng)某功能塊所需要的數(shù)據(jù)，不是收納在其專(zhuān)用 的存儲(chǔ)器單元中，而是收納在其它功能塊的專(zhuān)用存儲(chǔ)器單元中時(shí)，產(chǎn)生在 進(jìn)行將該數(shù)據(jù)交換到自己的專(zhuān)用存儲(chǔ)器單元中的操作后，再?gòu)淖约旱膶?zhuān)用 存儲(chǔ)器單元進(jìn)行該數(shù)據(jù)的讀出的必要性。此時(shí)，例如，想到了采用將己經(jīng)
收納在自己的專(zhuān)用存儲(chǔ)器單元中的數(shù)據(jù)暫時(shí)保存在外部寄存器中，然后， 將來(lái)自其它功能塊的專(zhuān)用存儲(chǔ)器單元的數(shù)據(jù)傳送到自己的專(zhuān)用存儲(chǔ)器單 元中的結(jié)構(gòu)，在該構(gòu)思中，產(chǎn)生下述課題需要設(shè)置在外部的保存寄存器、 和與其連接的數(shù)據(jù)總線(xiàn)等，不僅在數(shù)據(jù)的訪(fǎng)問(wèn)上需要時(shí)間，而且導(dǎo)致面積
增大。并且，存在有微細(xì)化過(guò)程(process)為數(shù)十毫微左右的柵極長(zhǎng)，因
光刻的極限和量子效果而引起漏電流增大等。

發(fā)明內(nèi)容
本發(fā)明著眼于上述課題，其目的在于提供一種既削減了一個(gè)存儲(chǔ)器單元所需的進(jìn)出口數(shù)，又具有在短時(shí)間可進(jìn)行數(shù)據(jù)訪(fǎng)問(wèn)的多進(jìn)出口型寄存 器文巻的半導(dǎo)體集成電路。
為了達(dá)到上述目的，在本發(fā)明中采用了下述結(jié)構(gòu)在基本上采用在各 功能塊中使用專(zhuān)用的存儲(chǔ)器單元的結(jié)構(gòu)的同時(shí)，當(dāng)在另一個(gè)功能塊中需要 其它功能塊專(zhuān)用的存儲(chǔ)器單元的數(shù)據(jù)時(shí)，在存儲(chǔ)器單元陣列內(nèi)進(jìn)行存儲(chǔ)器 單元之間的數(shù)據(jù)交換。
具體地說(shuō)，本發(fā)明的半導(dǎo)體集成電路的特征在于，包括第1及第2 信息保持電路，形成在存儲(chǔ)器單元陣列，保持信息；第1進(jìn)出口部，僅連 接在上述第1信息保持電路上，用于信息輸入或輸出；第2進(jìn)出口部，僅 連接在上述第2信息保持電路上，用于信息輸入或輸出；以及交換電路， 接受交換控制信號(hào)，在上述存儲(chǔ)器單元陣列內(nèi)相互交換保持在上述第1信
息保持電路中的信息和保持在上述第2信息保持電路中的信息。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2進(jìn)出 口部分別由晶體管電路構(gòu)成。上述第1及第2進(jìn)出口部的晶體管電路，彼 此由閾值電壓不同的晶體管構(gòu)成。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2進(jìn)出 口部，訪(fǎng)問(wèn)頻度彼此不同。由閾值電壓較高的晶體管構(gòu)成的進(jìn)出口部的訪(fǎng) 問(wèn)頻度，低于由閾值電壓較低的晶體管構(gòu)成的進(jìn)出口部的訪(fǎng)問(wèn)頻度。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2進(jìn)出 口部，接受供給的電源電壓彼此不同。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，電源電壓較低的進(jìn)出 口部的訪(fǎng)問(wèn)頻度，低于電源電壓較高的進(jìn)出口部的訪(fǎng)問(wèn)頻度。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2信息 保持電路，分別由晶體管電路構(gòu)成。上述第1及第2信息保持電路的晶體 管電路，由閾值電壓彼此不同的晶體管構(gòu)成。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，由上述閾值電壓較高 的晶體管構(gòu)成的信息保持電路的訪(fǎng)問(wèn)頻度，低于由閾值電壓較低的晶體管 構(gòu)成的信息保持電路的訪(fǎng)問(wèn)頻度。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2信息 保持電路，接受供給的電源電壓彼此不同。本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，電源電壓較低的信息 保持電路的訪(fǎng)問(wèn)頻度，低于電源電壓較高的信息保持電路的訪(fǎng)問(wèn)頻度。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述交換電路具有將 信息暫時(shí)保持起來(lái)的暫時(shí)保持電路。在上述第1及第2信息保持電路中保 持的信息，根據(jù)上述交換控制信號(hào)，經(jīng)上述暫時(shí)保持電路相互交換。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，檢測(cè)出相互交換保持 在上述第1及第2信息保持電路中的信息的交換動(dòng)作的結(jié)束，在檢測(cè)出該 交換結(jié)束時(shí)停止上述交換控制信號(hào)的輸出。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，檢測(cè)出應(yīng)該讓保持在
上述第1及第2信息保持電路中的信息已被保持在這些第1及第2信息保 持電路中的狀態(tài)，在檢測(cè)出后，進(jìn)行保持在上述第1及第2信息保持電路 中的信息的相互交換。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2進(jìn)出 口部分別由晶體管電路構(gòu)成。上述第l及第2進(jìn)出口部的晶體管電路，分 別由與自己的進(jìn)出口部的訪(fǎng)問(wèn)速度相對(duì)應(yīng)的晶體管寬度的晶體管構(gòu)成。 訪(fǎng)問(wèn)速度較慢的進(jìn)出口部的晶體管電路的晶體管寬度，窄于訪(fǎng)問(wèn)速度較快 的進(jìn)出口部的晶體管電路的晶體管寬度。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2信息 保持電路分別由晶體管電路構(gòu)成。上述第1及第2信息保持電路的晶體管 電路，分別由與連接在自己的信息保持電路上的進(jìn)出口部的訪(fǎng)問(wèn)速度相對(duì) 應(yīng)的晶體管寬度的晶體管構(gòu)成。訪(fǎng)問(wèn)速度較慢的信息保持電路的晶體管電 路的晶體管寬度，窄于訪(fǎng)問(wèn)速度較快的信息保持電路的晶體管電路的晶體 管寬度。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述暫時(shí)保持電路由 門(mén)閂電路構(gòu)成。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述門(mén)閂電路為差動(dòng)電路。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述交換電路，包括 門(mén)閂電路，將保持在電源電壓較低的信息保持電路中的信息暫時(shí)保持起 來(lái)，且將該保持的信息輸出到電源電壓較高的信息保持電路中。本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2進(jìn)出 口部、和上述第1及第2信息保持電路，分別由晶體管電路構(gòu)成。由上述 第1進(jìn)出口部及上述第1信息保持電路構(gòu)成的組、和由上述第2進(jìn)出口部
及上述第2信息保持電路構(gòu)成的組，分別具有襯底電壓控制電路。上述襯
底電壓控制電路，分別將構(gòu)成自己組的進(jìn)出口部及信息保持電路的各晶體 管電路的晶體管的閾值電壓控制為與自己組的進(jìn)出口部的訪(fǎng)問(wèn)頻度相應(yīng) 的閾值電壓。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，由上述第l進(jìn)出口部
及上述第1信息保持電路構(gòu)成的組、和由上述第2進(jìn)出口部及上述第2信 息保持電路構(gòu)成的組，分別具有電源電壓控制電路。上述電源電壓控制電 路，分別根據(jù)自己的進(jìn)出口部中的信息讀出時(shí)間及寫(xiě)入時(shí)間，控制向自己 的進(jìn)出口部及信息保持電路提供的電源電壓。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2進(jìn)出 口部、和上述第l及第2信息保持電路分別由晶體管電路構(gòu)成。由上述第 1進(jìn)出口部及上述第1信息保持電路構(gòu)成的組、和由上述第2進(jìn)出口部及 上述第2信息保持電路構(gòu)成的組，分別具有襯底電壓控制電路及電源電壓 控制電路。上述襯底電壓控制電路，分別將構(gòu)成自己組的進(jìn)出口部及信息 保持電路的各晶體管電路的晶體管的閾值電壓控制為規(guī)定的閾值電壓。上 述電源電壓控制電路，分別控制向自己的進(jìn)出口部及信息保持電路提供的 電源電壓，使自己的進(jìn)出口部中的信息讀出時(shí)間及寫(xiě)入時(shí)間分別為設(shè)定時(shí) 間。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2進(jìn)出 口部、和上述第1及第2信息保持電路，形成在將多個(gè)晶體管并列布置的 晶體管并列部。動(dòng)作速度較慢的進(jìn)出口部及信息保持電路，位于上述晶體 管并列部的端部。動(dòng)作速度較快的進(jìn)出口部及信息保持電路，位于上述晶 體管并列部的內(nèi)側(cè)。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，包括第1及第2虛 擬信息保持電路，形成在形成了上述第1及第2信息保持電路的單元陣列 中。上述交換控制信號(hào)，反映出實(shí)際彼此交換保持在上述第1及第2虛擬 信息保持電路中的信息的切換時(shí)間，在經(jīng)過(guò)該切換時(shí)間后停止輸出。本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，形成了上述第l進(jìn)出 口部的襯底與形成了上述第2進(jìn)出口部的襯底分開(kāi)。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，形成了上述第l信息 保持電路的襯底與形成了上述第2信息保持電路的襯底分開(kāi)。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述暫時(shí)保持電路由 晶體管電路構(gòu)成，且將構(gòu)成的晶體管的閾值設(shè)定為與上述切換控制信號(hào)的 訪(fǎng)問(wèn)頻度相應(yīng)的閾值。 .
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述暫時(shí)保持電路將 供給的電源電壓設(shè)定為與上述切換控制信號(hào)的訪(fǎng)問(wèn)速度相應(yīng)的電壓。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2進(jìn)出 口部的訪(fǎng)問(wèn)速度為規(guī)定速度。電源電壓較低的進(jìn)出口部的訪(fǎng)問(wèn)頻度，高于 電源電壓較高的進(jìn)出口部的訪(fǎng)問(wèn)頻度。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，電源電壓較低的信息 保持電路的訪(fǎng)問(wèn)頻度，高于電源電壓較高的信息保持電路的訪(fǎng)問(wèn)頻度。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述交換電路的電源 電壓，高于電源電壓較低的信息輸入用的進(jìn)出口部的電源電壓。上述交換 電路，包括門(mén)閂電路，將在連接在電源電壓較高的信息輸入用的進(jìn)出口 部的信息保持電路中保持的信息暫時(shí)保持起來(lái)，且將該保持的信息輸出到 連接在電源電壓較低的信息輸入用的進(jìn)出口部的信息保持電路中。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述暫時(shí)保持電路由 第1倒相電路及第2倒相電路構(gòu)成。上述第1倒相電路的輸出連接在上述
第2倒相電路的輸入上。上述第2倒相電路，具有串聯(lián)的第1及第2麗0S 晶體管。上述第l倒相電路的輸入，連接在信息輸入用的第1或第2進(jìn)出 口部的輸出、和上述第2倒相電路的第1麗0S晶體管的漏極上。上述第2 倒相電路的上述第1NM0S晶體管，其柵極連接在上述第1倒相電路的輸出 上，其源極連接在上述第2NM0S晶體管的漏極上。向上述第2倒相電路的 上述第2麗0S晶體管的柵極輸入上述信息輸入用的第1或第2進(jìn)出口部的 輸出。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，信息輸入用的第l或 第2進(jìn)出口部的數(shù)目為一個(gè)。向上述第2倒相電路的上述第2麗0S晶體管的源極輸入上述信息輸入用的第1或第2進(jìn)出口部的信號(hào)的翻轉(zhuǎn)信號(hào)。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，信息輸入用的第l或
第2進(jìn)出口部的數(shù)目為多個(gè)。上述第2倒相電路的上述第2麗0S晶體管的 個(gè)數(shù)，為與上述第1及第2進(jìn)出口部的數(shù)目相等的個(gè)數(shù)。上述多個(gè)第2醒0S 晶體管串聯(lián)在一起，將其中位于距上述第2倒相電路的第1麗0S晶體管最 遠(yuǎn)的位置的第2兩0S晶體管的源極接地。向上述多個(gè)第2麗0S晶體管的各 柵極輸入相應(yīng)的上述第1或第2進(jìn)出口部的信號(hào)。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，將多個(gè)信息輸入用的 第1或第2進(jìn)出口部中的活性化率較高的進(jìn)出口部的信號(hào)輸入到位于距上 述第2倒相電路的第1畫(huà)0S晶體管最遠(yuǎn)的位置的第2麗0S晶體管的柵極。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，包括第1虛擬電路， 對(duì)上述第1信息保持電路進(jìn)行數(shù)據(jù)的讀出及其后的數(shù)據(jù)寫(xiě)入、和第1及第 2信息保持電路之間的數(shù)據(jù)交換；以及第2虛擬電路，對(duì)上述第2信息保 持電路進(jìn)行數(shù)據(jù)的讀出及其后的數(shù)據(jù)的寫(xiě)入、和第1及第2信息保持電路 之間的數(shù)據(jù)交換。構(gòu)成上述第1虛擬電路的多個(gè)MOS晶體管，擴(kuò)散層濃度、 襯底電壓或柵極氧化膜壓的MOS特性都相同。構(gòu)成上述第2虛擬電路的多 個(gè)MOS晶體管，其一部分與上述MOS特性具有同一MOS特性，其余的部分 具有與構(gòu)成上述第1虛擬電路的MOS晶體管的MOS特性不同的MOS特性； 該半導(dǎo)體集成電路具有調(diào)整分別提供給上述第1及第2虛擬電路的電源電 壓的電源電壓調(diào)整電路。上述電源電壓調(diào)整電路，調(diào)整向上述第l虛擬電 路提供的電源電壓值，使上述第1虛擬電路的輸出信號(hào)的延遲值成為預(yù)先 設(shè)定的第1參照延遲值，同時(shí)將該調(diào)整的電源電壓值提供給上述第2虛擬 電路中的與上述第l虛擬電路的MOS晶體管同一的MOS特性的MOS晶體管； 并且，調(diào)整向上述第2虛擬電路中的與上述第1虛擬電路的MOS晶體管不 同的MOS特性的MOS晶體管提供的電源電壓值，使上述第2虛擬電路的輸 出信號(hào)的延遲值成為預(yù)先設(shè)定的第2參照延遲值。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，上述第1及第2進(jìn)出 口部、和上述第1及第2信息保持電路分別由晶體管電路構(gòu)成。由上述第 1進(jìn)出口部及上述第1信息保持電路構(gòu)成的組、和上述第2進(jìn)出口部及上 述第2信息保持電路與上述交換電路構(gòu)成的組，分別具有提供不同值的電源電壓的電源電壓供給電路。將上述各組電源電壓供給電路的電源電壓值 分別設(shè)定為自己的進(jìn)出口部中的信息讀出時(shí)間、寫(xiě)入時(shí)間和交換時(shí)間的總 和為規(guī)定時(shí)間的電源電壓值。
本發(fā)明的特征在于，在上述半導(dǎo)體集成電路中，半導(dǎo)體集成電路為多 線(xiàn)程型處理機(jī)。
如上所述，在本發(fā)明的半導(dǎo)體集成電路中，由于第l信息保持電路基 本上專(zhuān)用于第1進(jìn)出口部，第2信息保持電路基本上專(zhuān)用于第2進(jìn)出口部， 因此在這些信息保持電路中削減了自己的專(zhuān)用進(jìn)出口部以外的進(jìn)出口部 的部分的進(jìn)出口數(shù)。而且，例如，當(dāng)產(chǎn)生要將第l信息保持電路的信息從 第2進(jìn)出口部讀出的必要性時(shí)，由于在存儲(chǔ)器單元陣列內(nèi)通過(guò)交換電路將
第1信息保持電路的信息交換到第2信息保持電路中，因此與將保存寄存
器等設(shè)置在外部進(jìn)行信息的交換操作時(shí)相比，信息的訪(fǎng)問(wèn)速度變快，能夠
在短時(shí)間內(nèi)進(jìn)行訪(fǎng)問(wèn)。
而且，由于總是從專(zhuān)用的第1進(jìn)出口部讀出/寫(xiě)入第1信息保持電路 的信息，因此能夠?qū)Φ?信息保持電路和第1進(jìn)出口部，將其提供的電源 電壓、和其組成晶體管的閾值電壓設(shè)定為與其專(zhuān)用的第1進(jìn)出口部的訪(fǎng)問(wèn) 頻度(活性化率)對(duì)應(yīng)的值，能夠使第1信息保持電路及第1進(jìn)出口部的耗
電少到最佳。這對(duì)于第2信息保持電路及第2進(jìn)出口部也是一樣。
而且，在本發(fā)明中，在兩個(gè)信息保持電路之間進(jìn)行的信息交換，是通 過(guò)門(mén)閂電路進(jìn)行的。此時(shí)，由于將用低電源電壓動(dòng)作的信息保持電路的信 息鎖存在上述門(mén)閂電路中，然后，輸出到用高電源電壓動(dòng)作的信息保持電 路中，因此能夠?qū)⒌碗娫措妷旱男畔⒈３蛛娐返男畔⑤^好地交換到高電源 電壓的信息保持電路中。所以，在低電源電壓的信息保持電路中，其電源 電壓即使為低電壓，也沒(méi)有問(wèn)題。
另外，在本發(fā)明中，由于在晶體管并列部中的、恐怕因STI(Sharrow Trench Isolation元件隔離區(qū)域)的影響太大而造成晶體管性能劣化的端 部，布置動(dòng)作速度較慢的進(jìn)出口部及信息保持電路，在晶體管并列部的內(nèi) 側(cè)STI影響較弱的區(qū)域中，布置動(dòng)作速度較快的進(jìn)出口部及信息保持電路， 因此較好地確保了其動(dòng)作速度較快的進(jìn)出口部及信息保持電路的動(dòng)作的 高速性及穩(wěn)定性。并且，另外，在本發(fā)明中，由于當(dāng)在兩個(gè)信息保持電路間進(jìn)行信息的 交換時(shí)，反映出形成在存儲(chǔ)器單元陣列的兩個(gè)虛擬信息保持電路之間的信 息的實(shí)際交換時(shí)間，因此能夠在不那么受制造工序的偏差、溫度、電壓等 外部環(huán)境的影響的情況下，在信息保持電路之間確實(shí)地進(jìn)行信息的交換， 能夠?qū)崿F(xiàn)動(dòng)作的穩(wěn)定化。
而且，在本發(fā)明中，由于當(dāng)將HI數(shù)據(jù)寫(xiě)入暫時(shí)保持電路中時(shí)，不必
為了削減飽和電流而將第2倒相電路的第1NM0S晶體管的柵極長(zhǎng)設(shè)定得較
長(zhǎng)，能夠?qū)⑵湓O(shè)定得較短，因此能夠削減面積，并且由于不必將多個(gè)柵極
長(zhǎng)較短的晶體管串聯(lián)來(lái)構(gòu)成第1NM0S晶體管，因而即使在更加微細(xì)化的制 造工序中，也不會(huì)產(chǎn)生面積的負(fù)擔(dān)。另外，由于將第1及第2NM0S晶體管 串聯(lián)，因此能夠用DIBL效果實(shí)現(xiàn)亞閾值(subthreshold)漏電流的削減。
并且，在本發(fā)明中，由于為將在第2倒相電路的兩個(gè)NM0S晶體管、 和信息輸入用的進(jìn)出口部的信號(hào)的倒相電路的麗0S晶體管串聯(lián)而成的3 段串聯(lián)結(jié)構(gòu)，因此將第2倒相電路的漏電流進(jìn)一步減少到1/10。
而且，在本發(fā)明中，由于為信息輸入用的進(jìn)出口部的數(shù)目為復(fù)數(shù)，還 增加了第2倒相電路中所具有的麗0S晶體管的個(gè)數(shù)，將它們等串聯(lián)在一 起的結(jié)構(gòu)，因此更加削減了漏電流。
另外，在本發(fā)明中，由于能夠在第2倒相電路內(nèi)，將柵極電位為L(zhǎng)的 較高的麗0S晶體管的源極 漏極電壓設(shè)定得較低，因此能夠削減柵極漏 電流。
并且，在本發(fā)明中，由于能夠?qū)τ梢?guī)定的MOS特性的多個(gè)MOS晶體管 構(gòu)成的虛擬電路、和由那些M0S晶體管及其它M0S特性的多個(gè)M0S晶體管 構(gòu)成的其它虛擬電路分別提供恰當(dāng)?shù)碾娫措妷海虼四軌驅(qū)崿F(xiàn)低耗電化。
(發(fā)明的效果)
如上所述，根據(jù)本發(fā)明的半導(dǎo)體集成電路，由于將各進(jìn)出口部?jī)H連接 在自己專(zhuān)用的信息保持電路上，因此能夠明顯地削減各信息保持電路的進(jìn) 出口數(shù)，并且當(dāng)必須從各進(jìn)出口部讀出自己專(zhuān)用的信息保持電路以外的其 它信息保持電路的信息時(shí)，由于通過(guò)設(shè)置在存儲(chǔ)器單元陣列內(nèi)的交換電 路，將上述其它信息保持電路的信息交換到自己專(zhuān)用的信息保持電路中， 因此能夠?qū)⑿畔⒌脑L(fǎng)問(wèn)速度保持得較快，能夠在短時(shí)間進(jìn)行訪(fǎng)問(wèn)。而且，能夠以由進(jìn)出口部及專(zhuān)用于此的信息保持電路構(gòu)成的組為單位，設(shè)定與自 己組的進(jìn)出口部的訪(fǎng)問(wèn)頻度(活性化率)相對(duì)應(yīng)的電源電壓、組成晶體管的 閾值電壓，具有可降低各組耗電的效果。
而且，使用本發(fā)明，能夠?qū)⒌碗娫措妷旱男畔⒈３蛛娐返男畔⑤^好地 交換到高電源電壓的信息保持電路中，同時(shí)使低電源電壓的信息保持電路 中的其電源電壓低電壓化。
另外，使用本發(fā)明，由于將動(dòng)作速度較快的進(jìn)出口部及信息保持電路 布置在晶體管并列部中的難以受到STI影響的內(nèi)側(cè)，因此能夠較好地維持 其高速動(dòng)作性及穩(wěn)定性。
再加上，使用本發(fā)明，由于當(dāng)在兩個(gè)信息保持電路之間進(jìn)行信息的交 換時(shí)，反映出虛擬信息保持電路之間的信息的實(shí)際交換時(shí)間，因此能夠在 不那么受到制造工序的偏差、溫度、電壓等外部環(huán)境的影響的情況下，在 信息保持電路之間確實(shí)地進(jìn)行信息的交換，能夠?qū)崿F(xiàn)動(dòng)作的穩(wěn)定化。
另外，使用本發(fā)明，能夠削減暫時(shí)保持電路的面積，同時(shí)即使在更加
微細(xì)化的制造工序中，也能夠抑制產(chǎn)生面積負(fù)擔(dān)的情況，而且能夠用DIBL
效果來(lái)削減亞閾值漏電流。
并且，使用本發(fā)明，能夠更進(jìn)一步地削減第2倒相電路的漏電流。 而且，使用本發(fā)明，由于能夠?qū)哂幸?guī)定的MOS特性的多個(gè)MOS晶體 管的多個(gè)虛擬電路提供恰當(dāng)?shù)碾娫措妷?，因此能夠?qū)崿F(xiàn)低耗電化。
附圖的簡(jiǎn)單說(shuō)明
圖1為示出了本發(fā)明的實(shí)施例所涉及的半導(dǎo)體集成電路的結(jié)構(gòu)圖。 圖2為示出了同半導(dǎo)體集成電路所具有的晶體管文巻的內(nèi)部結(jié)構(gòu)的要 部圖。
圖3為示出了在同寄存器文巻進(jìn)行數(shù)據(jù)的交換動(dòng)作的時(shí)序圖。 圖4為示出了同半導(dǎo)體集成電路的寫(xiě)入進(jìn)出口部、讀出進(jìn)出口部、保 持電路及門(mén)閂電路的活性化率、組成晶體管的閾值電壓及電源電壓的關(guān)系圖。
圖5為示出了在同半導(dǎo)體集成電路中具有的襯底電壓控制電路的內(nèi)部 結(jié)構(gòu)圖。圖6為示出了在同半導(dǎo)體集成電路中具有的DLL電路的內(nèi)部結(jié)構(gòu)圖。 圖7為示出了從同DLL電路輸出的各種信號(hào)的時(shí)序圖。 圖8為示出了同半導(dǎo)體集成電路中具有的延遲電壓變換電路的內(nèi)部結(jié)
圖9為說(shuō)明構(gòu)成同半導(dǎo)體集成電路的晶體管列中的動(dòng)作速度較快的電 路部和動(dòng)作速度較慢的電路部的布置位置的概要圖。
圖10為示出了在同半導(dǎo)體集成電路中具有的控制電路的內(nèi)部結(jié)構(gòu)、 及將使用了兩個(gè)虛擬電路的實(shí)際數(shù)據(jù)交換反映出來(lái)的各種控制信號(hào)生成 的詳細(xì)電路圖。
圖11為示出了在同半導(dǎo)體集成電路中具有的控制電路及使用了兩個(gè) 虛擬電路的數(shù)據(jù)交換信號(hào)生成電路的詳細(xì)電路圖。
圖12為示出了通過(guò)同數(shù)據(jù)交換信號(hào)生成電路而進(jìn)行數(shù)據(jù)交換動(dòng)作的 時(shí)序圖。
圖13為示出了當(dāng)將訪(fǎng)問(wèn)速度固定時(shí)，同半導(dǎo)體集成電路的寫(xiě)入進(jìn)出 口部、讀出進(jìn)出口部、保持電路及門(mén)閂電路的活性化率、組成晶體管的閾 值電壓及電源電壓的關(guān)系圖。
圖14為示出了滿(mǎn)足圖13所示的關(guān)系的寄存器文巻的內(nèi)部結(jié)構(gòu)的要部圖。
圖15為示出了滿(mǎn)足圖13所示的同寄存器文巻的全體概略結(jié)構(gòu)圖。
圖16為示出了延遲電壓變換電路的內(nèi)部結(jié)構(gòu)的電路圖。
圖17為示出了同延遲電壓變換電路的動(dòng)作時(shí)序圖。
圖18為示出了寄存器文巻內(nèi)的1R/1W的存儲(chǔ)器單元的電路結(jié)構(gòu)圖。
圖19為示出了寄存器文巻內(nèi)的1R/3W的存儲(chǔ)器單元的電路結(jié)構(gòu)圖。
圖20(a)為示出了為同半導(dǎo)體集成電路的具體應(yīng)用例的處理機(jī)的內(nèi)部
結(jié)構(gòu)圖，同圖(b)為示出了在同處理機(jī)中的線(xiàn)程(thread)的切換時(shí)序圖。 圖21為示出了為同半導(dǎo)體集成電路的具體應(yīng)用例的其它處理機(jī)的內(nèi)
部結(jié)構(gòu)圖。
(符號(hào)的說(shuō)明)
1 —寄存器文巻；2A—第1功能塊；2B—第2功能塊；5 —存儲(chǔ)器單元 陣列；5a—正常存儲(chǔ)器單元群；5b 5f—虛擬存儲(chǔ)器單元群；6—讀出/寫(xiě)入電路；7 —譯碼電路；8 —控制電路；9一延遲電壓變換電路；10 —DLL
電路；12a 12c —電源電壓控制電路；13a 13c—襯底電壓控制電路；20A 一第1保持電路(第1信息保持電路)；20AD1、 20AD2 —第1虛擬保持電路 (第1虛擬信息保持電路)；30BD1、 30BD2 —第2虛擬保持電路(第2虛擬 信息保持電路)；21AW—第1寫(xiě)入進(jìn)出口部；21AR1、 21AR2—第1讀出進(jìn) 出口部；30B —第2保持電路(第2信息保持電路)；31AW —第2寫(xiě)入進(jìn)出 口部；31AR—第2讀出進(jìn)出口部；40—門(mén)閂電路(暫時(shí)保持電路)；41、 42 一傳送電路；43 —交換電路；61 —晶體管列；70 —檢測(cè)電路；71—控制信 號(hào)生成電路；16B—MCA虛擬電路(第2虛擬電路)；16C—MCB虛擬電路(第 l虛擬電路)；B1L、 C1M—電源控制電路(電源電壓調(diào)整電路及電源電壓供 給電路)。
具體實(shí)施例方式
參照附圖對(duì)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路加以說(shuō)明。 (第1實(shí)施例)
圖1示出了本發(fā)明的第1實(shí)施例的半導(dǎo)體集成電路的整體結(jié)構(gòu)。 在同圖中，1為寄存器文巻，2A及2B分別為功能塊。上述寄存器文 巻1為寫(xiě)入進(jìn)出口數(shù)是2，讀出進(jìn)出口數(shù)是3的2W3R進(jìn)出口型。 一個(gè)功能 塊2A為寫(xiě)入進(jìn)出口數(shù)是1，讀出進(jìn)出口數(shù)是2的1W2R進(jìn)出口型，另一個(gè) 功能塊2B為寫(xiě)入進(jìn)出口數(shù)及讀出進(jìn)出口數(shù)都是1的1W1R進(jìn)出口型。因此， 寄存器文巻1和一個(gè)功能塊2A與一根寫(xiě)入數(shù)據(jù)線(xiàn)A—Wl及兩根讀出數(shù)據(jù) 線(xiàn)A — R1、 A—R2連接，寄存器文巻1和另一個(gè)功能塊2B分別與一根寫(xiě)入 數(shù)據(jù)線(xiàn)B—W1及讀出數(shù)據(jù)線(xiàn)B—R1連接。
在上述寄存器文巻l中，包括存儲(chǔ)器單元陣列5、寫(xiě)入/讀出電路6、 譯碼電路7、控制電路8、延遲電壓變換電路9及DLL電路10。上述存儲(chǔ) 器單元陣列5還包括正常存儲(chǔ)器單元群5a、和5個(gè)虛擬存儲(chǔ)器單元群 5b 5f 。這些虛擬存儲(chǔ)器單元群5b 5f與正常存儲(chǔ)器單元群5a的位(bit) 線(xiàn)形狀、字線(xiàn)形狀及存儲(chǔ)器單元形狀相同。上述寫(xiě)入/讀出電路6，與上述 兩個(gè)功能塊2A、 2B和兩根寫(xiě)入數(shù)據(jù)線(xiàn)A—W1、 B—W1及3根讀出數(shù)據(jù)線(xiàn)A 一R1、 A—R2、 B—R1連接。將用以在上述兩個(gè)功能塊2A、 2B之間進(jìn)行數(shù)據(jù)的寫(xiě)入/讀出的地址信號(hào)、讀出活性化信號(hào)及寫(xiě)入活性化信號(hào)輸入到上 述控制電路8，將時(shí)鐘信號(hào)輸入到上述DLL電路10。
而且，在圖l所示的半導(dǎo)體集成電路中，包括3個(gè)電源電壓控制電路 12a、 12b、 12c，和3個(gè)襯底電壓控制電路13a、 13b、 13c，以后再對(duì)它們 進(jìn)行詳細(xì)說(shuō)明。
圖2示出了對(duì)上述正常存儲(chǔ)器單元群5a進(jìn)行數(shù)據(jù)(信息)的寫(xiě)入/讀出 結(jié)構(gòu)的詳細(xì)情況。在同圖中，20A為專(zhuān)用于上述1W2R型功能塊2A的第1 保持電路(第1信息保持電路)，30B為專(zhuān)用于上述另一個(gè)1W1R型功能塊 2B的第2保持電路(第2信息保持電路)，分別由兩個(gè)變換器(inverter) 電路II、 12構(gòu)成。將專(zhuān)用于上述1W2R型功能塊2A的一個(gè)第1寫(xiě)入進(jìn)出 口部(信息輸入用的第1進(jìn)出口部)21AW、及兩個(gè)第1讀出進(jìn)出口部(信息 輸出用的第1進(jìn)出口部)21AR1 、 21AR2連接在上述第1保持電路20A上。 上述第1寫(xiě)入進(jìn)出口部21AW，由各為l個(gè)的P型及N型晶體管Trl、 Tr2 構(gòu)成，且通過(guò)寫(xiě)入數(shù)據(jù)線(xiàn)A—W1連接在功能塊2A上，上述兩個(gè)讀出進(jìn)出 口部21AR1、 21AR2分別由兩個(gè)N型晶體管Tr3、 Tr4構(gòu)成，且通過(guò)讀出數(shù) 據(jù)線(xiàn)A—R1、 A—R2連接在功能塊2A上。將數(shù)據(jù)寫(xiě)入用字線(xiàn)WLWA連接在 上述寫(xiě)入進(jìn)出口部21AW的N型晶體管Tr2的柵極上，將數(shù)據(jù)讀出用字線(xiàn) WLRA1、 WLRA2連接在各讀出進(jìn)出口部21AR1、 21AR2的N型晶體管Tr4的 柵極上。
同樣，將專(zhuān)用于上述1W1R型功能塊2B的一個(gè)第2寫(xiě)入進(jìn)出口部(信 息輸入用的第2進(jìn)出口部)31 AW、及1個(gè)第2讀出進(jìn)出口部(信息輸出用的 第2進(jìn)出口部)31AR連接在上述第2保持電路30B上。上述第2寫(xiě)入進(jìn)出 口部31AW，與上述第1寫(xiě)入進(jìn)出口部21AW—樣，由各為1個(gè)的P型及N 型晶體管Trl、 Tr2構(gòu)成，且通過(guò)寫(xiě)入數(shù)據(jù)線(xiàn)B—W1連接在功能塊2B上， 上述讀出進(jìn)出口部31AR與上述讀出進(jìn)出口部21AR1 —樣，分別由兩個(gè)N 型晶體管Tr3、 Tr4構(gòu)成，且通過(guò)讀出數(shù)據(jù)線(xiàn)B—R1連接在功能塊2B上。 將數(shù)據(jù)寫(xiě)入用字線(xiàn)WLWB連接在上述寫(xiě)入進(jìn)出口部31AW的N型晶體管Tr2 的柵極上，將數(shù)據(jù)讀出用字線(xiàn)WLRB連接在各讀出進(jìn)出口部31AR的N型晶 體管Tr4的柵極上。
而且，在圖2中，40為門(mén)閂電路(暫時(shí)保持電路)，由包括4個(gè)P型晶體管Tr5 Tr8、禾n 3個(gè)N型晶體管Tr9 Trl1的差動(dòng)電路構(gòu)成。41及42 為傳送電路，分別包括4個(gè)N型晶體管Trl2 Tr15、 Trl6 Tr19。上述門(mén) 閂電路40，連接在上述第2功能塊2B專(zhuān)用的第2保持電路30B上，當(dāng)將 H(高)電平的控制信號(hào)B—LEN輸入到內(nèi)藏的N型晶體管Trll的柵極時(shí)， 將上述第2保持電路30B的保持?jǐn)?shù)據(jù)鎖存。上述一個(gè)傳送電路41，連接在 上述門(mén)閂電路40和上述第1保持電路20A上，當(dāng)將控制信號(hào)L—AEN輸入 到兩個(gè)N型晶體管Tr13、 Trl5的柵極上時(shí)，將上述門(mén)閂電路40的鎖存數(shù) 據(jù)傳送到第1保持電路20A上。而且，另一個(gè)傳送電路42，連接在第1 保持電路20A和第2保持電路30B上，當(dāng)將控制信號(hào)A—BEN輸入到兩個(gè)N 型晶體管Trl7、 Trl9的柵極上時(shí)，將上述第1保持電路20A的保持?jǐn)?shù)據(jù) 傳送到第2保持電路30B上。因此，由上述門(mén)閂電路40及上述兩個(gè)傳送 電路41、 42構(gòu)成在第1及第2保持電路20A、 30B之間進(jìn)行數(shù)據(jù)的交換的 交換電路43。
圖3示出了由上述交換電路43進(jìn)行數(shù)據(jù)的交換序列的時(shí)序圖。在同 圖中，最初，控制信號(hào)B—LEN被活性化，由此，門(mén)閂電路40將第2保持 電路30B的保持?jǐn)?shù)據(jù)鎖存。然后，控制信號(hào)A—BEN被活性化，第l保持 電路20A的保持?jǐn)?shù)據(jù)被傳送到第2保持電路30B。并且，在將第l保持電 路20A的數(shù)據(jù)收納到第2保持電路30B后，控制信號(hào)A—BEN被活性化， 接著，控制信號(hào)L—AEN被活性化，在上述門(mén)閂電路40中鎖存的第2保持 電路30B的數(shù)據(jù)被傳送到第1保持電路20A。然后，控制信號(hào)B—LEN及控 制信號(hào)L—AEN成為非活性化，完成了第1及第2保持電路20A、 30B之間 的數(shù)據(jù)交換。
這里，如圖l及圖2所示，由于第1保持電路20A基本上專(zhuān)用于1W2R 的第1功能塊2A，第2保持電路30B基本上專(zhuān)用于1W1R的第2功能塊2B， 因此僅將1W2R的第1功能塊2A的一個(gè)寫(xiě)入進(jìn)出口部21AW及兩個(gè)讀出進(jìn) 出口部21AR1、 21AR2連接在第1保持電路20A，另一方面，僅將1W1R的 第2功能塊2B的一個(gè)寫(xiě)入進(jìn)出口部31BW及1個(gè)讀出進(jìn)出口部31BR連接 在第2保持電路30B。以往，由于必須對(duì)各個(gè)保持電路20A、 30B布置兩個(gè) 功能塊2A、 2B的合計(jì)進(jìn)出口數(shù)(2W3R) (=5)，因此與此相比，在本實(shí)施例 中，作為整個(gè)半導(dǎo)體集成電路，能夠?qū)⑦M(jìn)出口數(shù)減半，能夠有效地縮小寄存器文巻1的面積。
而且，例如，當(dāng)在第1功能塊2A對(duì)自己專(zhuān)用的第1保持電路20A進(jìn) 行數(shù)據(jù)的讀出/寫(xiě)入，而且，第2功能塊2B對(duì)自己專(zhuān)用的第2保持電路30B 進(jìn)行數(shù)據(jù)的讀出/寫(xiě)入之后，產(chǎn)生在保持電路20A、 30B之間必須交換數(shù)據(jù) 使用的必要性時(shí)，通過(guò)上述存儲(chǔ)器單元陣列5內(nèi)的門(mén)閂電路40在第1及 第2保持電路20A、 30B之間進(jìn)行數(shù)據(jù)的交換。當(dāng)例如將保存寄存器布置 在外部，經(jīng)數(shù)據(jù)總線(xiàn)將寄存器文巻1和保存寄存器連接在一起來(lái)進(jìn)行該數(shù) 據(jù)的交換時(shí)，需要寄存器文巻l的訪(fǎng)問(wèn)數(shù)的周期那么多的交換時(shí)間，在本 實(shí)施例中，僅用一個(gè)周期完成。
因此，在本實(shí)施例的寄存器文巻l中，發(fā)揮了小面積，且高速進(jìn)行數(shù) 據(jù)寫(xiě)入/讀出的性能。
并且，在上述圖2中，由于門(mén)閂電路40，如圖2所示的那樣，由差動(dòng) 電路構(gòu)成，因此即使第2保持電路30B用低電源電壓動(dòng)作，也能夠?qū)⒃摰?2保持電路30B的保持?jǐn)?shù)據(jù)較好地鎖存在門(mén)閂電路40中。所以，當(dāng)專(zhuān)用于 第2功能塊2B的第2寫(xiě)入進(jìn)出口部31BW及讀出進(jìn)出口部31BR的活性化 率(訪(fǎng)問(wèn)頻度)較低時(shí)、和這些進(jìn)出口部31BW、 31BR的訪(fǎng)問(wèn)速度即使慢于 其它進(jìn)出口部也沒(méi)有關(guān)系時(shí)，能夠?qū)⒌?保持電路30B更進(jìn)一步地設(shè)定為 低電源電壓，能夠更進(jìn)一步地實(shí)現(xiàn)低耗電化。
圖4示出了上述寫(xiě)入及讀出的各進(jìn)出口部21AW、 21AR1、 21AR2、 31BW、 31BR、各保持電路20A、 30B及門(mén)閂電路40的活性化率(訪(fǎng)問(wèn)頻度)、組成
晶體管的閾值電壓及接受供給的電源電壓的關(guān)系。
在同圖中，第1寫(xiě)入及讀出進(jìn)出口部21AW、 21AR1、 21AR2、第1保持 電路20A的第1組，第2寫(xiě)入及讀出進(jìn)出口部31AW、 31AR、第2保持電路 30B的第2組，和門(mén)閂電路40的第3組的活性化率(訪(fǎng)問(wèn)頻度)、組成晶體 管的閾值電壓及接受供給的電源電壓互不相同。具體地說(shuō)，上述第l組的 活性化率高于上述第2及第3組，組成晶體管的閾值電壓與該較高的活性 化率相對(duì)應(yīng)被設(shè)定得較低，同時(shí)，接受供給的電源電壓被設(shè)定得較高。而 在活性化率最低的第3組中，組成晶體管的閾值電壓最高，接受供給的電 源電壓被設(shè)定得最低。在活性化率處于中間的第2組中，組成晶體管的閾 值電壓及接受供給的電源電壓被設(shè)定為上述第1組和第3組之間的值。也就是說(shuō)，當(dāng)晶體管的活性化率(訪(fǎng)問(wèn)頻度)較高時(shí)，將該晶體管的閾 值電壓設(shè)定得較低的話(huà)，則能夠降低耗電，且若將向該晶體管提供的電源 電壓設(shè)定成在該閾值電壓下晶體管的動(dòng)作速度滿(mǎn)足規(guī)定速度的話(huà)，則能夠 確保規(guī)定的動(dòng)作速度。如上所述，由于在各組中，根據(jù)自己組的活性化率， 來(lái)設(shè)定組成晶體管的閾值電壓及接受供給的電源電壓，因此能夠?qū)Ω鹘M有 效地降低來(lái)自組成晶體管的漏電流，實(shí)現(xiàn)低耗電化，且能夠?qū)?dòng)作速度保 證在規(guī)定的速度。
另外，由于將構(gòu)成存儲(chǔ)器單元陣列5中的各進(jìn)出口部及各保持電路的 晶體管的襯底與其它進(jìn)出口部及保持電路的襯底分開(kāi)，因此能夠個(gè)別設(shè)定 閾值電壓。并且，若事先用閾值電壓不同的晶體管構(gòu)成各進(jìn)出口部及保持 電路的話(huà)，則能夠更進(jìn)一步有效地降低耗電。
并且，如果寫(xiě)入或讀出的各進(jìn)出口部的訪(fǎng)問(wèn)速度因其要求的規(guī)定范圍 而不同時(shí)，通過(guò)在其各進(jìn)出口部之間，將組成晶體管的晶體管寬度生成為 事先不同的晶體管寬度，則能夠更有效地實(shí)現(xiàn)低耗電化。
通過(guò)上述以各組為單位設(shè)置的合計(jì)3個(gè)襯底電壓控制電路13a 13c 及合計(jì)3個(gè)電源電壓控制電路12a 12c將上述圖4所示的以各組為單位 的組成晶體管的閾值電壓、及接受供給的電源電壓控制為上述設(shè)定值，如 圖1所示。
圖5示出了上述襯底電壓控制電路13a的內(nèi)部結(jié)構(gòu)。其它襯底電壓控 制電路13b、 13b也為同一結(jié)構(gòu)。同圖所示的襯底電壓控制電路13a，為不 管溫度變動(dòng)和過(guò)程變動(dòng)如何，都將晶體管的閾值電壓保持為設(shè)定值的電 路，其輸出端子BN連接在構(gòu)成第1組進(jìn)出口部及保持電路的N型晶體管 的襯底上。以下，對(duì)圖5所示的襯底電壓控制電路13a的內(nèi)部結(jié)構(gòu)加以說(shuō) 明。
在圖5中，襯底電壓控制電路13a具有閾值電壓發(fā)動(dòng)機(jī)用的N型晶體 管Trn。該N型晶體管Trn是在與上述寄存器文巻1內(nèi)的正常存儲(chǔ)器單元 群5a內(nèi)的N型晶體管同一的制造工序中制造的。從定電流源80向該N型 晶體管Tin提供定電流。該定電流源80，沒(méi)有溫度依存性，例如由示出定 電流特性的帶隙基準(zhǔn)電路等構(gòu)成，該流動(dòng)的定電流值為在提供給上述正常 存儲(chǔ)器單元群5a內(nèi)的N型晶體管的電源電壓下且在該N型晶體管的設(shè)定閾值電壓下與該N型晶體管流動(dòng)的飽和電流值相等的電流值。上述控制器
用的N型晶體管Trn，將來(lái)自上述定電流源80的定電流進(jìn)行電流一電壓變 換，將其變換后的電壓(漏極電壓)Vd輸入到2輸入型比較部81。
上述比較部81，由差動(dòng)放大器等構(gòu)成，向其一個(gè)輸入端子輸入來(lái)自上 述控制器用的N型晶體管Trn的變換電壓Vd，向另一個(gè)輸入端子輸入對(duì)襯 底電壓控制電路13a的控制對(duì)象即例如構(gòu)成第1寫(xiě)入/讀出進(jìn)出口部21AW、 21AR1、 21AR2及第1保持電路20A的N型晶體管提供的電源電壓VREF， 該輸出通過(guò)電壓極限部82連接在輸出端子BN上，同時(shí)連接在上述控制器 用的N型晶體管Trn的襯底上。上述比較部81控制上述控制器用的N型 晶體管Trn的襯底電壓，以使上述兩輸入電壓Vd、 VREF相等。該被控制 的襯底電壓，從上述輸出端子BN輸出，成為構(gòu)成上述第1組的進(jìn)出口部 及保持電路的N型晶體管的襯底電壓。另外，上述電壓極限部82將來(lái)自 輸出端子BN的輸出電壓的上限及下限限制為設(shè)定上限極限電壓VU及設(shè)定 下限極限電壓VL。
所以，在圖5所示的襯底電壓控制電路13a中，在供給的電源電壓VREF 下，將控制對(duì)象的N型晶體管的實(shí)際飽和電流保持控制在固定值，因此其 結(jié)果也將該控制對(duì)象的N型晶體管的闞值電壓保持在設(shè)定的閾值電壓值。 另外，在圖5中示出了將正常存儲(chǔ)器單元群5a內(nèi)的N型晶體管的襯底電 壓保持控制在設(shè)定值的結(jié)構(gòu)，由于將P型晶體管的襯底電壓保持控制在設(shè) 定值的情況也是一樣，因此對(duì)其說(shuō)明加以省略。
圖1所示的電源電壓控制電路12a 12c，基本上分別具有將自己組的 電源電壓控制在上述圖4所示的設(shè)定電源電壓值的功能，且接收來(lái)自延遲 電壓變換電路9的控制信號(hào)，調(diào)整生成的電源電壓值，如圖1所示。圖l 所示的延遲電壓變換電路9及DLL電路10，當(dāng)上述第1 第3各組因使用 時(shí)的溫度變動(dòng)而引起動(dòng)作延遲變動(dòng)時(shí)，通過(guò)在延遲電壓變換電路9中將該 延遲變動(dòng)變換成電壓變動(dòng)，用以該電壓變動(dòng)為內(nèi)容的控制信號(hào)調(diào)整各組的 電源電壓控制電路12a 12c的生成電源電壓，來(lái)作為使各組的動(dòng)作速度
不受溫度變動(dòng)影響的對(duì)策。
圖6示出了圖1所示的DLL電路10的內(nèi)部結(jié)構(gòu)。并且，圖8示出了 圖1所示的延遲電壓變換電路9的內(nèi)部結(jié)構(gòu)。圖6的DLL電路10生成讀出進(jìn)出口、寫(xiě)入進(jìn)出口及交換電路43的動(dòng)作延遲標(biāo)準(zhǔn)值。也就是說(shuō)，DLL 電路IO，包括由串聯(lián)的4個(gè)緩沖器50a 50d構(gòu)成的電壓控制延遲電路 50;接收該電壓控制延遲電路50的輸出和規(guī)定時(shí)鐘信號(hào)CL，將兩者進(jìn)行 比較的比較器51;和接收該比較器51的輸出，向電容C進(jìn)行充電的充電 泵52。將上述電容C的充電狀態(tài)反饋到上述4個(gè)緩沖器50a 50d。并且， 將電壓控制延遲電路50的最初段緩沖器50a的輸出信號(hào)作為虛擬讀出進(jìn) 出口部的延遲時(shí)鐘從輸出端子53a輸出，將第2段緩沖器50b的輸出信號(hào) 作為虛擬寫(xiě)入進(jìn)出口部的延遲時(shí)鐘從輸出端子53b輸出，將第3段緩沖器 50c的輸出信號(hào)作為虛擬切換延遲時(shí)鐘從輸出端子53c輸出。圖7示出了 這些延遲時(shí)鐘及規(guī)定的時(shí)鐘信號(hào)的關(guān)系。將上述3種延遲時(shí)鐘事先調(diào)諧為 寄存器文巻1的訪(fǎng)問(wèn)預(yù)算(access budget)。
圖8所示的延遲電壓變換電路9，從上述DLL電路10接收上述3種延 遲時(shí)鐘進(jìn)行動(dòng)作。該延遲電壓變換電路9，包括在圖1所示的虛擬存儲(chǔ)器 單元群5b 5f的任意一個(gè)中形成的虛擬讀出進(jìn)出口部9a、虛擬寫(xiě)入進(jìn)出 口部9b和虛擬切換電路9c。這些虛擬進(jìn)出口部及切換電路，為與形成在 上述正常存儲(chǔ)器單元群5a的進(jìn)出口部21AW…及切換電路43同一的結(jié)構(gòu)。 并且，在延遲電壓變換電路9中包括對(duì)應(yīng)于上述虛擬進(jìn)出口部及切換電路 的合計(jì)3個(gè)比較器9d 9f及計(jì)數(shù)器9g 9i。
并且，在延遲電壓變換電路9中，在比較器9d中將在規(guī)定的時(shí)鐘信 號(hào)動(dòng)作的虛擬讀出進(jìn)出口部9a的輸出信號(hào)、和來(lái)自上述DLL電路10的虛
擬讀出進(jìn)出口部的延遲時(shí)鐘(標(biāo)準(zhǔn)延遲時(shí)鐘)進(jìn)行比較，當(dāng)虛擬讀出進(jìn)出口 部9a的延遲(讀出時(shí)間)較慢時(shí)，通過(guò)來(lái)自比較器9d的輸出將計(jì)數(shù)器電路 9g增量，調(diào)整控制信號(hào)，使上述第1組用電源電壓控制電路12a的電源電 壓值上升。同樣，在比較器9e中將接收來(lái)自上述DLL電路10的虛擬讀出 進(jìn)出口部的延遲時(shí)鐘進(jìn)行動(dòng)作的虛擬寫(xiě)入進(jìn)出口部9b的輸出信號(hào)、和來(lái) 自上述DLL電路10的虛擬寫(xiě)入進(jìn)出口部的延遲時(shí)鐘(標(biāo)準(zhǔn)延遲時(shí)鐘)進(jìn)行 比較，當(dāng)虛擬寫(xiě)入進(jìn)出口部9b的延遲(寫(xiě)入時(shí)間)較慢時(shí)，通過(guò)來(lái)自比較 器9e的輸出將計(jì)數(shù)器電路9h增量，調(diào)整控制信號(hào)，使上述第2組用電源 電壓控制電路12b的電源電壓值上升。而且，在比較器9f中將接收來(lái)自 上述DLL電路10的虛擬寫(xiě)入進(jìn)出口部的延遲時(shí)鐘進(jìn)行動(dòng)作的虛擬切換電路9c的輸出信號(hào)、和來(lái)自上述DLL電路10的虛擬切換延遲時(shí)鐘(標(biāo)準(zhǔn)延
遲時(shí)鐘)進(jìn)行比較，當(dāng)虛擬寫(xiě)入電路9c的延遲較慢時(shí)，通過(guò)來(lái)自比較器9f 的輸出將計(jì)數(shù)器電路9i增量，調(diào)整控制信號(hào)，使上述第3組用電源電壓 控制電路12c的電源電壓值上升。
因此，若使用圖6的DLL電路10及圖8的延遲電壓變換電路9的話(huà)， 由于即使上述虛擬讀出/寫(xiě)入進(jìn)出口部9a、 9b及虛擬切換電路9c的動(dòng)作 延遲因溫度變動(dòng)而變動(dòng)，也能夠與此相應(yīng)的用電源電壓控制電路12a 12c 來(lái)調(diào)整被供給的電源電壓，因此能夠不受溫度變動(dòng)的影響而將與上述虛擬 電路9a 9c具有一樣的延遲的正常讀出/寫(xiě)入進(jìn)出口部21AW…及切換電 路43的動(dòng)作延遲大致保持為規(guī)定的固定值。
圖9示出了生成上述寫(xiě)入/讀出進(jìn)出口部21AW、 31BR…和保持電路 20A、 30B的多個(gè)晶體管的布置結(jié)構(gòu)的概略圖。在同圖中，在N型襯底60 上形成構(gòu)成上述進(jìn)出口部及保持電路的晶體管列61。使用該晶體管列61 中的位于端部的多個(gè)晶體管，構(gòu)成動(dòng)作速度較慢的進(jìn)出口部及保持電路， 另一方面，使用上述晶體管列61中的位于內(nèi)側(cè)的多個(gè)晶體管，構(gòu)成動(dòng)作 速度較快的進(jìn)出口部及保持電路。通過(guò)采用此結(jié)構(gòu)，在上述N型襯底60 上，在位于晶體管列61的左右的其它晶體管列62、 63之間布置元件隔離 區(qū)域(STI)65，雖然受到此STI的影響，晶體管列61端部的晶體管劣化程 度較大，但由于布置有動(dòng)作速度較慢的進(jìn)出口部及保持電路，因此該劣化 的影響較少。另一方面，由于動(dòng)作速度較快的進(jìn)出口部及保持電路由位于 晶體管列61的內(nèi)側(cè)的難以受到STI影響的晶體管構(gòu)成，因此能夠較好地
確保其較快的動(dòng)作速度。
圖IO為示出了用以使用利用虛擬存儲(chǔ)器單元群5d內(nèi)的多個(gè)虛擬保持 電路實(shí)際進(jìn)行了數(shù)據(jù)交換的結(jié)果，確實(shí)地在正常存儲(chǔ)器單元群5a中的兩 個(gè)保持電路20A、 30B之間進(jìn)行數(shù)據(jù)交換的結(jié)構(gòu)。
在同圖中，使用兩個(gè)虛擬存儲(chǔ)器單元群5d內(nèi)的相當(dāng)于圖2的電路5dl 、 5d2，且在控制電路8中包括檢測(cè)必須進(jìn)行數(shù)據(jù)交換時(shí)的檢測(cè)電路70;和 接收該檢測(cè)電路70的輸出信號(hào)，生成數(shù)據(jù)交換用的6種控制信號(hào)'(交換控 制信號(hào))B—LEN—D、 B—LEN、 A—BEN—D、 A—BEN、 L—AEN—D、 L—AEN的控
制信號(hào)生成電路71。由于上述兩個(gè)虛擬電路5dl、 5d2與圖2電路的基本結(jié)構(gòu)相同，因此 對(duì)同一部分繼續(xù)圖2的符號(hào)，分別標(biāo)注符號(hào)D1、 D2，在此省略其說(shuō)明。上 述一個(gè)虛擬電路5dl用以檢測(cè)出從第1虛擬保持電路(第1虛擬信息保持 電路)20AD1向第2虛擬保持電路(第2虛擬信息保持電路)30BD1進(jìn)行數(shù)據(jù) 交換所需的時(shí)間，另一個(gè)虛擬電路5d2用以檢測(cè)出從虛擬門(mén)閂電路40D2 向第1虛擬保持電路20AD2進(jìn)行數(shù)據(jù)交換所需的時(shí)間。在第1虛擬電路5dl 中，將第1讀出進(jìn)出口部21AR2D1和第2讀出進(jìn)出口部31BRD1連接在控 制信號(hào)生成電路71上。而在第2虛擬電路5d2中，將第l讀出進(jìn)出口部 21AR1D2連接在控制信號(hào)生成電路71上。
上述檢測(cè)電路70，接收存儲(chǔ)體交換(bank select)信號(hào)，當(dāng)訪(fǎng)問(wèn)中的 存儲(chǔ)體切換成其它存儲(chǔ)體時(shí)，換句話(huà)說(shuō)，在應(yīng)保持在第1及第2保持電路 20A、 30B中的數(shù)據(jù)被保持后，檢測(cè)出上述存儲(chǔ)體交換信號(hào)的電位變化，判 斷出必須進(jìn)行數(shù)據(jù)交換的時(shí)刻，將檢測(cè)信號(hào)輸出。
并且，上述控制信號(hào)生成電路71如下述那樣動(dòng)作。也就是說(shuō)，作為 初期狀態(tài)，例如，在一個(gè)虛擬電路5dl中，將「1」數(shù)據(jù)保持在第1虛擬 保持電路20AD1中，同時(shí)將「0」保持在第2虛擬保持電路30BD1及虛擬 門(mén)閂電路40D1中，而在另一個(gè)虛擬電路5d2中，將「0」保持在第l虛擬 保持電路20AD2中，同時(shí)將「1」保持在第2虛擬保持電路30BD2及虛擬 門(mén)閂電路40D2中。
而且，上述控制信號(hào)生成電路71，在上述初期狀態(tài)后，從上述檢測(cè)電 路70接收到檢測(cè)信號(hào)，必須進(jìn)行數(shù)據(jù)交換時(shí)，對(duì)上述一個(gè)虛擬電路5dl 輸出從第1虛擬保持電路20AD1向第2虛擬保持電路30BD1進(jìn)行數(shù)據(jù)交換 用的控制信號(hào)A—BEN—D，并且隔上所規(guī)定的時(shí)間對(duì)圖2的正常電路輸出從 第1保持電路20A向第2保持電路30B進(jìn)行數(shù)據(jù)交換用的控制信號(hào)A—BEN。 然后，在將第1虛擬保持電路20AD1的數(shù)據(jù)交換到一個(gè)虛擬電路5dl的第 2虛擬保持電路30BD1中，從讀出進(jìn)出口部31BRD1實(shí)際讀出該數(shù)據(jù)「1」 后，隔上所規(guī)定的時(shí)間讓上述兩個(gè)控制信號(hào)A—BEN—D、 A—BEN的輸出停 止，與此同時(shí)，此次，對(duì)另一個(gè)虛擬電路5d2輸出從虛擬門(mén)閂電路40D2 向第1虛擬保持電路20AD2進(jìn)行數(shù)據(jù)交換用的控制信號(hào)L—AEN—D，并且， 隔上所規(guī)定的時(shí)間對(duì)圖2的正常電路輸出從門(mén)閂電路40向第1保持電路20A進(jìn)行數(shù)據(jù)交換用的控制信號(hào)L—AEN。
然后，控制信號(hào)生成電路71，在另一個(gè)虛擬電路5d2中，將虛擬門(mén)閂 電路40D2的數(shù)據(jù)「1」傳送到第1虛擬保持電路20AD2，從讀出進(jìn)出口部 21ARD2讀出后，隔上所規(guī)定的時(shí)間將上述兩個(gè)控制信號(hào)L—AEN_D、 L—AEN 的輸出停止。
由于通過(guò)內(nèi)藏在上述控制電路8中的檢測(cè)電路70及控制信號(hào)生成電 路71，在虛擬電路5dl、 5d2中實(shí)際進(jìn)行數(shù)據(jù)的交換，反映出其實(shí)際交換 時(shí)間的結(jié)果，在圖2所示的正常電路中進(jìn)行兩個(gè)保持電路20A、 30B之間 的數(shù)據(jù)交換，因此能夠在該正常電路中確實(shí)地進(jìn)行數(shù)據(jù)交換，而且，能夠 在數(shù)據(jù)交換結(jié)束后停止上述控制信號(hào)B—LEN、 A—BEN、 L—AEN的輸出。
(使用虛擬保持電路控制數(shù)據(jù)交換的結(jié)構(gòu)變形例)
圖11示出了在構(gòu)成讀出寄存器文巻的數(shù)據(jù)的動(dòng)作后，檢測(cè)出在虛擬 電路中進(jìn)行寫(xiě)入的結(jié)束，完成兩個(gè)存儲(chǔ)器單元之間的數(shù)據(jù)交換的電路時(shí)， 生成數(shù)據(jù)交換用的6種控制信號(hào)(交換控制信號(hào))B—LEN—D、 B—LEN、 A—BEN—D、 A—BEN、 L—AEN—D、 L—AEN的電路的變形例，相當(dāng)于圖10所 示的虛擬存儲(chǔ)器單元群5d內(nèi)的相當(dāng)于圖2的電路5dl、 5d2及控制信號(hào)生 成電路71。
圖11所示的電路也與在圖10的說(shuō)明中所述的一樣，使用兩個(gè)虛擬電 路R印1、 R印2。在上述圖10中，為交換寫(xiě)入位線(xiàn)的數(shù)據(jù)，在一個(gè)寫(xiě)入進(jìn) 出口中完成寫(xiě)入，返回初期狀態(tài)的結(jié)構(gòu)，而在圖ll所示的虛擬電路R印l、 Rep2中，為預(yù)先將連接在兩個(gè)寫(xiě)入進(jìn)出口的位線(xiàn)設(shè)定為固定電位，利用寫(xiě) 入控制信號(hào)WWL、及其翻轉(zhuǎn)信號(hào)/而U檢測(cè)出寫(xiě)入的完成，將保持電路的 信息返回到初期狀態(tài)的結(jié)構(gòu)。另外，雖然標(biāo)注在圖11的符號(hào)IIA用開(kāi)關(guān) 記號(hào)簡(jiǎn)略表示，但是實(shí)際上由MOS晶體管形成，且通過(guò)記載在圖中附近的 控制信號(hào)來(lái)控制M0S晶體管的0N/0FF。
圖12示出了上述圖11的各節(jié)點(diǎn)的時(shí)序圖。利用該圖12對(duì)圖11的電 路結(jié)構(gòu)及動(dòng)作進(jìn)一步加以說(shuō)明。
在寄存器文巻的時(shí)鐘信號(hào)CLK升起來(lái)后，寄存器文巻的讀出進(jìn)出口的 控制信號(hào)RWL被活性化，動(dòng)態(tài)電路DC1 (相當(dāng)于圖10中的控制信號(hào)生成電 路71的電路)的節(jié)點(diǎn)DW被預(yù)充電。然后，在讀出控制信號(hào)RWL成為非活性化后，寫(xiě)入控制信號(hào)麗L及交換控制信號(hào)B —L的翻轉(zhuǎn)信號(hào)被活性化化，
動(dòng)態(tài)電路DC3的節(jié)點(diǎn)DBA被預(yù)充電。由于上述寫(xiě)入控制信號(hào)WWL的活性化 化，動(dòng)態(tài)電路DC1的節(jié)點(diǎn)DW放電，上述寫(xiě)入控制信號(hào)WWL和交換控制信 號(hào)B—L的翻轉(zhuǎn)信號(hào)成為非活性化，交換控制信號(hào)A—B被活性化化，動(dòng)態(tài) 電路DC2的節(jié)點(diǎn)DCB被預(yù)充電。并且，動(dòng)態(tài)電路DC3的節(jié)點(diǎn)DBA因上述交 換控制信號(hào)A—B的活性化化而被放電，然后，在上述交換控制信號(hào)A—B 成為非活性化，交換控制信號(hào)L—A信號(hào)被活性化化后，動(dòng)態(tài)電路DC2的 節(jié)點(diǎn)DCB被放電，交換控制信號(hào)L—A成為非活性化，完成了寫(xiě)入檢測(cè)動(dòng) 作和兩個(gè)保持電路的信息交換動(dòng)作。
由于上述圖11所示的電路在具有多進(jìn)出口的寫(xiě)入進(jìn)出口時(shí)存在有利 之點(diǎn)，不必轉(zhuǎn)變寫(xiě)入位線(xiàn)，因此能夠小面積化。另外，在圖12的時(shí)序圖 中，雖然在時(shí)鐘信號(hào)CLK的一個(gè)周期中完成了讀出(Read)、寫(xiě)入(Write)、 交換(Copy)動(dòng)作，但是不用說(shuō)也可以在時(shí)鐘信號(hào)的一個(gè)周期中完成讀出 (Read)、寫(xiě)入(Write)，在第2個(gè)周期中完成交換(Copy)動(dòng)作。此時(shí)，雖 然為了交換動(dòng)作的延遲發(fā)生了一個(gè)周期，但是在后述的多線(xiàn)程型處理機(jī)的 應(yīng)用例中，僅有一點(diǎn)性能上的劣化。
(電源電壓控制的其它例子)
圖13示出了圖4所示的進(jìn)出口部、保持電路及門(mén)閂電路的活性化率 (訪(fǎng)問(wèn)頻度)、閾值電壓及電源電壓的其它控制例。在圖13中，示出了當(dāng) 寄存器文巻由7R5W的存儲(chǔ)器單元MCA、 1R1W的存儲(chǔ)器單元MCB、和在這兩 個(gè)存儲(chǔ)器單元MCA、 MCB之間交換數(shù)據(jù)的交換電路(門(mén)閂電路)構(gòu)成時(shí)，使 各存儲(chǔ)器單元MCA、 MCB的訪(fǎng)問(wèn)速度幾乎一定時(shí)的控制例。圖中的閾值電 壓、電源電壓表示在制造工序中沒(méi)有偏差，溫度條件為最佳時(shí)的目標(biāo)值。
通常，在寄存器文巻中，即使在每個(gè)進(jìn)出口，活性化率(訪(fǎng)問(wèn)頻度)不 同時(shí)，也要將各進(jìn)出口的訪(fǎng)問(wèn)速度控制為一定，以滿(mǎn)足其動(dòng)作的規(guī)定范圍。 在附加了為本發(fā)明的特征結(jié)構(gòu)要素的交換電路時(shí)，也使該交換電路幾乎為 一定的訪(fǎng)問(wèn)速度。 一般，在為了削減耗電而根據(jù)活性化率將MOS晶體管的 閾值電壓升高后，其訪(fǎng)問(wèn)速度變慢。因此，為了補(bǔ)償其訪(fǎng)問(wèn)速度，而將電 源電壓設(shè)定得較高。在上述圖4中，由于以低耗電作為了主要目的，因此 活性化率越低，就將電源電壓設(shè)定得越低，但在幾乎為一定的訪(fǎng)問(wèn)速度后，有必要在訪(fǎng)問(wèn)頻度越低時(shí)將電源電壓設(shè)定得越高。但是，即使此時(shí)，也能
夠更進(jìn)一步地實(shí)現(xiàn)低耗電化。這是因?yàn)槔缬?0nm的CMOS晶體管來(lái)考慮， 若閾值電壓比200mV高大約200mV的話(huà)，則能夠?qū)⒙╇娏飨鳒p到1/1000 或1/1000以下，另一方面，在電源電壓為0. 8V時(shí)和IV時(shí)，由于漏電流 的比率僅有l(wèi)/4不同，因此作為整體來(lái)說(shuō)，與設(shè)定為低閾值電壓相比，能 夠?qū)⒙╇娏飨鳒p1/250。在圖13中，對(duì)將交換電路的閾值電壓和電源電壓 值設(shè)定為與一個(gè)存儲(chǔ)器單元MCB的值相同的理由在以后加以說(shuō)明。
圖14(a)示出了根據(jù)圖13所示的活性化率和閾值電壓等各種設(shè)定，且 為了削減存儲(chǔ)器單元MCA、 MCB的面積，制造工序的偏差及溫度偏差，謀 求閾值電壓最恰當(dāng)化時(shí)的電路圖。
在圖14(a)中，將7R/5W的存儲(chǔ)器單元MCA、 1R/1W的存儲(chǔ)器單元MCB、 交換電路(門(mén)閂電路)L1的各組成PM0S晶體管的閾值電壓設(shè)定為共通，為 了僅使其各組成NM0S晶體管的閾值電壓在兩個(gè)存儲(chǔ)器單元MCA、 MCB之間 不同，事先在各個(gè)制造過(guò)程工序中將其制造為低閾值電壓及高閾值電壓。 能夠通過(guò)使各個(gè)連接點(diǎn)的濃度或柵極氧化膜壓的材質(zhì)和厚度發(fā)生變化，來(lái) 設(shè)定閾值電壓。
而且，從襯底電壓生成電路(圖中沒(méi)有示出)向存儲(chǔ)器單元MCA、 MCB 和交換電路L1的組成NM0S晶體管的襯底提供襯底電壓，該襯底電壓不管 溫度偏差和制造過(guò)程偏差如何，都可將醒0S晶體管的閾值電壓Vt設(shè)定為 一定值。圖14(b)示出了此時(shí)的物理結(jié)構(gòu)的剖面。
在圖14(b)中，在存儲(chǔ)器單元MCA具有的低閾值電壓LVt的圖中左端 的麗0S晶體管中，又如同圖(d)及圖(f)所示，從襯底電壓生成電路將襯 底電壓VBN提供給PWELL，在存儲(chǔ)器單元MCB及交換電路Ll具有的高閾值 HVt的圖中右端的匪0S晶體管中，如同圖(c)及圖(e)所示，從襯底電壓生 成電路將VBNC的襯底電壓提供給PWELL1。在圖14(b)中央的PM0S晶體管 中，將襯底電壓VBP提供給雨ELL。這樣一來(lái)，即使活性化率因各電路不 同而有某種程度的不同時(shí)，也能夠通過(guò)考慮物理上的布置，將閾值電壓和 電源電壓共有，來(lái)謀求小面積化。也就是說(shuō)，雖然存儲(chǔ)器單元MCB和交換 電路Ll的活性化率不同，但是由于在任意一個(gè)活性化率都足夠低的點(diǎn)上 共通，因此使閾值電壓和電源電壓共通，將因襯底分開(kāi)而造成的面積增大抑制在最小限度。
并且，對(duì)于PM0S晶體管，也能夠通過(guò)使闔值電壓及電源電壓共通， 來(lái)謀求小面積化。這是因?yàn)榧僭O(shè)對(duì)PM0S晶體管，在訪(fǎng)問(wèn)頻度不同的兩種
存儲(chǔ)器單元MCA、 MCB之間分別設(shè)定閾值電壓，從襯底電壓生成電路向各 個(gè)PM0S晶體管的襯底分別提供能夠在不受溫度偏差和過(guò)程偏差影響的情 況下設(shè)定一定的閾值電壓Vt的電源電壓時(shí)，也會(huì)產(chǎn)生分別設(shè)置PMOS晶體 管的麗ELL的必要性。在雨ELL的分離寬度和PWELL的分離寬度中， 一般 以較深的阱作為共通阱的分離寬度較大。因此，此時(shí)，是因?yàn)閷Ⅺ怑LL分 離、和與將PWELL分離時(shí)相比，內(nèi)務(wù)操作的開(kāi)銷(xiāo)(overhead)更重。例如， 在處于90nmCM0S的時(shí)候，分別為2 u m和1 u m。
而且，在圖14(a)中，將存儲(chǔ)器單元MCB的電源電壓設(shè)定得高于存儲(chǔ) 器單元MCA的電壓，將交換電路Ll的電源電壓設(shè)定為與存儲(chǔ)器單元MCB 的電源電壓相同的電壓值。藉此結(jié)構(gòu)，通過(guò)首先將數(shù)據(jù)從一個(gè)存儲(chǔ)器單元 MCB輸入到交換電路L1，其次，將數(shù)據(jù)從另一個(gè)存儲(chǔ)器單元MCA輸入到上 述一個(gè)存儲(chǔ)器單元MCB，最后，將數(shù)據(jù)從交換電路L1輸入到上述另一個(gè)存 儲(chǔ)器單元MCA，來(lái)構(gòu)成進(jìn)行數(shù)據(jù)交換的結(jié)構(gòu)。這樣一來(lái)，具有抑制貫穿電 流的效果。以下，對(duì)其理由加以詳細(xì)說(shuō)明。
假設(shè)，當(dāng)存儲(chǔ)器單元MCB的寫(xiě)入進(jìn)出口的電源電壓低于交換電路Ll 的電源電壓，存儲(chǔ)器單元MCB的寫(xiě)入進(jìn)出口和保持電路的連接點(diǎn)的節(jié)點(diǎn)為 Hi(高)時(shí)，該節(jié)點(diǎn)的電壓值與交換電路Ll的電源電壓相等。但是，由于 存儲(chǔ)器單元MCB的寫(xiě)入進(jìn)出口的電源電壓為低電壓，因此有可能上述節(jié)點(diǎn) 的電壓變得高于存儲(chǔ)器單元MCB的寫(xiě)入進(jìn)出口的電源電壓。這樣一來(lái)，即 使連接在該寫(xiě)入進(jìn)出口的位線(xiàn)的電位為L(zhǎng)(低)時(shí)，也有形成寫(xiě)入進(jìn)出口的 傳輸門(mén)的組成PM0S晶體管的柵極電壓，比存儲(chǔ)器單元MCB的寫(xiě)入進(jìn)出口 和保持電路的連接節(jié)點(diǎn)的電源電壓低PM0S晶體管的閾值電壓那么多的可 能性。這樣一來(lái)，形成寫(xiě)入進(jìn)出口的傳輸門(mén)的組成PMOS晶體管成為0N狀 態(tài)。也就是說(shuō)，有貫通電流從存儲(chǔ)器單元MCB的寫(xiě)入進(jìn)出口和保持電路的 連接節(jié)點(diǎn)流向?qū)懭胛痪€(xiàn)的可能性。但是，若如圖14(a)的結(jié)構(gòu)那樣，將存 儲(chǔ)器單元MCB的電源電壓設(shè)定為交換電路L1的電源電壓或交換電路L1的 電源電壓以上的話(huà)，則形成寫(xiě)入進(jìn)出口的傳輸門(mén)的組成PM0S晶體管的柵極電壓沒(méi)有比存儲(chǔ)器單元MCB的寫(xiě)入進(jìn)出口和保持電路的連接節(jié)點(diǎn)的電源 電壓低PM0S晶體管的閾值電壓那么多的現(xiàn)象，沒(méi)有貫穿電流流動(dòng)的現(xiàn)象。
其次，在圖15中示出了在使用利用了圖14的存儲(chǔ)器單元的襯底電壓
的供給電路及電源電壓的供給電路時(shí)的寄存器文巻的物理布置圖。該寄存 器文巻在一個(gè)周期中進(jìn)行讀出動(dòng)作和完成讀出動(dòng)作后的寫(xiě)入動(dòng)作，然后，
在一個(gè)存儲(chǔ)器單元MCA和另一個(gè)存儲(chǔ)器單元MCB之間進(jìn)行交換動(dòng)作。圖15 所示的比較器15D、 15E及計(jì)數(shù)器15B、 15C相當(dāng)于圖1中的延遲電壓變換 電路9，圖16示出了將它們和虛擬存儲(chǔ)器單元1J合在一起的結(jié)構(gòu)。另外， 在圖15中，電源控制電路B1L、 C1M和襯底生成電路B1P、 C1P不管在寄 存器文巻的內(nèi)部或外部，對(duì)電源電壓供給的損失幾乎都不太變。因此，當(dāng) 向其它半導(dǎo)體集成電路塊提供同樣的電源電壓時(shí)，在寄存器文巻的外部中 共有這些電源控制電路，當(dāng)不布置在外部，布置在寄存器內(nèi)部時(shí)，由于布 線(xiàn)引線(xiàn)等的面積負(fù)擔(dān)較少，因此可有效節(jié)省面積。
參照?qǐng)D16對(duì)本例電壓控制結(jié)構(gòu)的詳細(xì)情況進(jìn)一步加以說(shuō)明。在圖16 所示的延遲電壓變換電路16A中，MCB虛擬電路(第1虛擬電路)16C、和 MCA虛擬電路(第2虛擬電路)16B位于圖15的虛擬存儲(chǔ)器單元群1J。在 MCA虛擬電路16B中存在檢測(cè)來(lái)自存儲(chǔ)器單元MCA的數(shù)據(jù)讀出的讀出檢測(cè) 電路90、檢測(cè)寫(xiě)入的寫(xiě)入檢測(cè)電路91、和交換檢測(cè)電路16D。上述讀出檢 測(cè)電路90，輸入時(shí)鐘信號(hào)來(lái)進(jìn)行動(dòng)作，寫(xiě)入檢測(cè)電路91，輸入從上述讀 出檢測(cè)電路90輸出的讀出檢測(cè)信號(hào)來(lái)進(jìn)行動(dòng)作，交換檢測(cè)電路16D，輸入 從上述寫(xiě)入檢測(cè)電路91輸出的寫(xiě)入檢測(cè)信號(hào)來(lái)進(jìn)行動(dòng)作。上述讀出檢測(cè) 電路90、寫(xiě)入檢測(cè)電路91、交換檢測(cè)電路16D的基本結(jié)構(gòu)與上述圖IO及
圖11的電路結(jié)構(gòu)類(lèi)似，由虛擬存儲(chǔ)器單元和動(dòng)態(tài)電路構(gòu)成。本行人能夠 根據(jù)圖10及圖ll進(jìn)行設(shè)計(jì)。
由于上述MCA虛擬電路16B由存儲(chǔ)器單元MCA的寫(xiě)入進(jìn)出口部、讀出 進(jìn)出口部、保持電路的任意一個(gè)、低閾值電壓LVt的腿OS晶體管構(gòu)成， 因此同樣用低閾值電壓LVt的麗OS晶體管設(shè)計(jì)。交換檢測(cè)電路16D與圖 13所示的交換電路(門(mén)閂電路)一樣，由高閾值電壓HVt的NMOS晶體管構(gòu) 成c
因此，MCA虛擬電路16B，在完成從將時(shí)鐘信號(hào)輸入到讀出檢測(cè)電路90的存儲(chǔ)器中讀出數(shù)據(jù)、向存儲(chǔ)器寫(xiě)入數(shù)據(jù)、交換數(shù)據(jù)的一連串處理后，
將輸出信號(hào)輸出。比較器15D將來(lái)自該MCA虛擬電路16B的輸出信號(hào)的延 遲相位、和為寄存器文巻的動(dòng)作時(shí)鐘的標(biāo)準(zhǔn)時(shí)鐘進(jìn)行比較，且將其結(jié)果輸 出到計(jì)數(shù)器電路15B。計(jì)數(shù)器電路15B，在來(lái)自交換檢測(cè)電路16D的輸出 信號(hào)的延遲慢于標(biāo)準(zhǔn)時(shí)鐘時(shí)增量，在交換檢測(cè)電路16D的輸出信號(hào)的延遲 快于標(biāo)準(zhǔn)時(shí)鐘時(shí)減量。將上述計(jì)數(shù)器電路15B的計(jì)數(shù)器結(jié)果輸出到電源控 制電路(電源電壓調(diào)整電路及電源電壓供給電路)C1M。該電源控制電路C1M 進(jìn)行在增量時(shí)升高電源電壓，在減量時(shí)降低電源電壓的動(dòng)作。另一個(gè)MCB 虛擬電路16C的基本結(jié)構(gòu)及動(dòng)作與上述MCA虛擬電路16B —樣，但是讀出 檢測(cè)電路92及寫(xiě)入檢測(cè)電路93都由高閾值電壓HVt構(gòu)成。
圖17示出了上述圖16的電路的時(shí)序圖。用這些圖15 圖17對(duì)動(dòng)作 加以說(shuō)明。
在圖17中示出了最初無(wú)論是MCA虛擬電路16B，還是MCB虛擬電路 16C的任意一個(gè)，供給電源電壓都不適當(dāng)，較低。首先，在比較器15E中 將MCB虛擬電路16C的輸出信號(hào)的延遲和標(biāo)準(zhǔn)時(shí)鐘的周期加以比較，其結(jié) 果是將MCB虛擬電路16C的電源電壓設(shè)定為是在一個(gè)周期最恰當(dāng)?shù)碾娫措?壓的1.0V。從第2個(gè)周期開(kāi)始，比較器15E提供為同相位的輸出信號(hào)，將 電源電壓保持在1. 0V。通過(guò)設(shè)定與MOS晶體管的高閾值電壓HVt相對(duì)應(yīng)的 電源電壓(=1. 0V)，來(lái)將MCA虛擬電路16B中的交換檢測(cè)電路16D的電源 電壓確定為1. 0V，在此狀態(tài)下，通過(guò)將MCA虛擬電路16B的延遲和標(biāo)準(zhǔn)時(shí) 鐘信號(hào)設(shè)定為同相位，來(lái)將MCA虛擬電路16B的電源電壓也設(shè)定為是最恰 當(dāng)?shù)碾娫措妷旱?.8V。由于從第3個(gè)周期開(kāi)始是同相位，因此將電源電壓 值保持在0.8V。
如上所述，在將使用了高閾值電壓HVt的MOS晶體管的電路、和使用 了低閾值電壓LVt的M0S晶體管的電路混載在一起的路徑中，高閾值電壓 HVt的電路的電源電壓和低閾值電壓LVt的電路的電源電壓不同，在提供 該最恰當(dāng)?shù)碾娫措妷旱姆绞街?，圖16的電路為有效的結(jié)構(gòu)。也就是說(shuō)， 在圖16中，通過(guò)比較僅由具有規(guī)定的一個(gè)閾值電壓的M0S晶體管構(gòu)成的 電路的延遲、和所定義的延遲值，來(lái)最初決定其電路的電源電壓，然后， 通過(guò)決定其電源電壓，來(lái)決定混載的另一個(gè)電路，即由其它的具有規(guī)定的閾值電壓的M0S晶體管構(gòu)成的電路的電源電壓值。
若在所有的路徑中混載多個(gè)閾值電壓不同的M0S晶體管的電路的話(huà)， 則由于存在兩個(gè)不定值，對(duì)任意一個(gè)電路均不能確定電源電壓，因此反饋
電路(feedback lo叩)不會(huì)聚。但是，如本例所示，通過(guò)使用由具有單一 閾值電壓的多個(gè)MOS晶體管構(gòu)成的路徑，首先，決定具有規(guī)定的閾值電壓 的M0S晶體管的電路的電源電壓，再使用該被決定的電源電壓，來(lái)決定含 具有其它閾值電壓的MOS晶體管的電路的電源電壓，能夠使反饋電路收斂。 并且，與上述圖8的電路方式相比，本方式不需要DLL電路等，能夠進(jìn)一 步實(shí)現(xiàn)小面積。
另外，本例示出了僅對(duì)麗0S晶體管混載了閾值電壓不同的M0S晶體 管的電路的例子，但是即使對(duì)PM0S晶體管混載由閾值電壓不同的多個(gè)M0S 晶體管構(gòu)成的電路，也是一樣。并且，即使混載3種閾值電壓不同的多個(gè) M0S晶體管時(shí)，只要生成由具有一種多個(gè)MOS晶體管構(gòu)成的電路、由具有 兩種閾值電壓的多個(gè)MOS晶體管構(gòu)成的電路、且由具有3種閾值電壓的多 個(gè)M0S晶體管構(gòu)成的電路的話(huà)，不必說(shuō)也能夠用本例的方式?jīng)Q定電源電壓 值。
(存儲(chǔ)器單元的其它變形例)
圖18示出了寄存器文巻的存儲(chǔ)器單元的其它變形例。 同圖示出了與綜合了圖2中的第2寫(xiě)入進(jìn)出口部31BW、傳送電路42、 第2保持電路30B及第2讀出進(jìn)出口部31BR的結(jié)構(gòu)，或者，綜合了第1 寫(xiě)入進(jìn)出口部21AW、傳送電路41、第1保持電路20A及第1讀出進(jìn)出口 部21AR2的結(jié)構(gòu)相對(duì)應(yīng)的1R/1W的存儲(chǔ)器單元。
在同圖中，寫(xiě)入進(jìn)出口AW，在數(shù)據(jù)2A寫(xiě)入字線(xiàn)WL2為Hi (高)時(shí)成為 不保存(desave)狀態(tài)，不能寫(xiě)入數(shù)據(jù)。保持電路2B中的第1及第2倒相 電路18A、18B中的第2倒相電路18B，由一個(gè)PMOS晶體管94，和兩個(gè)麗0S 晶體管18C、 18d構(gòu)成。將第2麗0S晶體管18c的漏極連接在第1麗0S晶 體管18d的源極上，將第2麗0S晶體管18c的柵極連接在數(shù)據(jù)2A寫(xiě)入字 線(xiàn)WL2上。而且，將上述第2麗0S晶體管18c的源極連接在翻轉(zhuǎn)數(shù)據(jù)2A 寫(xiě)入字線(xiàn)WL2的變換器電路INV8的輸出上。以下，對(duì)此電路的動(dòng)作加以 說(shuō)明。在上述圖2的寄存器文巻的存儲(chǔ)器單元中，當(dāng)從寫(xiě)入位線(xiàn)寫(xiě)入Hi(高) 時(shí)，第1保持電路或第2保持電路內(nèi)的倒相電路12的麗0S晶體管的柵極
長(zhǎng)，由成為一對(duì)的PM0S晶體管的電流能力、和連接在位線(xiàn)的寫(xiě)入電路內(nèi) 的PM0S晶體管的電流能力決定。也就是說(shuō)，倒相電路12的NM0S晶體管 的電流能力，必須要比使保持電路為Hi的PM0S晶體管的驅(qū)動(dòng)能力小很多。 一般希望這些寄存器文巻的存儲(chǔ)器單元小面積化，使用接近于各過(guò)程世代 的M0S晶體管的最小晶體管寬度的尺寸。也要求倒相電路12的麗0S晶體 管和PM0S晶體管的最小晶體管寬度。為了在使用最小晶體管寬度的同時(shí)， 滿(mǎn)足該驅(qū)動(dòng)能力的制約，以往是通過(guò)加長(zhǎng)麗0S晶體管的柵極長(zhǎng)度來(lái)對(duì)應(yīng) 的。例如，在電源電壓0.8V中，滿(mǎn)足該驅(qū)動(dòng)能力的制約的晶體管大小， 在為90nm過(guò)程世代時(shí)，當(dāng)使倒相電路工2的PMOS晶體管的晶體管寬度為 0. 3 ii m，柵極長(zhǎng)度為0. 1 u m時(shí)，必須要使倒相電路12的醒OS晶體管的 晶體管寬度為O. 3um,柵極長(zhǎng)為lym。
但是，在65nm過(guò)程世代中，由于光刻的局限性，只能形成柵極長(zhǎng)度 為最小柵極長(zhǎng)度的兩倍左右的MOS晶體管。雖然通過(guò)將0. 1 u m柵極長(zhǎng)度 的麗OS晶體管串聯(lián)IO段，能夠形成相當(dāng)于lum的晶體管，但是在此結(jié) 構(gòu)中，面積負(fù)擔(dān)變得太大。這是因?yàn)楫?dāng)將多個(gè)MOS晶體管串聯(lián)形成時(shí)，必 須使該串聯(lián)區(qū)域的擴(kuò)散范圍為最小柵極長(zhǎng)度(此時(shí)為0. 1 u m)的約兩倍。也 就是說(shuō)，這是因?yàn)楫?dāng)為10段串聯(lián)晶體管時(shí)，在晶體管的柵極長(zhǎng)度方向上 需要O. l女2女9二1.8um左右的擴(kuò)散范圍，與由在l段柵極長(zhǎng)度為lum的 NMOS晶體管構(gòu)成的時(shí)候相比變得相當(dāng)大。
為了解決這個(gè)問(wèn)題，本案發(fā)明人對(duì)上述圖18那樣的存儲(chǔ)器單元進(jìn)行 了研究。在同圖中，由于當(dāng)數(shù)據(jù)2A寫(xiě)入字線(xiàn)WL2為Hi(高)時(shí)，麗OS晶體 管18c為ON(通)狀態(tài)，因此倒相電路18B發(fā)揮一般倒相邏輯電路的功能。 另一方面，由于當(dāng)數(shù)據(jù)2A寫(xiě)入字線(xiàn)為L(zhǎng)(低)時(shí)，腿OS晶體管18c被斷開(kāi)， 因此能夠使麗OS晶體管18c的驅(qū)動(dòng)能力較低，能夠很容易地向保持電路 2B寫(xiě)入Hi。藉此結(jié)構(gòu)，即使在今后的制造過(guò)程中，也能夠?qū)崿F(xiàn)不會(huì)產(chǎn)生 無(wú)用面積負(fù)擔(dān)的存儲(chǔ)器單元。
而且，圖18所示的存儲(chǔ)器單元的特征還在于不是直接將麗OS晶體 管18c的源極接地，而是連接在數(shù)據(jù)2A寫(xiě)入字線(xiàn)WL2的倒相電路INV8的輸出上。
假設(shè)，數(shù)據(jù)2A寫(xiě)入字線(xiàn)WL2的倒相電路INV8由變換器構(gòu)成，由于倒 相電路18B的醒0S晶體管18d和PM0S晶體管94之間的輸出節(jié)點(diǎn)經(jīng)由醒0S 晶體管18d、 18c，然后是數(shù)據(jù)2A寫(xiě)入字線(xiàn)WL2的倒相電路INV8內(nèi)的麗0S 晶體管接地，因此這些麗0S晶體管成為3段串聯(lián)的電路結(jié)構(gòu)。因 DIBL(Drain Induced Barrier Lower)的影響，源極 漏極電壓越低越能 夠削減漏電流，在一段麗0S晶體管和兩段串聯(lián)麗OS晶體管中，漏電流的 比率為1:1/4，在3段串聯(lián)麗0S晶體管中成為1:1/10。因此，與將麗0S 晶體管18c的源極直接接地的情況相比，能夠?qū)⒙╇娏鳒p少大約6成。
而且，由于不必重新設(shè)置麗0S晶體管，而是與本來(lái)存在的變換器INV8 內(nèi)的NMOS晶體管串聯(lián)，因此也沒(méi)有面積增加的現(xiàn)象。另外，雖然數(shù)據(jù)2A 寫(xiě)入字線(xiàn)WL2的倒相電路INV8不必是變換器電路，也可以是其它電路， 但是接地連接的畫(huà)OS晶體管的串聯(lián)段數(shù)越多，越能夠削減漏電流。
另外，當(dāng)?shù)瓜嚯娐?8A的輸出為L(zhǎng)的頻度多于為H的頻度時(shí)，最好將 麗0S晶體管18d的源極連接在變換器電路INV8的輸出側(cè)，連接麗0S晶體 管18d的漏極和麗0S晶體管18c的源極，將麗0S晶體管18c的漏極連接 在倒相電路18A的輸入側(cè)。這樣一來(lái)，能夠進(jìn)一步地削減柵極漏電流，并 且，由于能夠削減讀出進(jìn)出口 AR的放電次數(shù)，因此能夠減少耗電。
圖19為示出了寄存器文巻的其它存儲(chǔ)器單元的變形例的圖，示出了 3W/1R的存儲(chǔ)器單元。
保持電路2B中的第2倒相電路19B，由1個(gè)PM0S晶體管95，連接該 晶體管95和柵極之間的1個(gè)第1麗0S晶體管19c和3個(gè)第2麗0S晶體管 19d、 19e、 19f構(gòu)成。將上述3個(gè)麗0S晶體管19d、 19e、 19f的柵極連接 在相對(duì)應(yīng)的3個(gè)寫(xiě)入進(jìn)出口的各寫(xiě)入字線(xiàn)WL2、 WL3、 WL4上。在同圖的倒 相電路19B中，由于當(dāng)3個(gè)數(shù)據(jù)寫(xiě)入字線(xiàn)WL2 WL4為Hi(高)時(shí)，所有的 麗0S晶體管19c、 19d、 19e、 19f為通態(tài)，因此倒相電路19B發(fā)揮一般倒 相邏輯電路的作用。另一方面，當(dāng)任意一個(gè)數(shù)據(jù)2A寫(xiě)入字線(xiàn)為L(zhǎng)時(shí)，相 對(duì)應(yīng)的麗OS晶體管19c、 19d、 19e、 19f斷開(kāi)，因此能夠很容易地將Hi 寫(xiě)入保持電路2B。
而且，連接在距第2倒相電路19B的第1NM0S晶體管19c最遠(yuǎn)的第2醒0S晶體管，即距接地最近的第2NM0S晶體管19f的數(shù)據(jù)2C寫(xiě)入字線(xiàn) WL4的活性化率最高，以其它第2麗0S晶體管19e、 19d的順序連接它們， 使活性化率越來(lái)越低。藉此結(jié)構(gòu)，削減柵極漏電流。這是因?yàn)樵谌我庖粋€(gè) 寫(xiě)入字線(xiàn)為L(zhǎng)，其它寫(xiě)入字線(xiàn)為Hi時(shí)，將第2NMOS晶體管19f 、 19e、 19d 的源極 漏極電壓進(jìn)行比較的結(jié)果是NMOS晶體管19f的源極 漏極電壓 最低。由于柵極漏電流與MOS晶體管的源極 漏極電壓的指數(shù)常數(shù)成比例， 因此通過(guò)將活性化率最高的寫(xiě)入字線(xiàn)連接在倒相電路19B的4個(gè)麗OS晶 體管中的最接近于接地的麗OS晶體管19f的柵極上，最能夠削減柵極漏 電流。
另外，當(dāng)?shù)瓜嚯娐?9A的輸出為L(zhǎng)的頻度多于為H的頻度時(shí)，最好將 麗OS晶體管19d的漏極連接在倒相電路19A的輸入，將麗OS晶體管19c 的漏極連接在麗OS晶體管19f的源極，使麗OS晶體管19c的源極接地。 這樣一來(lái)，能夠進(jìn)一步地削減柵極漏電流，并且，由于能夠削減讀出進(jìn)出 口 AR的放電次數(shù)，因此能夠減少耗電。
(應(yīng)用例)
圖20(a)示出了圖1的具體應(yīng)用例。
在同圖中，100為多線(xiàn)程型處理機(jī)，切換多個(gè)線(xiàn)程。在切換線(xiàn)程后， 產(chǎn)生要將上下文(context)保存復(fù)歸到存儲(chǔ)器中的必要性。1為也在圖1 中示出的本發(fā)明的寄存器文巻，la為上下文保存復(fù)歸用的寄存器，結(jié)構(gòu)為 包括多個(gè)圖2的第2保持電路30B。 lb為上述處理機(jī)100在其執(zhí)行時(shí)使用 的一般寄存器，結(jié)構(gòu)為包括多個(gè)圖2的第1保持電路20A。 103為運(yùn)算器， 為圖2的功能塊2A的具體應(yīng)用例。107為數(shù)據(jù)總線(xiàn)，106為通過(guò)數(shù)據(jù)總線(xiàn) 107連接在處理機(jī)100的外部的外部存儲(chǔ)器，104為既將上下文從上述寄 存器la保存到外部存儲(chǔ)器106中，又使上下文從外部存儲(chǔ)器106復(fù)歸到 寄存器la的傳送裝置，為圖2的功能塊2A的具體應(yīng)用例。105為收納外 部存儲(chǔ)器106的數(shù)據(jù)的超高速緩沖存儲(chǔ)器，101為控制上述傳送裝置104、 寄存器文巻1和運(yùn)算器103的控制部。
圖20(b)為示出了切換處理機(jī)100的線(xiàn)程時(shí)的動(dòng)作的時(shí)機(jī)圖。這里， 以時(shí)刻T為界，線(xiàn)程從線(xiàn)程A切換到線(xiàn)程B。在接近時(shí)刻T后，開(kāi)始線(xiàn)程 B的上下文的復(fù)歸。用向右傾斜的斜線(xiàn)表示的部分示出了上下文的復(fù)歸，利用在超高速緩沖105和外部存儲(chǔ)器106之間沒(méi)有進(jìn)行數(shù)據(jù)傳送的時(shí)間，
將上下文從外部存儲(chǔ)器106復(fù)歸到寄存器la。在處理機(jī)100執(zhí)行線(xiàn)程A 的同時(shí)，準(zhǔn)備線(xiàn)程B的上下文。并且，在成為時(shí)刻T后，使用本發(fā)明的寄 存器文巻的功能，交換寄存器la的內(nèi)容和寄存器lb的內(nèi)容。通過(guò)這樣做， 使線(xiàn)程A的上下文切換成線(xiàn)程B的上下文。
然后，在時(shí)刻T之后，進(jìn)行線(xiàn)程A的上下文的保存。用向左傾斜的斜 線(xiàn)表示的部分示出了上下文的保存，利用在超高速緩沖105和外部存儲(chǔ)器 106之間沒(méi)有進(jìn)行數(shù)據(jù)傳送的時(shí)間，將上下文從寄存器la保存到外部存儲(chǔ) 器106中。在處理機(jī)100執(zhí)行線(xiàn)程B的同時(shí)，使線(xiàn)程A的上下文保存到外 部存儲(chǔ)器106中。
在上述處理機(jī)100中，為了掩蓋保存復(fù)歸上下文的損失，寄存器l除 了包括處理機(jī)100在其執(zhí)行時(shí)使用的一般寄存器lb之外，還包括上下文 保存復(fù)歸用的寄存器la。藉此結(jié)構(gòu)，能夠在線(xiàn)程A的執(zhí)行中準(zhǔn)備線(xiàn)程B 的上下文，能夠在時(shí)刻T的一瞬間切換成線(xiàn)程B。因此，雖然必須實(shí)際安 裝執(zhí)行時(shí)使用的寄存器lb的成倍容量的寄存器，但是通過(guò)使用本發(fā)明的 寄存器文巻，能夠?qū)崿F(xiàn)小面積、低耗電及高速動(dòng)作。
圖21示出了多線(xiàn)程型處理機(jī)的變形例。在同圖中，400為多線(xiàn)程型處 理機(jī)，切換多個(gè)線(xiàn)程。在上述圖20所示的處理機(jī)100中，用一個(gè)運(yùn)算器 103兼作了裝入存儲(chǔ)器和算數(shù)運(yùn)算，在本例的處理機(jī)400中，實(shí)際安裝有 3個(gè)運(yùn)算器408、 409、 410和一個(gè)裝入存儲(chǔ)器裝置403。而且，運(yùn)算器408、 409、 410各自的寫(xiě)入進(jìn)出口數(shù)為1，讀出進(jìn)出口數(shù)為2，裝入存儲(chǔ)器裝置 403的寫(xiě)入進(jìn)出口數(shù)為2，讀出進(jìn)出口數(shù)為l。并且，407為數(shù)據(jù)總線(xiàn)，406 為通過(guò)數(shù)據(jù)總線(xiàn)407連接在處理機(jī)400外部的外部存儲(chǔ)器，404為既將上 下文從寄存器文巻501內(nèi)的上下文保存復(fù)歸用的寄存器501a保存到外部 存儲(chǔ)器406中，又使上下文從外部存儲(chǔ)器406復(fù)歸到上述寄存器501a的 傳送裝置。405為收納外部存儲(chǔ)器406的數(shù)據(jù)的超高速緩沖存儲(chǔ)器，401 為控制上述傳送裝置404，寄存器文巻501，運(yùn)算器408、 409、 410和裝 入存儲(chǔ)器裝置403的控制部。
在上述結(jié)構(gòu)的處理機(jī)400中，示出的切換線(xiàn)程時(shí)的動(dòng)作的時(shí)機(jī)圖與上 述圖20(b)—樣。在上述處理機(jī)400中，為了掩蓋保存復(fù)歸上下文的損失，寄存器文巻
501除了包括處理機(jī)400的執(zhí)行時(shí)使用的一般寄存器501b之外，還包括上 下文保存復(fù)歸用的寄存器501a。因此，雖然必須實(shí)際安裝執(zhí)行時(shí)使用的寄 存器501b的成倍容量的寄存器，但是通過(guò)使用本發(fā)明的寄存器文巻，能 夠?qū)崿F(xiàn)小面積、低耗電及高速動(dòng)作。特別是在寄存器501a和寄存器501b 的進(jìn)出口數(shù)大不相同的本變形例中，其效果大于圖20的時(shí)候。 (實(shí)用性)
如上所述，本發(fā)明與以往相比，能夠有效地減少一個(gè)存儲(chǔ)器單元所必 須的進(jìn)出口數(shù)，同時(shí)，作為具有數(shù)據(jù)的訪(fǎng)問(wèn)時(shí)間在短時(shí)間完成的多進(jìn)出口 型寄存器文巻的半導(dǎo)體集成電路非常有用，適用于包括了該半導(dǎo)體集成電 路的攜帶電話(huà)、IC卡芯片、或者放置型電氣產(chǎn)品。
權(quán)利要求
1、一種半導(dǎo)體集成電路，包括保持電路，其具有第1倒相電路及第2倒相電路；和寫(xiě)入進(jìn)出口部，其連接到所述保持電路，其中，所述第1倒相電路的輸出側(cè)被連接到所述第2倒相電路的輸入側(cè)，所述第2倒相電路的輸出側(cè)被連接到所述第1倒相電路的輸入側(cè)和所述寫(xiě)入進(jìn)出口部，所述第2倒相電路具有串聯(lián)順序連接的相同導(dǎo)電類(lèi)型的多個(gè)晶體管，以及該多個(gè)晶體管的一個(gè)晶體管的柵極被連接到所述寫(xiě)入進(jìn)出口部。
2、 權(quán)利要求1的半導(dǎo)體集成電路，其中，所述第2倒相電路包括第 一晶體管和第二晶體管，所述第二晶體管具有與所述第一晶體管不同的 M0S特性，該MOS特性包括擴(kuò)散層濃度、襯底電壓或柵極氧化膜厚度。
3、 權(quán)利要求1的半導(dǎo)體集成電路，其中，該多個(gè)晶體管的一個(gè)晶體 管的源極接收來(lái)自寫(xiě)入線(xiàn)的信號(hào)的倒相信號(hào)。
4、 一種半導(dǎo)體集成電路，包括保持電路，其具有第1倒相電路及第2倒相電路；和 多個(gè)寫(xiě)入進(jìn)出口部，其連接到所述保持電路，其中，所述第1倒相電路的輸出側(cè)連接到所述第2倒相電路的輸入側(cè)， 所述第2倒相電路的輸出側(cè)連接到所述第1倒相電路的輸入側(cè)， 所述第2倒相電路具有第一晶體管、與所述第一晶體管不同導(dǎo)電類(lèi)型 的第二晶體管和串聯(lián)順序連接的具有相同導(dǎo)電類(lèi)型的多個(gè)晶體管， 所述第一晶體管的柵極被連接到所述第二晶體管的柵極， 該多個(gè)晶體管被布置在所述第二晶體管的源極和接地電源之間，以及 所述第二晶體管和該多個(gè)晶體管是相同導(dǎo)電類(lèi)型。
5、 權(quán)利要求4的半導(dǎo)體集成電路，其中，該多個(gè)晶體管的其源極接 地到所述接地電源的一個(gè)晶體管的柵極接收來(lái)自該多個(gè)寫(xiě)入進(jìn)出口部的 具有最高活性化率的一個(gè)寫(xiě)入進(jìn)出口部的信號(hào)。
6、 權(quán)利要求4的半導(dǎo)體集成電路，其中，該多個(gè)晶體管包括第三晶 體管和第四晶體管，所述第四晶體管比所述第三晶體管更遠(yuǎn)離所述第二倒 相電路的輸出偵lj，和所述第四晶體管的柵極被連接到的一個(gè)所述寫(xiě)入進(jìn)出口部具有活性 化率，該活性化率高于所述第三晶體管的柵極被連接到的一個(gè)所述寫(xiě)入進(jìn) 出口部的活性化率。
7、 一種半導(dǎo)體集成電路，包括第一虛擬電路，其具有多個(gè)第一晶體管，每個(gè)第一晶體管具有相同的 閾值電壓；第二虛擬電路，具有第二晶體管和至少一個(gè)第一晶體管，該至少一個(gè) 第一晶體管具有所述第一虛擬電路的所述第一晶體管的相同閾值電壓，該 第二晶體管具有與所述第一晶體管的閾值電壓不同的閾值電壓；第一電源控制電路，用于控制被提供給第一和第二虛擬電路的第一晶 體管的電源電壓；第二電源控制電路，用于控制被提供給第二晶體管的電源電壓，其中，第一電源控制電路基于來(lái)自第一虛擬電路的輸出信號(hào)的延遲相 位，來(lái)控制被提供給第一和第二虛擬電路的第一晶體管的電源電壓，和第二電源控制電路，在被提供給第一和第二虛擬電路的第一晶體管的 電源電壓被控制之后，基于來(lái)自第二虛擬電路的輸出信號(hào)的延遲相位，來(lái) 控制被提供給第二晶體管的電源電壓。
8、 權(quán)利要求7的半導(dǎo)體集成電路，其中，第一和第二虛擬電路被放 置在功能塊中，所述半導(dǎo)體集成電路包括第一計(jì)數(shù)器電路，用于將來(lái)自第一虛擬電路的輸出信號(hào)的延遲相位與 作為功能塊的操作時(shí)鐘的基準(zhǔn)時(shí)鐘進(jìn)行比較；禾口第二計(jì)數(shù)器電路，用于將來(lái)自第二虛擬電路的輸出信號(hào)的延遲相位與 所述基準(zhǔn)時(shí)鐘進(jìn)行比較，第一電源控制電路基于所述第一計(jì)數(shù)器電路的輸出，來(lái)控制被提供給 第一和第二虛擬電路的第一晶體管的電源電壓，和第二電源控制電路基于所述第二計(jì)數(shù)器電路的輸出，來(lái)控制被提供給第二晶體管的電源電壓。
9、 權(quán)利要求8的半導(dǎo)體集成電路，其中，功能塊是寄存器文巻。
10、 權(quán)利要求1的半導(dǎo)體集成電路，其中，所述第2倒相電路包括具有與該多個(gè)晶體管不同導(dǎo)電類(lèi)型的第一晶體管，該多個(gè)晶體管包括第二晶 體管和第三晶體管。
11、 權(quán)利要求10的半導(dǎo)體集成電路，其中，所述寫(xiě)入進(jìn)出口部包括 第3倒相電路。
12、 權(quán)利要求11的半導(dǎo)體集成電路，其中，所述第3倒相電路輸出 來(lái)自寫(xiě)入線(xiàn)的信號(hào)的倒相信號(hào)。
13、 權(quán)利要求12的半導(dǎo)體集成電路，其中，所述第3倒相電路包括 第四晶體管，所述第四晶體管具有與該多個(gè)晶體管相同的M0S特性。
14、 權(quán)利要求13的半導(dǎo)體集成電路，其中，在所述第一晶體管和所 述第二晶體管之間的輸出節(jié)點(diǎn)經(jīng)過(guò)第二、第三和第四晶體管被接地。
15、 權(quán)利要求10的半導(dǎo)體集成電路，其中，所述第二晶體管的源極 被接地。
16、 權(quán)利要求1的半導(dǎo)體集成電路，其中，所述第二倒相電路的輸出 側(cè)被連接到?jīng)]有所述第二倒相電路的輸出的倒相邏輯的所述寫(xiě)入進(jìn)出口 部。
17、 權(quán)利要求16的半導(dǎo)體集成電路，其中，所述第二倒相電路的輸 出側(cè)被直接連接到所述寫(xiě)入進(jìn)出口部。
18、 權(quán)利要求1的半導(dǎo)體集成電路，其中，所述多個(gè)晶體管的所述一 個(gè)晶體管的所述柵極接收來(lái)自所述寫(xiě)入進(jìn)出口部的信號(hào)。
19、 權(quán)利要求18的半導(dǎo)體集成電路，其中，所述多個(gè)晶體管的所述一個(gè)晶體管的源極接收來(lái)自寫(xiě)入線(xiàn)的信號(hào)的倒相信號(hào)。
20、 權(quán)利要求18的半導(dǎo)體集成電路，其中，所述多個(gè)晶體管的其他一個(gè)晶體管的源極接收來(lái)自寫(xiě)入線(xiàn)的信號(hào)的倒相信號(hào)。
21、 權(quán)利要求18的半導(dǎo)體集成電路，其中，當(dāng)來(lái)自所述寫(xiě)入進(jìn)出口 部的信號(hào)是低電平時(shí)，所述多個(gè)晶體管的所述一個(gè)晶體管導(dǎo)通。
22、 權(quán)利要求21的半導(dǎo)體集成電路，其中，當(dāng)來(lái)自所述寫(xiě)入進(jìn)出口 部的信號(hào)是高電平時(shí)，所述多個(gè)晶體管的所述一個(gè)晶體管截止。
23、 權(quán)利要求l的半導(dǎo)體集成電路，其中，所述多個(gè)晶體管是N溝道晶體管。
24、 權(quán)利要求1的半導(dǎo)體集成電路，其中，根據(jù)從寫(xiě)入線(xiàn)到寫(xiě)入進(jìn)出 口部的信號(hào)，所述寫(xiě)入進(jìn)出口部被阻塞寫(xiě)入數(shù)據(jù)。
25、 權(quán)利要求l的半導(dǎo)體集成電路，其中，所述第l倒相電路的輸出 側(cè)被連接到讀出進(jìn)出口部。
26、 權(quán)利要求4的半導(dǎo)體集成電路，其中，所述第2倒相電路的輸出側(cè)被連接到所述多個(gè)寫(xiě)入進(jìn)出口部。
27、 權(quán)利要求27的半導(dǎo)體集成電路，其中，所述第二倒相電路的輸 出側(cè)被連接到?jīng)]有所述第二倒相電路的輸出的倒相邏輯的所述寫(xiě)入進(jìn)出口部。
28、 權(quán)利要求28的半導(dǎo)體集成電路，其中，所述第二倒相電路的輸 出側(cè)被直接連接到所述寫(xiě)入進(jìn)出口部。
29、 權(quán)利要求4的半導(dǎo)體集成電路，其中，所述第二晶體管的所述源極被連接到所述多個(gè)晶體管的一個(gè)晶體管的漏極。
30、 權(quán)利要求29的半導(dǎo)體集成電路，其中，所述多個(gè)晶體管的其他一個(gè)晶體管的源極被連接到地。
31、 權(quán)利要求4的半導(dǎo)體集成電路，其中，所述多個(gè)晶體管的每個(gè)柵極對(duì)應(yīng)連接到所述多個(gè)寫(xiě)入進(jìn)出口部的每一個(gè)。
32、 權(quán)利要求31的半導(dǎo)體集成電路，其中，當(dāng)來(lái)自所述多個(gè)寫(xiě)入進(jìn) 出口部的對(duì)應(yīng)一個(gè)寫(xiě)入進(jìn)出口部的信號(hào)是低電平時(shí)，所述多個(gè)晶體管的所 述一個(gè)晶體管導(dǎo)通。
33、 權(quán)利要求32的半導(dǎo)體集成電路，其中，當(dāng)來(lái)自所述多個(gè)寫(xiě)入進(jìn) 出口部的對(duì)應(yīng)一個(gè)寫(xiě)入進(jìn)出口部的信號(hào)是高電平時(shí)，所述多個(gè)晶體管的所 述一個(gè)晶體管截止。
34、 權(quán)利要求4的半導(dǎo)體集成電路，其中，所述多個(gè)晶體管是N溝道晶體管。
35、 權(quán)利要求4的半導(dǎo)體集成電路，其中，根據(jù)從寫(xiě)入線(xiàn)到所述多個(gè) 寫(xiě)入進(jìn)出口部的所述一個(gè)寫(xiě)入進(jìn)出口部的信號(hào)，所述多個(gè)寫(xiě)入進(jìn)出口部的 至少一個(gè)寫(xiě)入進(jìn)出口部被阻塞寫(xiě)入數(shù)據(jù)。
36、權(quán)利要求4的半導(dǎo)體集成電路，其中，所述第l倒相電路的輸出 側(cè)被連接到讀出進(jìn)出口部。
全文摘要
本發(fā)明公開(kāi)了一種半導(dǎo)體集成電路。在具有多進(jìn)出口結(jié)構(gòu)的寄存器文卷的半導(dǎo)體集成電路中，第1保持電路20A是專(zhuān)門(mén)使用于具有1個(gè)第1寫(xiě)入進(jìn)出口部21AW及兩個(gè)第1讀出進(jìn)出口部21AR1、21AR2的第1功能塊。第2保持電路30B是專(zhuān)門(mén)使用于具有一個(gè)第2寫(xiě)入進(jìn)出口部31AW及1個(gè)第2讀出進(jìn)出口部31BR的第2功能塊。當(dāng)產(chǎn)生要將第1保持電路20A的保持?jǐn)?shù)據(jù)從例如第2讀出進(jìn)出口部31BR讀出時(shí)，在將第2保持電路30B的數(shù)據(jù)鎖存在門(mén)閂電路40中后，將第1保持電路20A的數(shù)據(jù)傳送到第2保持電路30B中，接著，將已鎖存在上述門(mén)閂電路40中的第2保持電路30B的數(shù)據(jù)傳送到第1保持電路20A中，進(jìn)行數(shù)據(jù)的交換。因此，大大地削減了寄存器文卷所必需的面積。
文檔編號(hào)G11C11/412GK101582291SQ20091020339
公開(kāi)日2009年11月18日 申請(qǐng)日期2005年6月8日 優(yōu)先權(quán)日2004年6月9日
發(fā)明者炭田昌哉 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社