專(zhuān)利名稱(chēng)：用于sram的自校準(zhǔn)時(shí)鐘電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路中存儲(chǔ)器的設(shè)計(jì)領(lǐng)域，尤其涉及一種靜態(tài)隨機(jī)存儲(chǔ)器(SRAM) 的時(shí)鐘電路。
背景技術(shù)：
SRAM (Static Random Access Memory)，即靜態(tài)隨機(jī)存儲(chǔ)器，是現(xiàn)代CPU中廣泛使 用的一種存儲(chǔ)器。其主要功用在于搭建緩存(Cache)，而緩存大小正是CPU性能的重要指標(biāo)之一。 SRAM的存取速度的瓶頸在于讀操作，控制讀操作的一個(gè)關(guān)鍵信號(hào)是GCK，如圖1所 示。時(shí)鐘電路設(shè)計(jì)的關(guān)鍵是產(chǎn)生GCK信號(hào)，如圖2所示。GCK的上升沿由CLK的上升沿決 定，GCK信號(hào)變高后會(huì)開(kāi)啟SRAM的存儲(chǔ)單元，開(kāi)始讀操作。因此GCK上升沿來(lái)臨越早，讀操 作開(kāi)始的越早，CLK到SRAM數(shù)據(jù)輸出的延時(shí)(CLK- > Q的時(shí)間)就越小。因此應(yīng)該盡量減 少GCK上升沿與CLK上升沿之間的延時(shí)。GCK的下降沿控制SRAM核心內(nèi)靈敏放大器(Sense Amplifier, SA)的開(kāi)啟以及SRAM存儲(chǔ)單元的關(guān)閉時(shí)間。如果GCK下降沿來(lái)臨過(guò)早，則靈敏 放大器會(huì)過(guò)早開(kāi)啟，產(chǎn)生數(shù)據(jù)讀取錯(cuò)誤；如果GCK下降沿來(lái)臨過(guò)遲，則存儲(chǔ)單元打開(kāi)時(shí)間過(guò) 長(zhǎng)，會(huì)增加功耗，增加讀取時(shí)間，降低讀取速度。因此必須恰當(dāng)控制GCK下降沿來(lái)臨的時(shí)刻。 SRAM核心內(nèi)的nReset信號(hào)會(huì)指示GCK下降沿產(chǎn)生的時(shí)刻，當(dāng)GCK由低變高后，nReset信號(hào) 電平將會(huì)緩慢的下降。當(dāng)nReset信號(hào)變?yōu)榈碗娖胶?，GCK的下降沿應(yīng)該迅速產(chǎn)生。因此應(yīng) 該盡量減少nReset與GCK下降沿之間的延時(shí)。 為了實(shí)現(xiàn)上述目標(biāo)，美國(guó)發(fā)明專(zhuān)利US622791B1中公開(kāi)了采用如圖3的電路。這個(gè) 電路存在如下缺點(diǎn)，首先其實(shí)現(xiàn)方式很復(fù)雜，這個(gè)設(shè)計(jì)中考慮了眾多nReset與CLK信號(hào)的 時(shí)序情況，而這些情況在實(shí)際的SRAM操作中很多不會(huì)出現(xiàn)或者可以通過(guò)簡(jiǎn)單的方法避免； 其次是圖中從nReset信號(hào)到Q，從CLK到Q看似只有兩級(jí)門(mén)的延遲時(shí)間，但是實(shí)際上卻大于 兩級(jí)門(mén)的延遲。圖中的518與516組成了鎖存器，這個(gè)鎖存器的延遲要大于普通的單級(jí)門(mén) 的延遲。圖4中的實(shí)線表示如果沒(méi)有圖3中的518，即破壞了鎖存器后的情況，虛線表示鎖 存器存在的情況。很明顯，鎖存器的存在增加了 CLK上升沿到GCK上升沿的時(shí)間，從而也潛 在的增加了 CLK到SRAM數(shù)據(jù)輸出的時(shí)間(CLK- > Q的時(shí)間)。但是圖3中的鎖存器如果省 略將會(huì)發(fā)生電路功能錯(cuò)誤，因此這個(gè)鎖存器是必須的。

發(fā)明內(nèi)容
本發(fā)明提供一種快速簡(jiǎn)單、會(huì)跟隨工藝變化自動(dòng)調(diào)節(jié)SRAM存儲(chǔ)單元放電時(shí)間的 時(shí)鐘電路，該時(shí)鐘電路為SRAM提供讀操作的參考時(shí)鐘，并根據(jù)SRAM的反饋信號(hào)動(dòng)態(tài)調(diào)節(jié)參 考時(shí)鐘的占空比，從而減小工藝變化帶來(lái)的影響。 —種用于SRAM的自校準(zhǔn)時(shí)鐘電路，由第一反相器、第二反相器、PMOS管、第一NMOS 管和第二 NMOS管構(gòu)成，其中 PMOS管柵極、第一 NMOS管柵極及第一反相器輸出端相連，第一反相器輸入端接nReset信號(hào)輸入； PMOS管源極接CLK信號(hào)、第一 NM0S管源極接地； PMOS管漏極、第一 NMOS管漏極及第二 NM0S管漏極相連并輸出GCK信號(hào)； 第二 NMOS管柵極接第二反相器輸出端，第二反相器輸入端以及第二 NMOS管源極
接CLK信號(hào)輸入。 本發(fā)明的有益效果如下 第一、電路非常簡(jiǎn)練。整個(gè)時(shí)鐘電路只有2個(gè)反相器，3個(gè)M0S管組成，功能清楚， 使用方便。 第二、延時(shí)短。從CLK信號(hào)到GCK只有一個(gè)M0S管的延時(shí)，從nReset信號(hào)到GCK只 有兩級(jí)延時(shí)，這大大縮減了從CLK上升沿到GCK下降沿的延時(shí)，由于這個(gè)延時(shí)在CLK到SRAM 數(shù)據(jù)輸出時(shí)間(CLK-〉Q的時(shí)間)中占據(jù)重要部分，所以減少這個(gè)延時(shí)可以加快SRAM讀取 速度。 第三、考慮了 SRAM工藝變化帶來(lái)的影響。SRAM工藝變化將體現(xiàn)在反饋信號(hào)nReset 上，通過(guò)nReset信號(hào)來(lái)動(dòng)態(tài)調(diào)節(jié)GCK信號(hào)的高電平時(shí)間，從而實(shí)現(xiàn)對(duì)SRAM工藝變化的抑制 功能。


圖1為現(xiàn)有技術(shù)中SRAM讀操作時(shí)鐘波形示意圖； 圖2為現(xiàn)有技術(shù)中SRAM接收GCK的流程框圖； 圖3為現(xiàn)有技術(shù)中改進(jìn)的時(shí)鐘電路示意圖； 圖4為圖3中時(shí)鐘電路的波形示意圖； 圖5為本發(fā)明自校準(zhǔn)時(shí)鐘電路的示意圖； 圖6為本發(fā)明自校準(zhǔn)時(shí)鐘電路的波形示意圖； 圖7為本發(fā)明自校準(zhǔn)時(shí)鐘電路中由于反相器II導(dǎo)致的CLK與nCLK電平相同的波 形示意圖； 圖8為本發(fā)明自校準(zhǔn)時(shí)鐘電路中CLK與nCLK同為高電平時(shí)的等效電路示意圖； 圖9為本發(fā)明自校準(zhǔn)時(shí)鐘電路中CLK與nCLK同為低電平時(shí)的等效電路示意圖； 圖10為本發(fā)明自校準(zhǔn)時(shí)鐘電路中nReset信號(hào)提前變高的波形示意圖； 圖11為本發(fā)明自校準(zhǔn)時(shí)鐘電路中nReset信號(hào)變化過(guò)慢的波形示意圖。
具體實(shí)施例方式
本發(fā)明自校準(zhǔn)時(shí)鐘電路如圖5所示，由第一反相器10、第二反相器11、PM0S管MO、 第一 NMOS管Ml和第二 NMOS管M2構(gòu)成，其中 PMOS管MO柵極、第一 NMOS管Ml柵極及第一反相器10輸出端相連，第一反相器 10輸入端接nReset信號(hào)輸入； PMOS管M0源極接CLK信號(hào)、第一 NMOS管Ml源極接地； PMOS管M0漏極、第一 NMOS管Ml漏極及第二 NMOS管M2漏極相連并輸出GCK信 號(hào)； 第二 NMOS管M2柵極接第二反相器11輸出端，第二反相器11輸入端以及第二 NMOS管M2源極接CLK信號(hào)輸入。 上述的漏極、柵極、源極也可分別稱(chēng)為漏端、柵端、源端。 本發(fā)明自校準(zhǔn)時(shí)鐘電路的波形如圖6所示，具體工作工程說(shuō)明如下 當(dāng)CLK為低電平時(shí)，nReset信號(hào)為高電平，Reset為低電平，M0管與Ml管截止，
M0與M1的漏端呈現(xiàn)高阻態(tài)，而nCLK為高電平，此時(shí)M2管導(dǎo)通，于是GCK電位被限制在低
電平；當(dāng)CLK信號(hào)由低變高時(shí)，nCLK信號(hào)由高變低，M2管截止，對(duì)于M0管來(lái)說(shuō)，其柵極電壓
Reset此時(shí)為低電平，伴隨著CLK信號(hào)逐漸變高，M0管逐漸導(dǎo)通，GCK信號(hào)變高。可以看到
從CLK信號(hào)變高到GCK信號(hào)變高只經(jīng)過(guò)了一個(gè)M0管的延時(shí)。SRAM核心檢測(cè)到GCK信號(hào)變
高后，nReset信號(hào)電壓開(kāi)始降低，當(dāng)nReset電壓低到反相器10的翻轉(zhuǎn)電壓時(shí)，Reset信號(hào)
由低變高，而此時(shí)M0的源端，即CLK信號(hào)，為高電平，于是M0于Ml組成一個(gè)普通的反相器，
Reset信號(hào)的變化經(jīng)過(guò)此反相器反相后反應(yīng)到GCK上，GCK信號(hào)變低。 另外，本發(fā)明中，有如下要點(diǎn)需要說(shuō)明 第一，由于反相器II存在延時(shí)，因此CLK與nCLK信號(hào)存在同為高電平或者同為低 電平的情況，如圖7所示。 當(dāng)CLK與nCLK同為高時(shí)，如果M2管源端接的不是CLK信號(hào)而是地電位，如圖8中 (a)部分所示，此時(shí)M0管與M2管同時(shí)導(dǎo)通，存在從電源到地的一條直流通路，這勢(shì)必引起較 大的直流功耗。但是本發(fā)明中把M2的源端接CLK信號(hào)，如圖8中(b)部分所示，此時(shí)不但 破壞了這條直流通路，而且CLK信號(hào)還可以通過(guò)M2管為GCK信號(hào)充電。于是CLK可以分別 通過(guò)M0管與M2管為GCK充電，這加速了 GCK信號(hào)的上升，減小了上升時(shí)間。
當(dāng)CLK與nCLK信號(hào)都為低電平時(shí)，無(wú)論M2源端是接地(圖9中(a)部分)還是 接CLK信號(hào)(圖9 (b)部分)，都不存在直流通路，也不會(huì)發(fā)生誤操作。 第二，如果nReset信號(hào)在CLK為高電平期間變高，如圖10所示，則可能誤產(chǎn)生一 個(gè)GCK脈沖。因此必須保證nReset信號(hào)在CLK為低電平的時(shí)候變高。這個(gè)條件是很容易 滿(mǎn)足的。因?yàn)閚Reset信號(hào)變高是由SRAM核心的預(yù)充電控制的，而SRAM核心只要求在下一 個(gè)CLK信號(hào)的上升沿來(lái)臨之前完成預(yù)充電。因此要滿(mǎn)足nReset信號(hào)在CLK為低電平的時(shí) 候變高的條件是很容易的。 第三，如果nReset信號(hào)在CLK為低電平時(shí)才變低，則GCK信號(hào)的下降沿將不會(huì)由 nReset信號(hào)產(chǎn)生，而是由CLK下降沿產(chǎn)生，如圖11所示，這與我們的期望相去甚遠(yuǎn)，會(huì)發(fā)生 SRAM讀寫(xiě)的誤操作。但是一般說(shuō)來(lái)，nReset信號(hào)會(huì)在CLK為高電平時(shí)變?yōu)榈碗娖健Ｈ绻?nReset信號(hào)在CLK為低電平的時(shí)候才變低，則可能是CLK的占空比太小，小于50% ，這種情 況下可以調(diào)節(jié)CLK的占空比；如果CLK占空比達(dá)到50%，則意味著GCK信號(hào)的寬度大于等 于50 %的時(shí)鐘周期，也即意味著SRAM存儲(chǔ)單元打開(kāi)的時(shí)間達(dá)到了 50 %的時(shí)鐘周期，這在正 常的SRAM操作中是不會(huì)出現(xiàn)的，因此應(yīng)該改進(jìn)SRAM其它部分的設(shè)計(jì)。
權(quán)利要求
一種用于SRAM的自校準(zhǔn)時(shí)鐘電路，其特征在于，由第一反相器(I0)、第二反相器(I1)、PMOS管(M0)、第一NMOS管(M1)和第二NMOS管(M2)構(gòu)成，其中PMOS管(M0)柵極、第一NMOS管(M1)柵極及第一反相器(I0)輸出端相連，第一反相器(I0)輸入端接nReset信號(hào)輸入；PMOS管(M0)源極接CLK信號(hào)、第一NMOS管(M1)源極接地；PMOS管(M0)漏極、第一NMOS管(M1)漏極及第二NMOS管(M2)漏極相連并輸出GCK信號(hào)；第二NMOS管(M2)柵極接第二反相器(I1)輸出端，第二反相器(I1)輸入端以及第二NMOS管(M2)源極接CLK信號(hào)輸入。
全文摘要
本發(fā)明公開(kāi)了一種用于SRAM的自校準(zhǔn)時(shí)鐘電路，由第一反相器、第二反相器、PMOS管、第一NMOS管和第二NMOS管構(gòu)成，其中PMOS管柵極、第一NMOS管柵極及第一反相器輸出端相連，第一反相器輸入端接nReset信號(hào)輸入；PMOS管源極接CLK信號(hào)、第一NMOS管源極接地；PMOS管漏極、第一NMOS管漏極及第二NMOS管漏極相連并輸出GCK信號(hào)；第二NMOS管柵極接第二反相器輸出端，第二反相器輸入端以及第二NMOS管源極接CLK信號(hào)輸入。本發(fā)明電路非常簡(jiǎn)練、延時(shí)短可以加快SRAM讀取速度，同時(shí)也考慮了SRAM工藝變化帶來(lái)的影響，實(shí)現(xiàn)對(duì)SRAM工藝變化的抑制功能。
文檔編號(hào)G11C11/414GK101740117SQ200910153798
公開(kāi)日2010年6月16日 申請(qǐng)日期2009年11月9日 優(yōu)先權(quán)日2009年11月9日
發(fā)明者吳曉波, 張強(qiáng), 趙夢(mèng)戀 申請(qǐng)人:浙江大學(xué)