專利名稱：抗輻射加固fpga芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ)單元電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲(chǔ)單元電路，特別是一種在FPGA芯片中實(shí)現(xiàn)的可有效 防止單粒子翻轉(zhuǎn)效應(yīng)的存儲(chǔ)單元電if各。
背景技術(shù)：
現(xiàn)場(chǎng)可編程邏輯器件(FPGA)已經(jīng)成為一種眾所周知的可以被用戶編程 來(lái)實(shí)現(xiàn)特殊邏輯功能的集成電路(IC)?？删幊踢壿嬈骷泻芏嗖煌念愋停?如，可編程邏輯陣列(PLA)、復(fù)雜可編程邏輯器件(CPLD)。有一種可編程邏 輯器件叫做現(xiàn)場(chǎng)可編程邏輯陣列(FPGA),由于其在存儲(chǔ)容量、靈活性、開(kāi)發(fā) 時(shí)間及成本上的優(yōu)勢(shì)而受到設(shè)計(jì)者的歡迎。 一個(gè)典型的FPGA包括一個(gè)可編程 邏輯塊陣列(CLB)、包圍在CLB周圍的一圈可編程輸入/輸出塊(IOB)。 CLB 和IOB由可編程互聯(lián)資源相連。CLB、 IOB和互聯(lián)資源典型的編程方法是通過(guò) 下載配置數(shù)據(jù)碼流到內(nèi)部配置存儲(chǔ)器單元，這些配置存儲(chǔ)器單元定義CLB、 IOB 和互聯(lián)資源是如何被配置的。配置碼流是從外部存儲(chǔ)器讀的，常用的外部存儲(chǔ) 器有EEPROM、 EPROM、 PROM等類似的存儲(chǔ)器，當(dāng)然其它類型的存儲(chǔ)器也 可使用。每一個(gè)存儲(chǔ)器單元的狀態(tài)決定了 FPGA的功能。
在制造應(yīng)用于空間中的抗輻射加固SRAM型FPGA時(shí)，最關(guān)注的問(wèn)題就 是配置存儲(chǔ)器CSRAM的可靠性。人造衛(wèi)星或者其它計(jì)算機(jī)設(shè)備的存儲(chǔ)器件有 可能工作在極易受輻射影響的環(huán)境中。工作在空間環(huán)境下，衛(wèi)星中的存儲(chǔ)單元 受到高能粒子的撞擊，受影響產(chǎn)生輻射感應(yīng)軟錯(cuò)誤，通常叫做單粒子翻轉(zhuǎn) (SEU)。沿著一個(gè)單高能粒子通過(guò)集成電路的路徑，產(chǎn)生電子空穴對(duì)，特別的 如果受影響的是一個(gè)存儲(chǔ)單元，那么就引起了軟錯(cuò)誤或者SEU。 SEU通常由 a粒子(氦核子)、P粒子或者其它電離核子射線撞擊集成電路的低電容結(jié)點(diǎn)產(chǎn) 生，當(dāng)高能粒子在存儲(chǔ)器單元中產(chǎn)生了臨界量的電荷，這個(gè)存儲(chǔ)器的邏輯狀態(tài)就發(fā)生了翻轉(zhuǎn)。SEU效應(yīng)能改變?nèi)魏慰勺兇鎯?chǔ)單元的內(nèi)容，如果該位內(nèi)容不僅
僅是簡(jiǎn)單的存儲(chǔ)數(shù)據(jù)，例如在FPGA中它還控制邏輯功能，那么這種翻轉(zhuǎn)會(huì)導(dǎo) 致毀滅性的后杲。隨著晶體管溝道長(zhǎng)度、柵氧厚度和寬度的減小，SEU的嚴(yán)重 'l"生i曾力口。
FPGA中的SRAM可以被作為CSRAM或者USRAM, CSRAM是配置 SRAM，常常用來(lái)存儲(chǔ)FPGA的配置碼。它在物理上分布在整個(gè)芯片上，散布 在FPGA電路的間隙部分。CSRAM控制可編程開(kāi)關(guān)等可編程資源的狀態(tài)，從 而實(shí)現(xiàn)不同的邏輯功能，是FPGA芯片可編程特性的來(lái)源。配置存儲(chǔ)器結(jié)構(gòu)有 別于一般靜態(tài)隨機(jī)存儲(chǔ)器，每一位都同時(shí)始終處于工作狀態(tài)，當(dāng)CSRAM的值 改變時(shí)，F(xiàn)PGA芯片所執(zhí)行的邏輯功能也就隨之而改變。CSRAM必須被輻射 加固，但是CSRAM數(shù)量巨大，有數(shù)以百萬(wàn)計(jì)的配置碼流，導(dǎo)致一般CSRAM 占總芯片面積的25%以上，控制85。/o以上的互聯(lián)邏輯。
在FPGA中，控制SEU條件的一種方法是三模冗余(TMR)，即利用三組 存儲(chǔ)器單元和配置邏輯來(lái)代替一組，在這三組中至少有兩組的結(jié)果控制FPGA 的操作。但是采用三模冗余技術(shù)增加了相當(dāng)大的成本。
另外，還有一些主要從存儲(chǔ)單元的設(shè)計(jì)著手增加存儲(chǔ)器單元SEU彈性的方 法。為了提高存儲(chǔ)器抗單粒子失效的能力，國(guó)外設(shè)計(jì)了多種存儲(chǔ)單元結(jié)構(gòu)。其 基本的思想是在被粒子轟擊時(shí)給受到影響的存儲(chǔ)數(shù)據(jù)單元增加一個(gè)適當(dāng)?shù)姆础┵F 回路，以維持存儲(chǔ)單元中的存儲(chǔ)數(shù)據(jù)，并且合理設(shè)計(jì)這些增加的晶體管，使其 不影響鎖存器的性能。其典型的參考原理如圖1所示，存儲(chǔ)器單元10是一個(gè) 帶有交叉連接的第一反相器12和第二反相器14組成的鎖存器。第一電阻13、 第二電阻15分別連接到第一反相器12、第二反相器14的輸出端。為了提高存 儲(chǔ)單元抗SEU能力，第一電阻13、第二電阻15各自阻值約為1MQ。正常工 作時(shí)，假設(shè)第二反相器I4的漏端存儲(chǔ)為高電平'T ,第一反相器I2的漏端存儲(chǔ) 為"0"。當(dāng)發(fā)生單粒子翻轉(zhuǎn)時(shí)，假設(shè)重粒子撞擊在第二反相器I4的截止管的漏 端，會(huì)使該晶體管存儲(chǔ)的"1"電平發(fā)生放電，邏輯電平變?yōu)?0"，此時(shí)有兩種可能第一種情況是第二反相器14受到重粒子的撞擊以后出現(xiàn)的電流會(huì)很快 的耗散掉，第二反相器14發(fā)生的邏輯電平改變還沒(méi)有來(lái)得及經(jīng)過(guò)第一反相器12 傳輸?shù)降诙聪嗥鱅4的輸入端，使反相器的邏輯電平的改變加強(qiáng)，這樣就不會(huì) 發(fā)生單粒子翻轉(zhuǎn)。另一種情況是反相器14受到重粒子的撞擊以后產(chǎn)生的電流需 要持續(xù)一段時(shí)間，第二反相器14發(fā)生邏輯翻轉(zhuǎn)后的信號(hào)很快經(jīng)過(guò)第一反相器12 傳輸?shù)降诙聪嗥鱅4的輸入端，加強(qiáng)了信號(hào)的改變，就會(huì)發(fā)生單粒子翻轉(zhuǎn)。本 電路在兩個(gè)反相器之間加電阻就是為了增加兩個(gè)反相器之間的RC延遲，增強(qiáng) 存儲(chǔ)單元的抗單粒子翻轉(zhuǎn)的能力。但是由于隨著集成電路規(guī)模的提高，特別是 在FPGA中有大量的存儲(chǔ)單元，存儲(chǔ)單元的面積占到整個(gè)FPGA芯片25%以 上，用CMOS工藝實(shí)現(xiàn)電阻占用面積大，而且精度不高，同時(shí)會(huì)降低存儲(chǔ)單元 寫(xiě)的速度。
為了克服圖1所示電路中存在的上述缺點(diǎn)，美國(guó)專利US6735"0B1，名 稱為MEMEORY CELLS ENHANCED FOR RESISITANCE TO SINGLE EVEVT UPSET的公開(kāi)了一種抗SEU存儲(chǔ)單元電路，分別如圖2、圖3和圖4 所示，圖2和圖3中用第一晶體管103和第二晶體管104替代圖1中第二電阻 15和第一電阻I3的實(shí)現(xiàn)方式，同時(shí)，反相器采用常規(guī)的PMOS管和NMOS管 的搭建方式，需要調(diào)節(jié)第一晶體管103和第二晶體管104的源極端和漏極端之
間電阻的阻值不大于ioooQ或不小于ioo，oooa才能實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)的能
力。因此，需要的PMOS管的寬長(zhǎng)比大，在FPGA芯片中很難實(shí)現(xiàn)，而且電 阻噪聲和功耗比較大，所以不能滿足空間環(huán)境中抗輻射FPGA芯片需要。圖4 中，又提出另一種可供選擇的結(jié)構(gòu)，用第一電感143和第二電感144替代圖1 中第二電阻I5和第一電阻I3的實(shí)現(xiàn)方式，電感通過(guò)限制單粒子翻轉(zhuǎn)引起的瞬 態(tài)電流脈沖，來(lái)增強(qiáng)圖4所示電路的抗單粒子翻轉(zhuǎn)的能力，但是由于采用CMOS 工藝制作電感相對(duì)比較困難，因此該種電路在工程上很少采用。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問(wèn)題是克服現(xiàn)有技術(shù)的不足，提供了一種面積小、噪聲性能好、功耗低、工藝上更容易實(shí)現(xiàn)的抗輻射加固FPGA芯片中抗單粒子翻 轉(zhuǎn)的存儲(chǔ)單元電路。
本發(fā)明的技術(shù)解決方案是抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ) 單元電路，包括第一反相器、第二反相器、第一晶體管和第二晶體管，第一晶 體管的源極端和漏極端中的一端連接至第一反相器的輸出端，另一端連接至第 二反相器的輸入端；笫二晶體管的源極端和漏極端中的一端連接至第一反相器 的輸入端，另一端連接至第二反相器的輸出端；第一反相器的輸入端和第二反 相器的輸入端作為存儲(chǔ)單元電路的數(shù)據(jù)輸入輸出端口 ，第一晶體管和第二晶體 管通過(guò)柵極端電壓偏置和襯底電位控制實(shí)現(xiàn)存儲(chǔ)單元電路的抗單粒子翻轉(zhuǎn)，所 述的第一反相器包括第一 PMOS晶體管、第一 NMOS晶體管和第一電阻，第 一 PMOS晶體管的源極端接電源，第一 PMOS晶體管的漏極端和第一電阻的 一端相連，第一電阻的另一端接第一NMOS晶體管的漏極端，第一電阻的任意 一端均可作為第一反相器的輸出端，第一 NMOS晶體管的源極端接地，第一 PMOS晶體管的柵極端和第一 NMOS晶體管的柵極端相連作為第一反相器的 輸入端，所述的第一電阻的阻值比第一 PMOS晶體管的源極端和漏極端之間電 阻的阻值至少大一個(gè)數(shù)量級(jí)；所述的第二反相器包括第二PMOS晶體管、第二 NMOS晶體管和第二電阻，第二 PMOS晶體管的源極端接電源，第二PMOS 晶體管的漏極端和第二電阻的一端相連，第二電阻的另一端接第二 NMOS晶體 管的漏極端，第二電阻的任意一端均可作為第二反相器的輸出端，但選取位置 應(yīng)與第一電阻相同，第二 NMOS晶體管的源極端接地，第二PMOS晶體管的 柵極端和第二 NMOS晶體管的柵極端相連作為第二反相器的輸入端，所述的第 二電阻的阻值比第二 PMOS晶體管的源極端和漏極端之間電阻的阻值至少大 一個(gè)數(shù)量級(jí)。
所述的第 一 電阻或第二電阻的阻值范圍為500Q~2000Q。 所述的第一晶體管或第二晶體管為PMOS晶體管。 所述的第一晶體管或第二晶體管的襯底處于浮空狀態(tài)或接偏置電壓源。所述的第一晶體管的柵極端和第二晶體管的柵極端進(jìn)行柵極端電壓偏置控 制時(shí)應(yīng)滿足第一晶體管或第二晶體管的源極端和漏極端之間電阻的阻值不大于
50Q或不小于1,000Q。
本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于
1 、本發(fā)明存儲(chǔ)單元電路把第 一晶體管和第二晶體管分別連接在第 一反相器 和第二反相器輸入輸出之間，第 一電阻和第二電阻分別連在第 一反相器和第二 反相器中PMOS晶體管和NMOS晶體管的漏極端之間，該電路一方面可以通 過(guò)調(diào)節(jié)第 一反相器和第二反相器之間的第 一 晶體管和第二晶體管柵極電壓和村 底偏置，從而調(diào)節(jié)第一晶體管和第二晶體管的源極端和漏極端之間電阻的大小， 只需要把第一晶體管和第二晶體管的源極端和漏極端之間電阻調(diào)節(jié)在阻值不大 于50Q或不小于1,000Q就可以實(shí)現(xiàn)抗單粒子翻轉(zhuǎn)的能力，不需要很大尺寸的 晶體管，節(jié)省面積，而且降低了靜態(tài)功耗。另一方面由于在第一反相器和第二 反相器的單粒子翻轉(zhuǎn)敏感區(qū)域分別加入了第 一 電阻和第二電阻，增加了存儲(chǔ)單 元受到重粒子撞擊以后的引起的電流脈沖時(shí)間，從而增強(qiáng)了抗單粒子翻轉(zhuǎn)的能 力。同時(shí)，由于第一電阻的電阻值比第一反相器的PMOS晶體管的源漏電阻值 大，第二電阻的電阻值比第二反相器的PMOS晶體管的源漏電阻值大，而通過(guò) PMOS晶體管必定會(huì)產(chǎn)生壓降，所以在第一反相器和第二反相器的輸入端的電 壓一定不會(huì)被拉到電源電壓，提高存儲(chǔ)單元N+擴(kuò)散區(qū)的抗單粒子翻轉(zhuǎn)能力；
2、 第一電阻或第二電阻的阻值范圍為500Q 2000Q，可提高存儲(chǔ)單元抗 單粒子翻轉(zhuǎn)的能力，有效降低噪聲，減小功耗和占用面積，而且版圖和工藝上 更容易在FPGA芯片設(shè)計(jì)中實(shí)現(xiàn)；
3、 本發(fā)明存儲(chǔ)單元電路中，第一晶體管和第二晶體管采用PMOS晶體管， 容易在FPGA芯片中實(shí)現(xiàn)大電阻，降低了成本；
4、 本發(fā)明存儲(chǔ)單元電路中，第一晶體管和第二晶體管的襯底處于浮空^火態(tài) 或接偏置電壓源，可以方便的調(diào)節(jié)第一晶體管和第二晶體管的源極端和漏才及端 之間的電阻值；
95、本發(fā)明存儲(chǔ)單元電路中，寫(xiě)數(shù)據(jù)時(shí)第一晶體管和第二晶體管可以實(shí)現(xiàn)不
大于50Q的電阻，提高了存儲(chǔ)單元寫(xiě)數(shù)據(jù)的速度；在存儲(chǔ)單元讀數(shù)據(jù)或者不讀
也不寫(xiě)數(shù)據(jù)時(shí)，第一晶體管和第二晶體管可以實(shí)現(xiàn)不低于1,000Q的高電阻， 進(jìn)一步提高存儲(chǔ)單元抗單粒子翻轉(zhuǎn)的性能。


圖1為抗單粒子翻轉(zhuǎn)電路的參考原理圖2為現(xiàn)有的第一種FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ)電路設(shè)計(jì)原理圖； 圖3為現(xiàn)有的第二種FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ)電路設(shè)計(jì)原理圖； 圖4為現(xiàn)有的第三種FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ)電路設(shè)計(jì)原理圖； 圖5為本發(fā)明FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ)電路設(shè)計(jì)一種原理圖； 圖6為本發(fā)明FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ)電路設(shè)計(jì)另一種原理圖。
具體實(shí)施例方式
圖5所示電路圖是經(jīng)過(guò)改進(jìn)的輻射加固CMOS SRAM存儲(chǔ)器單元，包括第一 反相器501、第二反相器502、第一晶體管503和第二晶體管504,第一晶體 管503的源極端和漏極端中的一端連接至第一反相器501的輸出端505,另一 端連接至第二反相器502的輸入端506;第二晶體管504的源極端和漏極端中 的一端連接至第一反相器501的輸入端508，另一端連接至第二反相器502的 輸出端507;第一反相器501的輸入端508和第二反相器502的輸入端506 作為存儲(chǔ)單元電路的數(shù)據(jù)輸入輸出端口 ，第一晶體管503和第二晶體管504通 過(guò)柵極端電壓偏置和襯底電位控制實(shí)現(xiàn)存儲(chǔ)單元電路的抗單粒子翻轉(zhuǎn)，交叉耦 合的第 一反相器501和第二反相器502之間的電阻由第 一晶體管503和第二晶 體管504形成，第一晶體管503或第二晶體管504均為PMOS晶體管，且其 襯底處于浮空狀態(tài)或接偏置電壓源。通過(guò)調(diào)節(jié)襯底電位，調(diào)節(jié)晶體管的閾值電 壓，從而也可以調(diào)節(jié)第一晶體管503或第二晶體管504的源極端和漏才及端之間 的電阻值。與傳統(tǒng)的電路設(shè)計(jì)相比，本發(fā)明在反相器電路中加入了電阻，如圖5所示，
第一反相器501包括第一PMOS晶體管510、第一NM0S晶體管511和第一 電阻514,第一 PMOS晶體管510的源極端接電源，漏極端和第一電阻514 的一端相連作為第一反相器501的輸出端505，第一電阻514的另一端接第一 NMOS晶體管511的漏極端516,第一 NMOS晶體管511的源極端接地，第
一 PMOS晶體管510的柵極端和第一 NMOS晶體管511的柵極端相連作為第 一反相器501的輸入端508。同理第二反相器502中，第二 PMOS晶體管512 的源極端接電源，漏極端和第二電阻515的一端相連作為第二反相器502的輸 出端507,第二電阻515的另一端接第二 NMOS晶體管513的漏極端517， 第二 NMOS晶體管513的源極端接地，第二 PMOS晶體管512的4冊(cè)極端和第
二 NMOS晶體管513的柵極端相連作為第二反相器502的輸入端506。第一 電阻514和第二電阻515增加了存儲(chǔ)單元受到重粒子撞擊以后的引起的電流脈 沖傳輸時(shí)間，從而增強(qiáng)了抗單粒子翻轉(zhuǎn)的能力。
存儲(chǔ)器的單粒子翻轉(zhuǎn)和存儲(chǔ)器敏感區(qū)域的面積大小，工藝水平、臨界電荷 的大小以及撞擊存儲(chǔ)器的重粒子的能量大小密切相關(guān)。本發(fā)明通過(guò)調(diào)用SPICE 模型庫(kù)，建立重粒子撞擊存儲(chǔ)器的信號(hào)模型，對(duì)存儲(chǔ)器的單粒子翻轉(zhuǎn)效應(yīng)進(jìn)行 的仿真，經(jīng)過(guò)仿真和單粒子翻轉(zhuǎn)試驗(yàn)，綜合優(yōu)化第一晶體管503和第二晶體管 504的尺寸和第一反相器501中的第一電阻514和第二反相器502中的第二電 阻515的電阻值。實(shí)驗(yàn)數(shù)據(jù)表明，當(dāng)?shù)谝痪w管503和第二晶體管504阻值不 大于50Q或者不小于1000Q,第一電阻514和第二電阻515的電阻值范圍在 500Q 2000Q之間，同時(shí)保證第 一 電阻514和第二電阻515的電阻值比第一 PMOS晶體管510和第二 PMOS晶體管512的源漏電阻值大至少一個(gè)數(shù)量級(jí) (10倍)時(shí)，就可以有效的提高本發(fā)明存儲(chǔ)單元的抗單粒子翻轉(zhuǎn)能力，特別是 當(dāng)?shù)谝痪w管503和第二晶體管504的阻值為50Q或1000Q時(shí)，第一電阻514 和笫二電阻515的電阻值為800Q時(shí)，本發(fā)明的存儲(chǔ)單元抗單粒子翻轉(zhuǎn)的能力 最強(qiáng)。當(dāng)采用上迷電阻值時(shí)，第一晶體管503、第二晶體管504、第一電阻514和第二電阻515的尺寸在FPGA芯片中的版圖布局中可以很容易的實(shí)現(xiàn)。另夕卜， 在寫(xiě)數(shù)據(jù)時(shí)，第一晶體管503和第二晶體管504采用不大于50Q的電阻，可 提高存儲(chǔ)單元寫(xiě)數(shù)據(jù)的速度；在存儲(chǔ)單元讀數(shù)據(jù)或者不讀也不寫(xiě)數(shù)據(jù)的時(shí)候， 第一晶體管503和第二晶體管504采用不低于1,000Q的高電阻，可以提高存 儲(chǔ)單元抗單祖子翻轉(zhuǎn)的能力。
帶電粒子在節(jié)點(diǎn)516和517擊中N+擴(kuò)散區(qū)時(shí)，如果有一個(gè)點(diǎn)的電壓是 VDD,該點(diǎn)的電壓^皮拉到地電位。第一電阻514或者第二電阻515的電阻值決 定把擊中的點(diǎn)的電壓拉到地的電流的大小。由于第一電阻514和第二電阻515 的電阻值比第一 PMOS晶體管510和第二 PMOS晶體管512的源極端和漏極 端電阻值大，通過(guò)第一 PMOS晶體管510和第二 PMOS晶體管512在節(jié)點(diǎn)508 和506沒(méi)有合適的壓降能夠使該點(diǎn)電壓被拉到VDD。第一電阻514和第二電 阻515可以設(shè)置比第一 PMOS晶體管510和第二PMOS晶體管512的源極端 和漏極端之間電阻的阻值至少大一個(gè)數(shù)量級(jí)(10倍)來(lái)阻止在節(jié)點(diǎn)508和506 上任何可能的壓降。相反的，第一電阻514和第二電阻515的電阻值可以i殳置 在比較低的范圍內(nèi)，僅僅保持節(jié)點(diǎn)508和506的電壓高于第一反相器501和第 二反相器502的開(kāi)關(guān)閾值電壓。第一電阻514和第二電阻515提高了 N+擴(kuò)散 區(qū)的抗單粒子翻轉(zhuǎn)的能力。
如果第一 PMOS晶體管510或者第二 PMOS晶體管512中的一個(gè)或者兩 個(gè)被粒子擊中，第一反相器501或/和第二反相器502的輸出端的邏輯狀態(tài)發(fā) 生改變，由于在第一反相器501和第二反相器502之間加入第一晶體管503 和第二晶體管504,并且在上述兩個(gè)反相器內(nèi)的P溝道晶體管和N溝道晶體管 之間加了第一電阻514和第二電阻515,使得存儲(chǔ)器的邏輯狀態(tài)可以恢復(fù)至原 來(lái)的狀態(tài) 第一電阻514和第二電阻515可以阻止擊中N+擴(kuò)散區(qū)時(shí)在第一反 相器的輸入端508和第二反相器的輸入端506的壓降，增加響應(yīng)P+擴(kuò)散區(qū)被 擊中后的RC延遲時(shí)間，因此當(dāng)SEU傳輸引起電壓改變時(shí)，增加了由當(dāng)前狀態(tài) 恢復(fù)為原來(lái)邏輯狀態(tài)的時(shí)間。同理，當(dāng)?shù)谝籒MOS晶體管511或者第二 NMOS晶體管513中的一個(gè)或 者兩個(gè)被粒子擊中時(shí)，第一電阻514和第二電阻515也可以提供電阻勢(shì)壘，用 以限制由于粒子擊中第一 NMOS晶體管511或者第二 NMOS晶體管513時(shí)在 第一反相器的輸入端508和第二反相器的輸入端506的壓降，提高存儲(chǔ)單元抗 單粒子翻轉(zhuǎn)能力。
圖6是本發(fā)明的另一種實(shí)現(xiàn)方式，參照?qǐng)D5，圖6中僅是第一電阻514和 第二電阻515的放置位置發(fā)生了變化，從而造成了第一反相器501和第二反相 器502的輸出端產(chǎn)生變化。因?yàn)樵趫D6中第一反相器501的第一 PMOS晶體 管的漏極端516和第二反相器502的第二 PMOS晶體管的漏極端517也是單 粒子翻轉(zhuǎn)的敏感區(qū)域，在原理上是通過(guò)保護(hù)該敏感區(qū)域，來(lái)增強(qiáng)電路的抗單粒 子翻轉(zhuǎn)的能力。需要說(shuō)明的是，除了放置位置的變化之外，圖6中對(duì)第一電阻 514和第二電阻515的要求與圖5中并無(wú)區(qū)別。
本發(fā)明說(shuō)明書(shū)中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域?qū)I(yè)技術(shù)人員的公知技術(shù)。
權(quán)利要求
1、抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ)單元電路，包括第一反相器(501)、第二反相器(502)、第一晶體管(503)和第二晶體管(504)，第一晶體管(503)的源極端和漏極端中的一端連接至第一反相器(501)的輸出端(505)，另一端連接至第二反相器(502)的輸入端(506)；第二晶體管(504)的源極端和漏極端中的一端連接至第一反相器(501)的輸入端(508)，另一端連接至第二反相器(502)的輸出端(507)；第一反相器(501)的輸入端(508)和第二反相器(502)的輸入端(506)作為存儲(chǔ)單元電路的數(shù)據(jù)輸入輸出端口，第一晶體管(503)和第二晶體管(504)通過(guò)柵極端電壓偏置和襯底電位控制實(shí)現(xiàn)存儲(chǔ)單元電路的抗單粒子翻轉(zhuǎn)，其特征在于所述的第一反相器(501)包括第一PMOS晶體管(510)、第一NMOS晶體管(511)和第一電阻(514)，第一PMOS晶體管(510)的源極端接電源，第一PMOS晶體管(510)的漏極端和第一電阻(514)的一端相連作為第一反相器(501)的輸出端(505)，第一電阻(514)的另一端接第一NMOS晶體管(511)的漏極端(516)，第一NMOS晶體管(511)的源極端接地，第一PMOS晶體管(510)的柵極端和第一NMOS晶體管(511)的柵極端相連作為第一反相器(501)的輸入端(508)，所述的第一電阻(514)的阻值比第一PMOS晶體管(510)的源極端和漏極端之間電阻的阻值至少大一個(gè)數(shù)量級(jí)；所述的第二反相器(502)包括第二PMOS晶體管(512)、第二NMOS晶體管(513)和第二電阻(515)，第二PMOS晶體管(512)的源極端接電源，第二PMOS晶體管(512)的漏極端和第二電阻(515)的一端相連作為第二反相器(502)的輸出端(507)，第二電阻(515)的另一端接第二NMOS晶體管(513)的漏極端(517)，第二NMOS晶體管(513)的源極端接地，第二PMOS晶體管(512)的柵極端和第二NMOS晶體管(513)的柵極端相連作為第二反相器(502)的輸入端(506)，所述的第二電阻(515)的阻值比第二PMOS晶體管(512)的源極端和漏極端之間電阻的阻值至少大一個(gè)數(shù)量級(jí)。
2、 根據(jù)權(quán)利要求1所述的抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ) 單元電路，其特征在于所述的第一電阻(514)或第二電阻(515)的阻值范 圍為500Q 2000Q。
3、 根據(jù)權(quán)利要求1或2所述的抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的 存儲(chǔ)單元電路，其特征在于所述的第一晶體管(503)或第二晶體管(504) 為PMOS晶體管。
4、 根據(jù)權(quán)利要求1或2所述的抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的 存儲(chǔ)單元電路，其特征在于所述的第一晶體管(503)或第二晶體管(504) 的襯底處于浮空狀態(tài)或接偏置電壓源。
5、 根據(jù)權(quán)利要求1或2所述的抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的 存儲(chǔ)單元電路，其特征在于所述的第一晶體管(503)的柵極端和第二晶體 管(504)的柵極端進(jìn)行柵極端電壓偏置控制時(shí)應(yīng)滿足第一晶體管(503)或第 二晶體管(504)的源4l端和漏極端之間電阻的阻值不大于50Q或不小于 1，000Q。
6、 抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ)單元電路，包括第一反 相器(501)、第二反相器(502)、第一晶體管(503)和第二晶體管(504), 第一晶體管(503)的源極端和漏極端中的一端連接至第一反相器(501 )的輸 出端(505),另一端連接至第二反相器(502)的輸入端(506);第二晶體管 (504 )的源極端和漏極端中的一端連接至第一反相器(501 )的輸入端(508 ),另一端連接至第二反相器(502)的輸出端(507);第一反相器(501 )的輸入 端(508)和第二反相器(502)的輸入端(506)作為存儲(chǔ)單元電路的數(shù)據(jù)輸 入輸出端口，第一晶體管(503)和第二晶體管(504)通過(guò)柵極端電壓偏置和 襯底電位控制實(shí)現(xiàn)存儲(chǔ)單元電if各的抗單粒子翻轉(zhuǎn)，其特征在于所述的第一反 相器(501)包括第一PMOS晶體管(510)、第一NMOS晶體管(511)和第 一電阻(514),第一 PMOS晶體管(510)的源極端接電源，第一 PMOS晶 體管(510)的漏極端和第一電阻(514)的一端相連，第一電阻(514)的另一端接第一NMOS晶體管(511)的漏極端(516)并作為第一反相器(501) 的輸出端(505),第一 NMOS晶體管(511 )的源極端接地，第一 PMOS晶 體管(510)的柵極端和第一 NMOS晶體管(511)的柵極端相連作為第一反 相器(501)的輸入端(508),所述的第一電阻(514)的阻值比第一 PMOS 晶體管(510)的源極端和漏極端之間電阻的阻值至少大一個(gè)數(shù)量級(jí)；所述的 第二反相器(502 )包括第二 PMOS晶體管(512 )、第二 NMOS晶體管(513 ) 和第二電阻(515)，第二PMOS晶體管(512)的源極端接電源，第二PMOS 晶體管(512)的漏極端和第二電阻(515)的一端相連，第二電阻(515)的 另一端接第二NMOS晶體管(513)的漏極端(517)并作為第二反相器(502) 的輸出端(507)，第二 NMOS晶體管(513)的源極端接地，第二 PMOS晶 體管(512)的柵極端和第二 NMOS晶體管(513)的柵極端相連作為第二反 相器(502)的輸入端(506)，所述的第二電阻(515)的阻值比第二 PMOS 晶體管(512)的源極端和漏極端之間電阻的阻值至少大一個(gè)數(shù)量級(jí)。
7、 根據(jù)權(quán)利要求6所述的抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ) 單元電路，其特征在于所述的第一電阻(514)或第二電阻(515)的阻值范 圍為500Q~2000Q。
8、 根據(jù)權(quán)利要求6或7所述的抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的 存儲(chǔ)單元電路，其特征在于所述的第一晶體管(503)或第二晶體管(504) 為PMOS晶體管。
9、 根據(jù)權(quán)利要求6或7所述的抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的 存儲(chǔ)單元電路，其特征在于所述的第一晶體管(503)或第二晶體管(504) 的襯底處于浮空狀態(tài)或接偏置電壓源。
10、 根據(jù)權(quán)利要求6或7所述的抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的 存儲(chǔ)單元電路，其特征在于所述的第一晶體管(503)的柵極端和第二晶體 管(504)的柵極端進(jìn)行柵極端電壓偏置控制時(shí)應(yīng)滿足第一晶體管(503)或第 二晶體管(504)的源極端和漏極端之間電阻的阻值不大于50Q或不小于 1'000Q。
全文摘要
抗輻射加固FPGA芯片中抗單粒子翻轉(zhuǎn)的存儲(chǔ)單元電路，包括兩個(gè)反相器和兩個(gè)晶體管，兩個(gè)反相器交叉連接，通過(guò)控制兩個(gè)晶體管的柵極電壓和襯底電位來(lái)實(shí)現(xiàn)對(duì)兩個(gè)晶體管源極端和漏極端的電阻值的調(diào)節(jié)，兩個(gè)晶體管源極端和漏極端電阻的阻值不大于50Ω或不小于1,000Ω。反相器設(shè)計(jì)方面，在現(xiàn)有的由PMOS管和NMOS管構(gòu)成的電路中加入了電阻，電阻連接在PMOS晶體管和NMOS晶體管的漏極端之間。本發(fā)明通過(guò)在反相器中加入電阻，實(shí)現(xiàn)了存儲(chǔ)單元的抗單粒子翻轉(zhuǎn)，并且本發(fā)明的存儲(chǔ)電路具有噪聲小，功耗低和占用面積小，版圖和工藝上容易在抗輻射FPGA芯片設(shè)計(jì)中實(shí)現(xiàn)的優(yōu)點(diǎn)。
文檔編號(hào)G11C11/412GK101552034SQ20091007890
公開(kāi)日2009年10月7日 申請(qǐng)日期2009年2月27日 優(yōu)先權(quán)日2009年2月27日
發(fā)明者劉增榮, 濤 周, 孫華波, 尚祖賓, 帆 張, 文治平, 李學(xué)武, 慜 王, 雷 王, 雷 陳 申請(qǐng)人:北京時(shí)代民芯科技有限公司;中國(guó)航天時(shí)代電子公司第七七二研究所