專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及一種具有糾錯功能的半導體存儲裝置。
技術背景近年來，在半導體存儲裝置的領域中，電路朝著微細化方向不斷發(fā)展， 伴隨這一發(fā)展，軟錯誤等錯誤的發(fā)生率不斷提高。作為解決此問題的對策， 開發(fā)出一種具有糾錯功能的半導體存儲裝置。在下述專利文獻l中，公開了一種具有糾錯功能的半導體存儲裝置的示例。在專利文獻l中記述了為了檢驗半導體存儲裝置，而有必要能夠 分別獨立地實施存儲單元的檢查、和糾錯用電路的檢查。[專利文獻1]日本專利公開昭62-1198號公報(第二頁)(發(fā)明所要解決的課題)專利文獻1所公開的半導體存儲裝置中的用來糾錯的編碼電路及譯碼 電路的檢查順序如下所示。從外部向存儲單元陣列寫入包含比特誤差(bit error)的數據，并且將能夠校正該數據的校驗位寫入存儲單元陣列。然后， 使譯碼電路有效，從存儲單元陣列讀出數據,以檢查是否已進行了糾錯。還有，當進行編碼電路的檢查時，將編碼電路所生成的數據寫入存儲 單元陣列。然后，直接向外部讀出該所寫入的數據，來檢查編碼電路是否 正進行所期望的動作。這樣一來，當檢查糾錯用電路時，有必要向存儲單元寫入數據，然后 讀出所寫入的數據。即使在存儲單元陣列中存在不良存儲單元時，當將該 半導體存儲裝置判斷為不良品時、或通過使用冗余修補方案(redundancy r印air scheme)將有缺陷的存儲單元與無缺陷的存儲單元進行置換來使之成 為在整個存儲單元不存在物理缺陷的狀態(tài)時，則也能夠利用上述所示的存 儲單元進行檢查。然而，有時也使用了物理不良的存儲單元，并在包含該存儲單元的數 據的情況下進行糾錯。此時， 一旦存在不良存儲單元時，則因為從外部輸 入的數據、和從寫有該數據的存儲單元讀出的數據有可能不同，所以即使 編碼電路及譯碼電路正常動作，也仍得出所述這些電路是不良電路的檢查 結果。也就是，當通過糾錯而輸出正常數據時，雖然半導體存儲裝置應該 被判斷為良品，但是卻被判斷成為不良品，從而出現了無法正確進行檢查 的問題。發(fā)明內容本發(fā)明的目的在于在具有糾錯功能的半導體存儲裝置中，可以在不 受存儲單元影響的情況下進行糾錯用電路的檢查。 (解決課題的方法)為了解決所述課題，本發(fā)明所闡述的方法是涉及一種下記所述的半導 體存儲裝置，該半導體存儲裝置具有生成對應輸入數據的奇偶數據的奇 偶數據生成電路(parity data generating circuit);存儲所述輸入數據的正規(guī) (normal)存儲單元陣列；存儲所述奇偶數據的奇偶存儲單元陣列(parity memory cell array);鎖存輸入數據或從所述正規(guī)存儲單元陣列讀出的數據 的正規(guī)數據鎖存部；選擇輸入數據或所述奇偶數據并輸出的輸入逸擇電路； 鎖存所述輸入選擇電路的輸出或從所述奇偶存儲單元陣列讀出的數據并輸 出的奇偶數據鎖存部；以及使用在所述奇偶數據鎖存部鎖存的數據，對在 所述正規(guī)數據鎖存部鎖存的數據進行錯誤檢測，當檢測出錯誤時進行糾錯 并將所獲得的結果輸出的糾錯電路(error correction circuit)。所述半導體存 儲裝置構成為能夠將所迷奇偶數據鎖存部的輸出向該半導體存儲裝置的外 部輸出。根據本發(fā)明，因為能夠向糾錯回路提供來自正規(guī)數據鎖存部的輸入數 據和來自奇偶數據鎖存部的奇偶數據，所以能夠在不被正規(guī)存儲單元陣列 及奇偶存儲單元陣列影響的情況下對糾錯電路進行檢查。還有，因為從奇 偶數據鎖存部輸出由奇偶數據生成電路所生成的奇偶數據，所以能夠在不 受奇偶存儲單元陣列影響的情況下對奇偶數據生成電路進行檢查。(發(fā)明的效果)根據本發(fā)明，不管是否存在不良存儲單元，都能夠正確地進行糾錯電 路及奇偶數據生成電路的檢查。特別是在不僅能對軟錯誤等暫時產生的錯 誤進行校正而且還以允許在存儲單元陣列中包含物理不良并可進行糾錯為 前提所構成的半導體存儲裝置中，能夠使品質及成品率得以提高。


圖l是表示第圖2是表示圖 的電路圖。圖3是表示第圖4是表示圖 例的電路圖。(符號說明)121416、 21618、 21822、 24、 222、2628323436100、 200 246、 248一實施方式所涉及的半導體存儲裝置的構成的方塊圖。 1的正規(guī)數據鎖存部及寫緩沖器(write buffer)的構成示例二實施方式所涉及的半導體存儲裝置的構成的方塊圖。 3的開關電路、正規(guī)數據鎖存電路及寫緩沖器的構成示正規(guī)存儲單元陣列 奇偶存儲單元陣列 正規(guī)數據鎖存部 奇偶數據鎖存部 224 寫緩沖器 糾錯電路奇偶數據生成電路輸入選摔電路寫控制電路輸出選擇電路半導體存儲裝置開關電路具體實施方式
下面， 一邊參照附圖， 一邊關于本發(fā)明的實施方式進行說明。 (第一實施方式)圖1是表示第一實施方式所涉及的半導體存儲裝置100的構成的方塊圖。圖1的半導體存儲裝置100具有糾錯功能，該半導體存儲裝置包括 正規(guī)存儲單元陣列12、奇偶存儲單元陣列14、正規(guī)數據鎖存部16、奇偶 數據鎖存部18、作為寫入控制電路的寫緩沖器22和24、糾錯電路26、奇 偶數據生成電路28、輸入選擇電路32、寫控制電路34、輸出選摔電路36 以及"或"門(OR gate)38。正規(guī)存儲單元陣列12及奇偶存儲單元陣列14 分別具有多個存儲單元。存儲單元是例如SRAM(static random-access memory,靜態(tài)隨機存取存儲)單元。輸入數據DI被從圖1的半導體存儲裝 置100的外部輸入到端子2。 一通常動作時一首先，關于圖1的半導體存儲裝置100的通常動作進行說明。寫動作 的進行如下戶斤示。按照外部提供的寫命令所生成的寫允許信號(write enable signal)WE被 輸入寫控制電路34。寫控制電路34使寫控制信號NWC及PWC成為使能 (enable)狀態(tài)。奇偶數據生成電路28生成對應輸入數據DI的奇偶數據PR 并輸出。正規(guī)數據用的寫緩沖器22將輸入數據DI向正規(guī)數據鎖存部16輸出。 輸入選擇電路32選擇奇偶數據生成電路28所輸出的奇偶數據PR，并向奇 偶數據用的寫緩沖器24輸出。寫緩沖器24將輸入選擇電路32的輸出PI 向奇偶數據鎖存部18輸出。正規(guī)數據鎖存部16暫時鎖存輸入數據DI。奇偶數據鎖存部18鎖存輸 入選擇電路32的輸出PI(奇偶數據)。正規(guī)數據鎖存部16及奇偶數據鎖存 部18將鎖存的數據寫入正規(guī)存儲單元陣列12及奇偶存儲單元陣列14。如 上所述，寫動作結束。讀動作的進行如下所示。按照外部提供的讀命令，正規(guī)數據鎖存部16 及奇偶數據鎖存部18分別從正規(guī)存儲單元陣列12及奇偶存儲單元陣列14 讀出數據后加以鎖存，并向糾錯電路26輸出。糾錯電路26使用在奇偶數據鎖存部18鎖存的數據，對在正規(guī)數據鎖 存部16鎖存的數據進行錯誤檢測。當檢測出錯誤時，糾錯電路26使用在 奇偶數據鎖存部18鎖存的數據，對在正規(guī)數據鎖存部16鎖存的數據進行 糾錯，并將所獲得的校正后的數據向輸出選擇電路36輸出。輸出逸擇電路36按照奇偶電路檢查信號PCI，選擇糾錯電路26的輸出，并作為輸出數 據DO進行輸出。輸出數據DO從端子4向圖1的半導體存儲裝置100的 外部輸出。如上所述，讀動作結束。圖2是表示圖1的正規(guī)數據鎖存部16及寫緩沖器22的構成示例的電 路圖。正規(guī)數據鎖存部16具有數據鎖存電路16A，數據鎖存電路16A包 括放大器52、 PMOS晶體管53、 NMOS晶體管54、反相器(inverter)55、 緩沖器56、預充電電路(prechargecircuit)57以及門(gate)58、 59。正規(guī)數據鎖存部16包括n個(n為2以上的整數)與數據鎖存電路16A 具有相同構成的電路。寫緩沖器22包括n個與緩沖器22A具有相同構成 的電路。在此，作為示例，對處理正規(guī)數據鎖存部16及寫緩沖器22的輸 入/輸出數據中的一位(one bit)的數據鎖存電路16A及緩沖器22A進行說 明。在與數據鎖存電路16A及緩沖器22A具有相同構成的電路中，除了以 對應各自電路的不同的位(bit)作為處理對象以外，其余的處理方法均與數 據鎖存電路16A及緩沖器22A相同。首先，在沒有進行動作時(處于待機狀態(tài)時)，數據鎖存允許信號LE及 數據鎖存信號LF為低電位(low potential) "L"，信號RAP為高電位"H"， 信號RAN為"L"。由于PMOS晶體管53及NMOS晶體管54斷開(OFF)， 所以放大器52不進行動作。因為預充電信號LP成為使能狀態(tài)("H")， 所以預充電電路57的所有晶體管接通(ON)。在與正規(guī)存儲單元陣列12之 間進行數據DNL[O]傳輸的位線DL、 /DL被預充電到電位VDD/2。在寫動作時，數據鎖存電路16A進行下記所示動作。首先，預充電信 號LP成為禁止(disenable)狀態(tài)("L")，預充電電路57停止。還有，由于 數據鎖存允許信號LE成為"H"，信號RAP成為"L"，信號RAN成為"H"， 所以放大器52作為放大器及鎖存電路進行動作。然后，按照寫允許信號WE,寫控制電路34使寫控制信號NWC成為 使能狀態(tài)，所以緩沖器22A將輸入數據DI
向數據鎖存電路16A輸出， 放大器52鎖存來自外部的輸入數據DI[O]。鎖存的數據被寫入正規(guī)存儲單 元陣列12。在此，有必要使緩沖器22A的驅動能力高于放大器52的驅動 能力。一旦向存儲單元陣列12的寫動作結束，則使數據鎖存允許信號LE成為禁止狀態(tài)("L")，使預充電信號LP成為使能狀態(tài)("H")。預充電電路 57再次對位線DL、 /DL進行預充電。在讀動作時，數據鎖存電路16A進行如下所述的動作。首先，按照讀 命令，預充電信號LP成為禁止狀態(tài)("L")。然后，來自存儲單元的數據 被傳輸給DL及/DL。當充分進行了數據傳輸后，通過使數據鎖存允許信號 LE成為使能狀態(tài)("H")，從而放大器52作為為了進行讀出所使用的放大 器及鎖存電路而進行動作，并將從存儲單元讀出的數據作為數據 DND
(信號DD或信號DD、/DD所表示的差動信號)向糾錯電路26輸出。一旦讀動作結束，則使數據鎖存允許信號LE成為禁止狀態(tài)("L")， 使預充電信號LP成為使能狀態(tài)("H")。預充電電路57再次對位線DL、 /DL進行預充電。這樣一來，正規(guī)數據鎖存部16進行雙向鎖存，即進行寫數據及讀出 數據的鎖存。奇偶數據鎖存部18包括m個(m為2以上的整數)與數據鎖存電路16A 具有相同構成的電路，且該m個電路中包含數據鎖存電路18A。寫緩沖器 24包括m個與緩沖器22A具有相同構成的電路，且在該m個電路中包含 緩沖器24A。奇偶數據鎖存部18除了用數據DPL^、DPD及寫緩沖器24的輸出取代 數據DNL、 DND及寫緩沖器22的輸出來進行處理以外，其余均與正規(guī)數 據鎖存部16相同。還有，寫緩沖器24除了用輸入選擇電路32的輸出PI 及寫控制信號PWC取代輸入信號DI及寫控制信號NWC來進行處理以外， 其余均與寫緩沖器22相同，所以省略關于奇偶數據鎖存部18及寫緩沖器 24的詳細i兌明。一糾錯電路檢查時一圖1的半導體存儲裝置100通過使糾錯電路檢查信號ECI成為使能狀 態(tài)("H")而被設定成糾錯電路檢查模式。因為數據鎖存信號LF成為"H"， 所以預充電電路57不進行動作，而放大器52進行動作，正規(guī)數據鎖存部 16及奇偶數據鎖存部18通常作為鎖存電路繼續(xù)進行鎖存動作。此時，輸 入選擇電路32選擇來自外部的輸入數據DI并輸出。還有，為了將輸入數 據DI寫入正規(guī)數據鎖存部16，正規(guī)/奇偶寫逸摔信號NPSEL指示應該選摔正規(guī)數據鎖存部16。然后，根據外部輸入的寫命令，進行寫動作。按照寫允許信號WE、 糾錯電路檢查信號ECI以及正規(guī)/奇偶寫控制信號NPSEL的邏輯值，寫控 制電路34僅使寫控制信號NWC成為使能狀態(tài)，從而使寫緩沖器22有效。 由于該動作，而使得僅在正規(guī)數據鎖存部16寫入了輸入數據DI。其次，為了向奇偶數據鎖存部18進行寫入，正規(guī)/奇偶寫選摔信號 NPSEL指示應該選擇奇偶數據鎖存部18。然后根據外部輸入的寫命令， 而進行寫動作。按照寫允許信號WE、糾錯電路檢查信號ECI以及正規(guī)/ 奇偶寫控制信號NPSEL的邏輯值，寫控制電路34僅使寫控制信號PWC 成為使能狀態(tài)，從而使寫緩沖器24有效。由于該動作，而使得僅在奇偶數 據鎖存部18寫入了輸入數據DI。由上所述，能夠將任意的外部數據寫入正規(guī)數據鎖存部16及奇偶數據 鎖存部18。在正規(guī)存儲單元陣列12及奇偶存儲單元陣列14也寫入了相同 的數據。其次，從外部輸入了讀命令。雖然正規(guī)數據鎖存部16及奇偶數據鎖存 部18在通常動作時為了能夠鎖存來自存儲單元的數據而有必要在從存儲 單元讀出數據的期間進行預充電，不過在糾錯電路檢查時通常作為鎖存電 路進行動作。由此，正規(guī)數據鎖存部16及奇偶數據鎖存部18在不被從存 儲單元讀出的數據影響的情況下保持上一次鎖存的數據。也就是，在正規(guī) 數據鎖存部16及奇偶數據鎖存部18中保持在向它們進行寫動作時的輸入 數據DI。這些被保持在正規(guī)數據鎖存部16及奇偶數據鎖存部18的數據作為數 據DND、 DPD向糾錯電路26輸出。糾錯電路26根據數據DND、 DPD進 行錯誤檢測，當檢測出錯誤時進而進行糾錯，并將所獲得的結果向輸出選 擇電路36輸出。輸出選擇電路36選擇糾錯電路26的輸出后進行輸出。根據向正規(guī)數據鎖存部16輸入的輸入數據、以及向奇偶數據鎖存部 18輸入的輸入數據，可以獲知作為糾錯電路26的輸出所應得到的預期值。 因此，通過將實際從糾錯電路26輸出的值和預期值進行比較，從而不管是 否存在不良存儲單元都能夠對糾錯電路本身進行檢查。此外，在向正規(guī)數據鎖存部16進行寫入的動作、和向奇偶數據鎖存部18進行寫入的動作中，無論先進行哪一個動作都可以。 一奇偶數據生成電路檢查時一圖1的半導體存儲裝置100通過使奇偶電路檢查信號PCI成為使能狀 態(tài)("H")而被設定成奇偶電路檢查模式。因為數據鎖存信號LF成為"H"， 所以預充電電路57不進行動作，而放大器52進行動作，正規(guī)數據鎖存部 16及奇偶數據鎖存部18通常作為鎖存電路繼續(xù)進行鎖存動作。此時，輸然后，根據從外部輸入的寫命令，進行寫動作。按照寫允許信號WE、 糾錯電路檢查信號ECI以及正規(guī)/奇偶寫控制信號NPSEL的邏輯值，寫控 制電路34使寫控制信號PWC成為使能狀態(tài)，從而使寫緩沖器24有效。 由于該動作，奇偶數據PR被寫入奇偶數據鎖存部18。在奇偶存儲單元陣 列14也寫入了相同的數據。在此，因為不使用正規(guī)數據鎖存部16的數據， 所以寫緩沖器22可以是有效/無效狀態(tài)中的任一狀態(tài)。然后，從外部輸入了讀命令。在奇偶數據生成電路檢查時，也如上述 所示，奇偶數據鎖存部18通常作為鎖存電路進行動作。由此，奇偶數據鎖 存部18在不被從存儲單元讀出的數據影響的情況下保持上一次鎖存的數 據。也就是，在奇偶數據鎖存部18中保持有奇偶數據PR。保持在奇偶數據鎖存部18的數據作為數據DPD向輸出選擇電路36 輸出。輸出選摔電路36按照奇偶電路檢查信號PCI選擇奇偶數據鎖存部 18的輸出數據DPD后，作為輸出數據DO進行輸出。輸出數據DO從端 子4向圖1的半導體存儲裝置100的外部輸出。總之，如圖1所示，奇偶 數據鎖存部18將鎖存的數據DPD通過端子4向半導體存儲裝置100的外 部輸出。根據向奇偶數據鎖存部18輸入的輸入數據，可以獲知作為奇偶數據所 應得到的預期值。因此，通過將實際在奇偶數據生成電路28中生成并經由 奇偶數據鎖存部18而輸出的奇偶數據和預期值之間進行比較，從而不管是 否存在不良存儲單元，都能夠對奇偶數據生成電路本身進行檢查。(第二實施方式)圖3是表示第二實施方式所涉及的半導體存儲裝置200的構成的方塊 圖。在圖3的半導體存儲裝置200中，除了用正規(guī)數據鎖存部216、奇偶數據鎖存部218和作為寫入控制電路的寫緩沖器222、224來取代正規(guī)數據 鎖存部16、奇偶數據鎖存部18以及寫緩沖器22、 24以外，其余均與圖1 的半導體存儲裝置100相同。正規(guī)數據鎖存部216具有正規(guī)讀出放大器 (normal sense amplifier)列242、開關電路246和正規(guī)數據鎖存電路262。奇 偶數據鎖存部218具有奇偶讀出放大器列244、開關電路248和奇偶數據 鎖存電路264。圖4是表示圖3的開關電路246、正規(guī)數據鎖存電路262以及寫緩沖 器222的構成示例的電路圖。正規(guī)數據鎖存電路262具有數據鎖存電路 262A，數據鎖存電路262A具有兩個反相器，其中的一個反相器的輸入與 另一個反相器的輸出相連接。正規(guī)數據鎖存電路262包括n個與數據鎖存電路262A具有相同構成 的電路。寫緩沖器222包括n個與緩沖器222A具有相同構成的電路。開 關電路246包括n個與開關246A具有相同構成的電路。在此，作為示例，對處理正規(guī)數據鎖存電路262、寫緩沖器222及開 關電路246的輸入/輸出數據中的一位的數據鎖存電路262A、緩沖器222A 及開關246A進行說明。在與數據鎖存電路262A、緩沖器222A及開關246A 具有相同構成的電路中，除了以對應各自電路的不同的位作為處理對象以 外，其余的處理方法均與數據鎖存電路262A、緩沖器222A及開關246A 相同。奇偶數據鎖存電路264包括m個與數據鎖存電路262A具有相同構成 的電路，且在該m個電路中包含數據鎖存電路264A。寫緩沖器224包括 m個與緩沖器222A具有相同構成的電路，且在該m個電路中包含緩沖器 224A。開關電路248包括m個與開關246A具有相同構成的電路。奇偶數據鎖存電路264、寫緩沖器224及開關電路248除了處理與它 們分別對應的數據以外，其余均與正規(guī)數據鎖存電路262、寫緩沖器222 及開關電路246相同。—通常動作時一在通常動作時，因為"或"門38輸出的開關控制信號SC(與圖1的數 據鎖存信號LF相同)是"L",所以開關電路246、 248的開關246A等經常 為接通(ON)狀態(tài)。由此，正規(guī)讀出放大器列242和正類L凄t據鎖存電路262之間、以及奇偶讀出放大器列244和奇偶數據鎖存電路264之間成為導通 狀態(tài)。在讀動作時，正規(guī)讀出放大器列242及奇偶讀出放大器列244分別放 大從正規(guī)存儲單元陣列12及奇偶存儲單元陣列14讀出的數據并輸出給開 關電路246、 248。數據鎖存電路262A、 264A等作為為了進行讀出所使用 的放大器及鎖存電路而進行動作。寫動作及讀動作時的其它動作與第一實 施方式相同。在此，數據鎖存電路262A、 264A等因為沒有必要放大所讀出的數據， 所以只要是圖4所示的單純的反相鎖存電路(inverter latch circuit)即可。不 過，有必要使正規(guī)讀出放大器列242及奇偶讀出放大器列244所具有的讀 出放大器的驅動能力大于數據鎖存電路262A、 264A等的驅動能力。也就 是，有必要能夠利用讀出放大器來使數據鎖存電路262A、 264A等的數據 反相。一糾錯電路檢查時及奇偶數據生成電路檢查時一在檢查糾錯電路26時及檢查奇偶數據生成電路28時，因為開關控制 信號SC成為"H"，所以開關電路246、 248斷開。正規(guī)讀出放大器列242 和正規(guī)數據鎖存電路262之間、以及奇偶讀出放大器列244和奇偶數據鎖 存電路264之間成為非導通狀態(tài)，從而被電氣斷開。由此，正規(guī)數據鎖存 電路262和奇偶數據鎖存電路264的數據沒有被讀出放大器的輸出所覆寫 (overwrite)。因此，與圖1的半導體存儲裝置100相同，通過向正規(guī)數據 鎖存部216及奇偶數據鎖存部218寫入數據，從而不管是否存在不良存儲 單元，都能夠進行糾錯電路26和奇偶數據生成電路28的檢查?？傊?，如 圖3所示，奇偶數據鎖存電路264將鎖存的數據PD通過端子4向半導體 存儲裝置200的外部輸出。此外，開關電路246、 248在檢查糾錯電路時及檢查奇偶數據生成電路 時沒有必要總為斷開狀態(tài)。也就是，在寫動作時開關電路246、 248可以為 接通狀態(tài)，此時向讀出放大器242、 244及存儲單元陣列12、 14寫入數據。 僅在讀動作時，才有必要使開關電路246、 248成為斷開狀態(tài)。由此，能夠 防止來自不良存儲單元的錯誤數據向正規(guī)數據鎖存電路262和奇偶數據鎖 存電路264傳輸，從而能夠實現對糾錯電路26及奇偶數據生成電路28的正確檢查。在圖1的半導體存儲裝置100中，因為數據鎖存電路16A等的驅動能 力通常比在對存儲單元進行讀出時的正規(guī)存儲單元陣列12等的驅動能力大很多，所以數據鎖存電路能夠在不受存儲單元數據影響的情況下繼續(xù)保持已鎖存的數據。由此，不需要設置使存儲單元和數據鎖存電路16A之間 斷開的開關。不過，數據鎖存電路需要具有預充電功能。在圖3的半導體存儲裝置200中，因為數據鎖存電路262A等的驅動 能力小，所以由于讀出放大器輸出或來自存儲單元的讀出數據而造成數據 鎖存電路262A等的數據反相。因而，設置有使存儲單元陣列或讀出放大 器、與數據鎖存電路262A等之間電氣斷開的開關電路246、 248。由此， 能夠防止數據鎖存電路的數據被存儲單元陣列或讀出放大器的輸出數據破 壞。(產業(yè)上的利用可能性)如以上說明所示，因為本發(fā)明能夠在不受存儲單元陣列所具有的缺陷 的影響下對糾錯電路等進行檢查，所以對于具有糾錯功能的半導體存儲裝 置等來說是有用的。
權利要求
1.一種半導體存儲裝置，其特征在于該半導體存儲裝置，具有奇偶數據生成電路，生成對應輸入數據的奇偶數據，正規(guī)存儲單元陣列，存儲所述輸入數據，奇偶存儲單元陣列，存儲所述奇偶數據，正規(guī)數據鎖存部，鎖存輸入數據或從所述正規(guī)存儲單元陣列讀出的數據，輸入選擇電路，選擇輸入數據或所述奇偶數據并進行輸出，奇偶數據鎖存部，鎖存所述輸入選擇電路的輸出或從所述奇偶存儲單元陣列讀出的數據并輸出，以及糾錯電路，使用在所述奇偶數據鎖存部鎖存的數據，對在所述正規(guī)數據鎖存部鎖存的數據進行錯誤檢測，當檢測出錯誤時進行糾錯，并將所獲得的結果輸出；該半導體存儲裝置構成為能夠將所述奇偶數據鎖存部的輸出向該半導體存儲裝置的外部輸出。
2. 根據權利要求l所述的半導體存儲裝置，其特征在于 能夠控制所述正規(guī)數據鎖存部及所述奇偶數據鎖存部是否進行鎖存動作，該正規(guī)數據鎖存部及該奇偶數據鎖存部按照控制信號繼續(xù)進行所述 鎖存動作。
3. 根據權利要求1所述的半導體存儲裝置，其特征在于 該半導體存儲裝置還包括寫入控制電路，該寫入控制電路控制是否將所述輸入數據向所述正規(guī)數據鎖存部輸出，所述正規(guī)數據鎖存部通過所述寫入控制電路接收所述輸入數據。
4. 根據權利要求1所述的半導體存儲裝置，其特征在于 該半導體存儲裝置還包括寫入控制電路，該寫入控制電路控制是否將所述輸入逸擇電路的輸出向所述奇偶數據鎖存部輸出，所述奇偶數據鎖存部通過所述寫入控制電路接收所述輸入選擇電路的輸出。
5. 根據權利要求1所述的半導體存儲裝置，其特征在于 該半導體存儲裝置，還包括第一寫入控制電路，控制是否將所述輸入數據向所述正規(guī)數據鎖存部 輸出，和第二寫入控制電路，控制是否將所述輸入選擇電路的輸出向所述奇偶數據鎖存部輸出；所述正規(guī)數據鎖存部通過所述第一寫入控制電路接收所迷輸入數據， 所述奇偶數據鎖存部通過所述第二寫入控制電路接收所述輸入逸擇電路的輸出。
6. 根據權利要求5所迷的半導體存儲裝置，其特征在于 所述第一及第二寫入控制電路在所述正規(guī)數據鎖存部及奇偶數據鎖存部進行鎖存動作的期間對是否進行輸出加以控制。
7. 根據權利要求1所迷的半導體存儲裝置，其特征在于 該半導體存儲裝置還包括能夠使所述正規(guī)存儲單元陣列和所述正規(guī)數據鎖存部之間、以及所述奇偶存儲單元陣列和所述奇偶數據鎖存部之間 電氣斷開的電路。
8. 根據權利要求1所述的半導體存儲裝置，其特征在于 所述正規(guī)數據鎖存部，具有正規(guī)數據鎖存電路，進行鎖存動作，和正規(guī)讀出放大器列，放大從所述正規(guī)存儲單元陣列讀出的數據； 所述奇偶數據鎖存部，具有 奇偶數據鎖存電路，進行鎖存動作，和奇偶讀出放大器列，放大從所述奇偶存儲單元陣列讀出的數據。
9. 根據權利要求8所述的半導體存儲裝置，其特征在于 所述正規(guī)數據鎖存部還具有能夠使所述正規(guī)讀出放大器列和所述正規(guī)數據鎖存電路之間電氣斷開的第一開關電路，所述奇偶數據鎖存部還具有能夠使所述奇偶讀出放大器列和所迷奇 偶數據鎖存電路之間電氣斷開的第二開關電路。
10. 根據權利要求9所述的半導體存儲裝置，其特征在于所迷正規(guī)數據鎖存電路及所述奇偶數據鎖存電路也具有為了進行讀 出所使用的放大器的功能。
11. 根據權利要求9所述的半導體存儲裝置，其特征在于 所述第一及第二開關電路在通常動作時導通，在檢查所述糾錯電路時及檢查所述奇偶數據生成電路時成為非導通。
12. 根據權利要求l所述的半導體存儲裝置，其特征在子 將所述糾錯電路所輸出的數據向該半導體存儲裝置的外部輸出時所經由的端子，兼作將所述奇偶數據鎖存部所鎖存的數據向該半導體存儲裝 置的外部輸出時所經由的端子。
13. 根據權利要求12所述的半導體存儲裝置，其特征在于 該半導體存儲裝置還包括輸出選擇電路，該輸出選擇電路選擇所述糾錯電路的輸出或在所述奇偶數據鎖存部鎖存的數據并進行輸出。
14. 根據權利要求l所述的半導體存儲裝置，其特征在于將輸向所述正規(guī)數據鎖存部的輸入數據輸入時所經由的端子，兼作將 輸向所述輸入選擇電路的輸入數據輸入時所經由的端子。
15. 根據權利要求l所述的半導體存儲裝置，其特征在于 所述正規(guī)存儲單元陣列及奇偶存儲單元陣列由多個靜態(tài)隨機存取存儲單元構成。
全文摘要
本發(fā)明公開了一種在不受存儲單元影響的情況下對用來糾錯的電路進行檢查的半導體存儲裝置。該半導體存儲裝置構成為具有生成對應輸入數據的奇偶數據的奇偶數據生成電路，鎖存輸入數據或從正規(guī)存儲單元陣列讀出的數據的正規(guī)數據鎖存部，選擇輸入數據或所述奇偶數據并輸出的輸入選擇電路，鎖存所述輸入選擇電路的輸出或從奇偶存儲單元陣列讀出的數據并輸出的奇偶數據鎖存部，以及使用在所述奇偶數據鎖存部鎖存的數據對在所述正規(guī)數據鎖存部鎖存的數據進行錯誤檢測、當檢測出錯誤時進行糾錯并將所獲得的結果輸出的糾錯電路；該半導體存儲裝置能夠將所述奇偶數據鎖存部的輸出向該半導體存儲裝置的外部輸出。
文檔編號G11C29/42GK101404185SQ20081021359
公開日2009年4月8日 申請日期2008年9月19日 優(yōu)先權日2007年10月4日
發(fā)明者貞方博之, 飯?zhí)镎婢?申請人:松下電器產業(yè)株式會社