專利名稱:快閃存儲設(shè)備的制作方法
技術(shù)領(lǐng)域:
本發(fā)明一般涉及快閃存儲設(shè)備,而且更具體地,涉及能夠利用自升壓在 讀操作中防止干擾的快閃存儲設(shè)備。
背景技術(shù):
隨著移動和多媒體產(chǎn)品市場的增長,對即使斷電也能保持數(shù)據(jù)的高容量 非易失性存儲器(例如電可編程和可擦除快閃存儲器)的需求不斷增長。作 為這種需求的結(jié)果,各種類型的快閃存儲器已經(jīng)被開發(fā)出來。
通常所用的快閃存儲器類型包括NOR快閃存儲器和NAND快閃存儲 器。它們使用不同布置的單位存儲單元。NOR快閃存儲器由于利用了溝道 熱電子(CHE)注入編程機制而具有較高的編程速率,以及由于它的單元陣 列結(jié)構(gòu)而具有較好的隨機存取屬性。然而,NOR快閃存儲器比NAND快閃 存儲器需要更大的每存儲單元芯片面積。由于NAND快閃存儲器的存儲密 度較大,它比NOR快閃存儲器具有更低的每存儲位成本。另外,NAND快 閃存儲器與NOR快閃存儲器相比典型地具有增加的耐久性。結(jié)果, 一般將 NAND快閃存儲器用作大容量存儲設(shè)備,在其中隨機存取時間不重要。
NAND快閃存儲單元通過操縱浮置柵極上的電荷量來存儲數(shù)據(jù)。浮置柵 極位于半導(dǎo)體襯底內(nèi)的控制柵極和溝道區(qū)之間。使用控制沖冊極來操縱浮置柵 極上的電荷電平。將控制柵極連接到字線,借其可以控制控制柵極的電壓。 通過操縱上面的控制柵極相對于下面的溝道區(qū)的電壓電平,能夠?qū)㈦娮右迫?或移出浮置柵極,從而改變浮置柵極的電荷。 一旦已經(jīng)設(shè)置了浮置柵極的電 荷電平,浮置柵極在沒有引起后續(xù)的電子移入或移出浮置柵極所必需的足夠 高電勢差的情況下傾向于維持電荷不變,從而提供在電源中斷時保持數(shù)據(jù)的 能力。因為溝道區(qū)基于浮置柵極電荷電平而經(jīng)受不同的電場,存儲單元的閾 電壓將會根據(jù)浮置柵極的電荷電平而改變,從而提供一種確定存儲單元狀態(tài) 的方法。NAND快閃存儲器的存儲單元處于擦除狀態(tài)或編程狀態(tài)。
處于擦除狀態(tài)的存儲單元具有相對較低的閾電壓分布,例如,低于大約ov。另一方面,處于編程狀態(tài)的存儲單元具有相對較高的閾電壓分布,例如,高于大約ov。通常以頁為基礎(chǔ)執(zhí)行用于確定所選擇存儲單元狀態(tài)的讀操作。為了確定 所選擇存儲單元的狀態(tài),將包含所選擇存儲單元的存儲單元串的位線預(yù)充電到例如大約1V到大約2V。接下來,將所選擇存儲單元串的漏極選擇晶體管 和源極選擇晶體管導(dǎo)通以便在包含所選擇存儲單元的存儲單元串中形成電通路。將通過電壓Vpass施加到與所選擇存儲單元串中的未選擇存儲單元晶體管的控制柵極相連的字線,以便不論未選擇存儲單元是何狀態(tài)都導(dǎo)通未選擇 存儲單元的溝道。的所有溝道都被導(dǎo)通,電流流過或不流過整個單元串取決于所選擇存儲單元 的溝道被導(dǎo)通或截止,后者進一步取決于所選擇存儲單元的狀態(tài)。當所選擇 存儲單元處在擦除狀態(tài)時,所選擇存儲單元被導(dǎo)通,并且電流將流過整個單 元串。結(jié)果,通過將位線借助所選擇存儲單元串的導(dǎo)通溝道連接到漏極線,預(yù)充電位線將被放電到大約0V。另一方面,當所選擇存儲單元處在編程狀 態(tài)時,所選擇存儲單元溝道被截止,電流不流經(jīng)所述單元串,從而維持位線的預(yù)充電電壓。結(jié)果,可以根據(jù)位線的預(yù)充電電壓是否減小到大約ov來確 定所選擇存儲單元是處在擦除狀態(tài)還是處在編程狀態(tài)。然而,將通過電壓v,施加于未選擇存儲單元的控制柵極可能導(dǎo)致讀干 擾的發(fā)生。在讀操作期間當未選擇存儲單元的狀態(tài)無意間發(fā)生改變時,讀干 擾發(fā)生。雖然在讀操作期間使用較高的通過電壓導(dǎo)致因受影響溝道的阻抗減 少而增加所選擇存儲單元串中的電流,從而通過更快地將位線放電而使得狀 態(tài)的確定更加容易,但是較高通過電壓的使用可能引起讀干擾。當通過電壓 變得比預(yù)設(shè)幅度更大時,所產(chǎn)生的電勢差可能導(dǎo)致從未選擇存儲單元的浮置 柵極移入或移出電子,從而不經(jīng)意地改變未選擇存儲單元的狀態(tài)。未選擇存儲單元的狀態(tài)的不經(jīng)意改變也能夠在編程操作期間發(fā)生。在編程操作期間,將從大約15V到大約20V的高編程電壓施加于連接到所選擇 用于編程的單元的字線,并且將所選擇單元的位線接地。結(jié)果,所選擇存儲 單元的浮置柵極上的電荷被改變,從而編程所選擇存儲單元。不幸地,因為 所述字線也被連接到未被選擇用于編程的存儲單元的控制柵極,盡管它們的 位線沒有被接地,這些未選擇存儲單元仍可能被不經(jīng)意地編程。為了防止這種不經(jīng)意的編程,使用自升壓,其中將地電壓(ov)施加于
要編程的存儲單元的位線以及將電源電壓Vee施加于不要編程的存儲單元的 位線。在這種電壓狀態(tài)中,地電壓被轉(zhuǎn)移到要編程的存儲單元的溝道,從而 增強作為結(jié)果的用于編程所選擇存儲單元的電勢差。此外,未選擇位線的選 擇晶體管被截止,從而隔離與未選擇位線相連的存儲單元,并且將這些未選 擇存儲單元的溝道區(qū)置于浮置狀態(tài)。通過使用自升壓,能夠減小未選擇存儲 單元的浮置柵極與周圍之間的電勢差,從而減小編程干擾發(fā)生的可能。
也可以將自升壓用于減小讀操作期間不經(jīng)意的存儲狀態(tài)改變的可能。在 使用自升壓的讀操作中,在將所選擇源極線接地的同時,將高于電源電壓 Vcc的電壓施加于未選擇位線和源極線。因此未選4奪存儲單元的溝道被升壓, 這減小了柵極和溝道之間的電勢差,從而抑制了讀干擾。就是說,雖然將高 于大約5.5V的通過電壓施加于未選擇存儲單元的控制柵極,但最終施加與 通過電壓和電源電壓Vec之間的差對應(yīng)的偏壓,從而防止在讀操作期間對未 選捧存儲單元的不希望的編程。
同時,為了平滑地執(zhí)行自升壓讀操作,將偶位線BLe的公共源極線CSLe 和奇位線BLo的公共源極線CSLo彼此分離開。就是說,當將所選擇存儲單 元連接到偶位線BLe并且與奇位線BLo相連的所有存儲單元處在擦除狀態(tài) 時,施加于奇位線BLo的電源電壓Vee可能通過^^共源極線CSL被放電。 然而,當將偶位線的公共源極線CSLe和奇位線的公共源極線CLSo彼此分 開時,在將偶位線的公共源極線CSLe接地的同時,將等于或高于施加于奇 位線BLo的電源電壓Vee的偏壓施加于奇位線的公共源極線CSLo,以使得 施加于奇位線BLo的電壓不會通過公共源極線CSLo被放電。
然而,在自升壓讀操作中,當由于在互連工藝期間所產(chǎn)生的缺陷而在偶 位線的公共源極線CSLe與奇位線的公共源極線CSLo之間、或者在偶或奇 位線的源極線與位線之間發(fā)生短路時,不能使用自升壓并且可能發(fā)生芯片故 障。隨著由于集成度提高而導(dǎo)致的單元尺寸減小,位線和源極線之間或者源 極線之間的間隔被減小,短路發(fā)生的頻率可能增加,從而導(dǎo)致大量減產(chǎn)。
發(fā)明內(nèi)容
本發(fā)明實施例涉及具有能夠防止源極線之間發(fā)生短路的結(jié)構(gòu)的快閃存 儲設(shè)備。在一個實施例中, 一種快閃存儲設(shè)備包括a)存儲區(qū)塊,包括l)第 一單元串,包括串聯(lián)連接的第一漏極選擇晶體管、第一多個單元晶體管、和 第一源極選擇晶體管;2)第一源極線,與第一源極選擇晶體管相連;3)第 一漏極線,與第一漏極選擇晶體管相連;4)第二單元串,包括串聯(lián)連接的 第二漏極選擇晶體管、第二多個單元晶體管、和第二源極選擇晶體管;5) 第二源極線,與第二源極選擇晶體管相連;以及6)第二漏極線,與第二漏 極選擇晶體管相連??扉W存儲器的這個實施例進一步包括b)區(qū)塊開關(guān), 用于選擇存儲區(qū)塊以將驅(qū)動電壓驅(qū)動和施加于所選擇存儲區(qū)塊;c)第一漏 極觸點,用于將第一位線連接到半導(dǎo)體襯底;d)第二漏極觸點,用于將第 二位線連接到半導(dǎo)體襯底;e)第一源極觸點,用于將第一源極線連接到半 導(dǎo)體襯底;以及f)第二源極觸點,用于將第二源極線連接到半導(dǎo)體襯底, 其中,相同區(qū)塊中的第一和第二源極線不相鄰,并且以預(yù)設(shè)間隔彼此隔開。
所述區(qū)塊開關(guān)可以包括區(qū)塊選擇電路,用于施加用于選擇要驅(qū)動的存 儲區(qū)塊的區(qū)塊選擇信號;以及通過晶體管,用于執(zhí)行用于將存儲區(qū)塊與快閃 存儲設(shè)備的 一部分連接起來的開關(guān)操作。
區(qū)塊選擇電路可以包括區(qū)塊修理保險絲,用于隔離缺陷存儲區(qū)塊。
通過晶體管可以包括漏極選擇晶體管、源極選擇晶體管、單元選擇晶 體管、用于選擇第一源極線的晶體管、以及用于選擇第二源極線的晶體管。
用于第一源極線的晶體管可以包括柵極,與區(qū)塊字線相連;漏極,與 第一全局源極線相連;以及源極,與第一局部源極線相連。
用于第二源極線的晶體管可以包括柵極,與區(qū)塊字線相連;漏極,與
第二全局源極線相連;以及源極,與第二局部源極線相連。 可以交替布置漏極觸點和源極觸點。
圖1是根據(jù)本發(fā)明一個實施例的NAND快閃存儲設(shè)備。
圖2是根據(jù)本發(fā)明一個實施例的快閃存儲設(shè)備的平面圖。
圖3A是沿圖2的A-A'線所取的快閃存儲設(shè)備的剖面圖。
圖3B是沿圖2的B-B'線所取的快閃存儲設(shè)備的剖面圖。
圖4是根據(jù)本發(fā)明一個實施例的NAND快閃存儲設(shè)備的區(qū)塊開關(guān)的圖。
具體實施方式
下面將參考附圖詳細描述根據(jù)本發(fā)明的快閃存儲設(shè)備。圖1說明了根據(jù)本發(fā)明一個實施例的NAND快閃存儲設(shè)備。 該NAND快閃存儲設(shè)備包括多個單元區(qū)塊;以及區(qū)塊開關(guān),用于從 多個單元區(qū)塊中選擇區(qū)塊以進行驅(qū)動。線驅(qū)動器電路(未示出)所傳送的編程電壓Vpgm或通過電壓V,施加于所 選擇字線。下面將詳細描述區(qū)塊開關(guān)。一個單元區(qū)塊包括多個單元串100、 101、…,每個單元串包含多個串聯(lián) 連接的存儲單元,它們共享源極線和漏極線;多條位線BLe、 BLo…;多條 字線LWL;連接在單元串和位線之間的漏極選擇晶體管110和111;以及連 接在單元串和公共源極線之間的源極選擇晶體管120和121。共享一條字線 的多個存儲單元形成一個頁。將每個單元串的源極連接到公共源極線CSLe 和CSLo。雖然在圖1中給出了兩條位線和兩個單元串,但是在存儲單元區(qū) 塊中可以布置多條位線和多個單元串。為了平滑地執(zhí)行自升壓讀操作,將公共源極線分成兩條獨立的線,包括 偶公共源極線CSLe,用于與偶位線BLe相連的存儲串;奇公共源極線CSLo, 用于與奇位線BLo相連的存儲串。在沒有分離公共源極線的情況下,當所選 擇的存儲單元被連接到偶位線BLe并且被連接到奇位線BLo的所有存儲單 元處在擦除狀態(tài)時,施加于奇位線BLo的電源電壓Vce可以通過公共源極線 被放電。然而,當公共源極線被分離成偶公共源極線CSLe和奇公共源極線 CSLo時,由于缺少公共源極線,將防止任何施加于奇位線BLo的電源電壓Vcc被放電。將分離的公共源極線CSLe和CSLo連接到區(qū)塊開關(guān),并且由區(qū)塊開關(guān) 中的通過晶體管(未示出)單獨分開地開關(guān)。在區(qū)塊開關(guān)中提供用于修理缺 陷區(qū)塊的保險絲(未示出)。當在偶公共源極線CSLe與奇公共源極線CSLo 之間或者在公共源極線CSLe和CSLo與位線BLe和BLo之間發(fā)生短路時, 利用區(qū)塊開關(guān)中的區(qū)塊^^理保險絲將相應(yīng)的缺陷區(qū)塊作為無效區(qū)塊來處理, 以便不影響其它區(qū)塊,從而防止整個芯片變成廢品。圖2說明根據(jù)本發(fā)明一個實施例的快閃存儲設(shè)備的平面圖。 平行地布置多條字線230以1更與活動區(qū)域(active region)和沿與字線230垂直方向布置的位線BLe和BLo交叉。雖然在圖2中給出了兩條位線, 但在快閃存儲設(shè)備的單元陣列區(qū)域中可以部署多條位線。在字線230的一側(cè) 部署漏極選擇線210,并在字線230的另一側(cè)與字線230平行地部署源極選 擇線220。
奇公共源極線262。因此能夠平滑地執(zhí)行利用自升壓的讀操作。將每個單元 串的源極連接到公共源極線260和262。這里,將與偶位線BLe相連的單元 串的源極連接到偶公共源極線260,并且將與奇位線BLo相連的單元串的源 極連接到奇公共源極線262。偶公共源極線260和奇公共源極線262彼此不 相鄰,并且在它們之間保持預(yù)設(shè)間隔,例如,利用一條或多條字線230。在 傳統(tǒng)的快閃存儲設(shè)備中,由于偶公共源極線的源極觸點與奇公共源極線的源 極觸點臨近,發(fā)生短路的可能性相對較高。然而,根據(jù)本發(fā)明實施例,源極 觸點250和252與漏極觸點240和242被交替布置,如圖所示。當源極觸點 250和252之間發(fā)生短路時,通過區(qū)塊修理將整個區(qū)塊作為無效區(qū)塊來處理, 然而,當源極觸點250和漏極觸點242之間,或者源極觸點252和漏極觸點 240之間發(fā)生短路時,通過列修理僅僅將缺陷列作為無效列來處理,從而大 大提高快閃存儲設(shè)備的產(chǎn)出率。
根據(jù)本發(fā)明的一個實施例,圖3A說明沿圖2的A-A'線所取的快閃存儲 設(shè)備的剖面圖,圖3B說明沿B-B'線所取的快閃存儲設(shè)備的剖面圖。
參考圖3A和3B,在半導(dǎo)體襯底300上部署漏極選擇晶體管310、源極 選擇晶體管320、以及在它們之間串聯(lián)連接的多個單元晶體管330以形成一 個單元串。雖然在圖3A和3B中顯示了相鄰區(qū)塊的兩個單元串,在快閃存 儲設(shè)備的單元列中可以部署多個單元串。
漏極選擇晶體管310和源極選擇晶體管320是包括柵極絕緣層、柵極、 和源極/漏極的MOS晶體管。單元晶體管330是包括隧道絕緣層、浮置柵極、 中間層絕緣層、控制柵極、和源極/漏極的晶體管。雖然沒有顯示細節(jié),在漏 極和源極選擇晶體管和單元晶體管的柵極圖案的側(cè)面(sidewall)可以進一 步提供絕緣墊片。在包括柵極圖案的半導(dǎo)體村底300上形成中間層絕緣層 335和365,用于將柵極圖案與上傳導(dǎo)層絕緣。在中間層絕緣層365上布置 偶位線BLe 370和奇位線BLo 372,并且分別通過漏極觸點340和342將它 們連接到半導(dǎo)體村底的雜質(zhì)區(qū)。將漏極觸點340 (見圖3A)布置在漏極選擇晶體管310之間,并且穿透 中間層絕緣層335和365以便連接到半導(dǎo)體襯底300的雜質(zhì)區(qū)。源極觸點350 將公共源極線360連接到半導(dǎo)體村底300的雜質(zhì)區(qū),即,單元串的源極。在 中間層絕緣層335上布置公共源極線360和362。這里,以預(yù)設(shè)的間隔布置 偶公共源極線360和奇公共源極線362,從而大大減小在公共源極線360和 362之間發(fā)生短路的可能性。另外,即使在源極觸點350和漏極觸點342之 間或者源極觸點352和漏極觸點340之間發(fā)生短路時,也能夠通過列修理來 應(yīng)對短路,而在傳統(tǒng)結(jié)構(gòu)中,將整個區(qū)塊都作為無效區(qū)塊來對待。圖4是根據(jù)本發(fā)明一個實施例的NAND快閃存儲設(shè)備的區(qū)塊開關(guān)的視圖。區(qū)塊開關(guān)輸出用于導(dǎo)通所選擇區(qū)塊的通過晶體管并且截止未選擇區(qū)塊 的通過晶體管的區(qū)塊選擇信號。區(qū)塊開關(guān)包括區(qū)塊選擇電路410和通過晶體 管420。通過晶體管420執(zhí)行開關(guān)操作,將預(yù)設(shè)的電壓通過全局字線GWL施加 于單元區(qū)塊430中的字線WL。通過晶體管420包括漏極選擇晶體管421、 單元選擇晶體管422、源極選擇晶體管423、用于偶公共源極線的晶體管424、 和用于奇公共源極線的晶體管425。區(qū)塊選擇電路410包括控制邏輯電路411、預(yù)充電電路412、和放電電 路413??刂七壿嬰娐?11包括與非門411a和411b。當所有的輸入預(yù)解碼信號 XA、XB、XC和XD處于高電平時,與非門411a輸出低電平的邏輯信號LOG。 當預(yù)解碼信號XA、XB、XC和XD中的任何一個處于低電平時,與非門411a 輸出高電平的邏輯信號LOG。當邏輯信號LOG和編程控制信號PGM都處于高電平時,與非門411b 輸出低電平的區(qū)塊選擇信號BSel。當邏輯信號LOG和編程控制信號PGM 中的任何一個處于低電平時,與非門411b輸出高電平的區(qū)塊選擇信號BSel。 在所設(shè)置的預(yù)充電區(qū)段期間,編程控制信號PGM被維持在低電平,這之后 變?yōu)楦唠娖?。NMOS晶體管Nl包括漏極,連接到與非門411b的輸出端 子;和源極,連接到區(qū)塊字線BLKWL。響應(yīng)于輸入到其柵極的預(yù)充電控制 信號PRE, NMOS晶體管N1被導(dǎo)通或截止。在預(yù)充電操作期間使能預(yù)充電 控制信號。當NMOS晶體管Nl被導(dǎo)通時,區(qū)塊選擇信號BSel被傳送給區(qū)塊字線BLKWL。
預(yù)充電電路412包括開關(guān)電路和削波電路。
開關(guān)電路包括NMOS晶體管N3和N4。 NMOS晶體管N3包括與輸入 電壓Vpp相連的漏極和與NMOS晶體管N4的漏極相連的源極。將NMOS 晶體管N4的源極與區(qū)塊字線BLKWL相連。將地址編碼信號GA和GB分 別輸入到NMOS晶體管N3和N4的柵極。地址編碼信號GA和GB是用于 選擇由區(qū)塊開關(guān)控制的存儲單元的信號。當NMOS晶體管N3和N4被導(dǎo)通 時,區(qū)塊字線BLKWL被預(yù)充電到操作電壓Vpp電平。削波電路包括NMOS 晶體管N5和N6。當區(qū)塊字線BLKWL的電壓電平增加到高于預(yù)設(shè)電壓電平 時,NMOS晶體管N5和N6將區(qū)塊字線BLKWL的電壓電平保持在預(yù)設(shè)電 壓電平。
放電電路413包括與非門413a和NMOS晶體管N2。與非門413a響應(yīng) 于區(qū)塊選擇信號BSel和使能信號EN而輸出控制信號CTL。當區(qū)塊選擇信 號BSel和使能信號EN都處于高電平時,與非門413a輸出低電平的控制信 號CTL。當區(qū)塊選擇信號BSel和使能信號EN中任何一個處于低電平時, 與非門413a輸出高電平的控制信號CTL。當區(qū)塊開關(guān)工作時,將使能信號 EN維持在高電平。
將控制信號CTL輸入到NMOS晶體管N2的柵極。將NMOS晶體管 N2的漏極和源極分別連接到區(qū)塊字線BLKWL和地。當NMOS晶體管N2 被導(dǎo)通時,區(qū)塊字線BLKWL被放電到地電平。
同時,控制邏輯電路411包括用于修理區(qū)塊的區(qū)塊修理保險絲411c。當 產(chǎn)生缺陷區(qū)塊時,能夠在外面從物理上斷開區(qū)塊修理保險絲411c。當在自升 壓讀操作期間在偶源極線與奇源極線之間或者在源極線與位線之間發(fā)生短 路時,缺陷區(qū)塊的區(qū)塊修理保險絲411c被切斷。當區(qū)塊修理保險絲411c被 切斷時,邏輯信號LOG不被傳送到與非門411b,因此,與非門411b輸出低 電平的區(qū)塊選擇信號BSel,與非門413a輸出高電平的控制信號CTL。因此, 由于放電晶體管N2總是被導(dǎo)通,缺陷區(qū)塊不工作。
將包含高電壓NMOS晶體管的通過晶體管420的柵極連接到區(qū)塊字線 BLKWL。當區(qū)塊字線BLKWL被預(yù)充電到操作電壓Vpp電平時,通過晶體 管被導(dǎo)通。將NMOS晶體管421的漏極和源極分別連接到全局漏極選擇線 GDSL和局部漏極選擇線DSL。將NMOS晶體管422的漏極和源極分別連接到全局字線GWL和局部字線WL。將NMOS晶體管423的漏極和源極分 別連接到全局源極選擇線GSSL和局部源極選擇線SSL。將NMOS晶體管 424的漏極和源極分別連接到全局偶源極線GSLe和局部偶源極線CSLe。將 NMOS晶體管425的漏極和源極分別連接到全局奇源極線GSLo和局部奇源 極線CSLo。
根據(jù)本發(fā)明,通過將相同區(qū)塊中的偶公共源極線CSLe和奇公共源極線 CSLo布置為使得它們以預(yù)設(shè)間隔彼此分開而不是彼此臨近,能夠減少兩條 源極線之間短路的發(fā)生。另外,通過交替地布置源極觸點和漏極觸點,能夠 減少源極觸點之間短路的發(fā)生。更進一步,即使在源極觸點和漏極觸點之間 發(fā)生短路時,通過列修理能夠僅僅將缺陷列作為無效列來處理,從而大大提 高快閃存儲設(shè)備的產(chǎn)出率。
雖然已經(jīng)就特定實施例描述了本發(fā)明,本領(lǐng)域技術(shù)人員應(yīng)當理解,在不 脫離權(quán)利要求書所定義發(fā)明的精神和范圍的情況下可以對本發(fā)明進行各種 變更和^f奮改。
對相關(guān)申請的交叉引用
本申請要求2007年10月10日提交的韓國專利申請編號 10-2007-0102297的優(yōu)先權(quán),其全部內(nèi)容通過引用而^皮合并于此。
權(quán)利要求
1.一種快閃存儲設(shè)備,包括區(qū)塊開關(guān),用于從多個存儲區(qū)塊中選擇存儲區(qū)塊進行驅(qū)動,并且將驅(qū)動電壓施加于所選擇存儲區(qū)塊,其中,區(qū)塊開關(guān)包括用于選擇偶公共源極線的晶體管和用于選擇奇公共源極線的晶體管,借以單獨分開地控制偶公共源極線和奇公共源極線;連接到第一位線的第一單元串和連接到第二位線的第二單元串,第一和第二單元串包括串聯(lián)連接的漏極選擇晶體管、多個單元晶體管、和源極選擇晶體管;第一源極線,由區(qū)塊開關(guān)開關(guān)并且用于連接第一單元串的源極,以及第二源極線,由區(qū)塊開關(guān)開關(guān)并且用于連接第二單元串的源極;漏極觸點,用于將第一和第二位線連接到半導(dǎo)體襯底;以及第一和第二源極觸點,用于將第一和第二源極線連接到半導(dǎo)體襯底,其中,相同區(qū)塊中的第一和第二源極線不相鄰,并且以預(yù)設(shè)的間隔彼此分開。
2. 如權(quán)利要求1所述的快閃存儲設(shè)備,其中,區(qū)塊開關(guān)包括 區(qū)塊選擇電路,施加用于選擇要驅(qū)動的存儲區(qū)塊的區(qū)塊選擇信號;以及 通過晶體管,執(zhí)行開關(guān)操作,將預(yù)設(shè)電壓通過全局字線施加于存儲區(qū)塊中的字線。
3. 如權(quán)利要求2所述的快閃存儲設(shè)備,其中,區(qū)塊選擇電路包括用于 修理缺陷區(qū)塊的區(qū)塊修理保險絲。
4. 如權(quán)利要求2所述的快閃存儲設(shè)備,其中,每個通過晶體管包括漏 極選擇晶體管、源極選擇晶體管、卑元選擇晶體管、用于選擇第一源極線的 晶體管、以及用于選擇第二源極線的晶體管。
5. 如權(quán)利要求4所述的快閃存儲設(shè)備,其中,用于選擇第一源極線的 晶體管包括柵極,與區(qū)塊字線相連;漏極,與第一全局源極線相連;源極, 與第一局部源極線相連。
6. 如權(quán)利要求4所述的快閃存儲設(shè)備,其中,用于選擇第二源極線的 晶體管包括柵極,與區(qū)塊字線相連;漏極,與第二全局源極線相連;以及 源極,與第二局部源極線相連。
7. 如權(quán)利要求1所述的快閃存儲設(shè)備,其中,漏極觸點和源極觸點被 交替布置。
全文摘要
快閃存儲設(shè)備包括區(qū)塊開關(guān)、第一和第二單元串、第一和第二源極線、漏極觸點、以及第一和第二源極觸點。將第一單元串連接到第一位線并且將第二單元串連接到第二位線。第一和第二單元串每個均包括串聯(lián)連接的漏極選擇晶體管、多個單元晶體管、以及源極選擇晶體管。漏極觸點將第一和第二位線連接到半導(dǎo)體襯底。第一和第二源極觸點將第一和第二源極線連接到半導(dǎo)體襯底。相同區(qū)塊中的第一和第二源極線不相鄰并且以預(yù)設(shè)的間隔彼此分開。
文檔編號G11C16/08GK101409105SQ20081016987
公開日2009年4月15日 申請日期2008年10月10日 優(yōu)先權(quán)日2007年10月10日
發(fā)明者李珉圭 申請人:海力士半導(dǎo)體有限公司