專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件，尤其涉及對(duì)1條主位線設(shè)置了 多條副位線的、具有所謂階層位線結(jié)構(gòu)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器
(DRAM)、以及具有這樣的半導(dǎo)體存儲(chǔ)器件的所謂系統(tǒng)LSI等。
背景技術(shù)：
在DRAM中，若位線的寄生電容較大，則由于蓄積在存儲(chǔ)單元 中的電荷而位線對(duì)中產(chǎn)生的電位差變小，正確地讀出變得困難。為了 將上述位線的寄生電容抑制得較小，需要減少連接到位線上的存儲(chǔ)單 元的個(gè)數(shù)。但是，因?yàn)槊總€(gè)位線對(duì)都設(shè)置有放大位線對(duì)的電位差的讀 出放大器，因此若減少連接到位線上的存儲(chǔ)單元的個(gè)數(shù)，則在半導(dǎo)體 芯片上，相對(duì)于存儲(chǔ)單元所占用的區(qū)域，讀出放大器的占用比例變大， 會(huì)難以增大存儲(chǔ)容量。
因此，已知如下技術(shù)分別設(shè)置連接有預(yù)定數(shù)量的存儲(chǔ)單元的多 條副位線，使任意一條副位線選擇性地與主位線進(jìn)行導(dǎo)通，由此來(lái)將 實(shí)際上的寄生電容抑制得較小(例如，參照專利文獻(xiàn)l)。
具體而言，如該文獻(xiàn)的圖1所示，例如對(duì)于1對(duì)主位線BLml、 /BLml，設(shè)置有16對(duì)副位線BLsl、 /BLsl，各副位線BLsl、 /BLsl 經(jīng)由通過選擇線BS1 ~BS16進(jìn)行控制的位線連接晶體管Tl、 /T1,選 4奪性地與主位線BLml、 /BLml進(jìn)行連接。
上述位線連接晶體管Tl、 /Tl等在半導(dǎo)體芯片上如下進(jìn)行配置。 即，雖然在該文獻(xiàn)的圖2中未明示地進(jìn)行圖示，但例如選擇性地將副 位線/BLsl連接到主位線/BLml上的位線連接晶體管/Tl ;故配置在選 擇線BS2、 BS3和主位線/BLml的交叉位置上。另外，在子模塊Bs2、 Bs3的未作圖示的另一端一側(cè)，例如將副位線BLsl選擇性地連接到主位線BLml上的位線連接晶體管Tl被配置在與選擇線BS1、 BS2 或者BS3、 BS4和主位線/BLml的交叉位置上。
此處，例如將各存儲(chǔ)單元具有的存儲(chǔ)單元電容連接到副位線BLsl 上的存取晶體管，被配置在主位線BLml和字線WL2、 3、 6、 7…的 交叉位置，另外，與副位線/BLsl進(jìn)行連接的存取晶體管被配置在主 位線/BLml和字線WL1、 4、 5、 8、 9…的交叉位置上。即，在相鄰 的4條字線和主位線的4處的交叉位置中，配置在相鄰的2處的單位 圖形在主位線方向上被重復(fù)進(jìn)行配置。另外，關(guān)于字線方向上相鄰的 主位線，上述單位圖形在2處交叉位置上錯(cuò)開而配置。
專利文獻(xiàn)1:日本特開平6- 349267號(hào)^/H艮

發(fā)明內(nèi)容
但是，如上所述的半導(dǎo)體存儲(chǔ)器件，由于存取晶體管、位線連接 晶體管Tl…的配置并不是均一的，因此難以高精度并且高密度地形 成各晶體管和布線。即，制造時(shí)的加工偏差增大(特別是在使制造工 藝微細(xì)化后更加顯著化)，存儲(chǔ)單元、位線連接晶體管的電特性無(wú)法 均一化。因此，難以縮小布局面積和增大存儲(chǔ)容量，并且也難以提高 (維持)成品率。
具體而言，例如關(guān)于主位線BLml,在與子模塊Bs2的字線WL62、 63以及子模塊Bs3的字線WL2、 3等的交叉位置上配置有存取晶體 管，在與其間的WL64、選擇線BS2、 BS3、字線WL1的4處交叉位 置上未作配置。另一方面，關(guān)于主位線/BLml,在與子模塊Bs2的字 線WL64、選擇線BS2、 BS3、以及子塊Bs3的字線WL1、 WL4的4 處交叉位置上，連續(xù)配置有存取晶體管或者位線連接晶體管/Tl。
本發(fā)明是鑒于相關(guān)的問題點(diǎn)而完成的，以縮小半導(dǎo)體芯片上的布 局面積和提高制造成品率等作為課題。
為了解決上述的問題，本發(fā)明提供一種半導(dǎo)體存儲(chǔ)器件，該半導(dǎo) 體存儲(chǔ)器件包括多個(gè)子存儲(chǔ)器陣列，分別具有包含單元晶體管的多 個(gè)存儲(chǔ)單元和子位線；主位線；以及位線連接晶體管，用于將上述子位線選擇性地連接到上述主位線上，其特征在于上述子存儲(chǔ)器陣列 被配置成子位線沿上述主位線而依次排列，并且，上述單元晶體管和 位線連接晶體管被配置成以預(yù)定數(shù)量單位重復(fù)相同的圖形。
由此，半導(dǎo)體芯片上的設(shè)計(jì)圖形的均一性提高。
根據(jù)本發(fā)明，能夠提高半導(dǎo)體芯片上的設(shè)計(jì)圖形的均一性，并且 可以抑制制造時(shí)的加工偏差，因此易于縮小布局面積、提高(維持) 制造成品率。


圖1是表示實(shí)施方式1的DRAM結(jié)構(gòu)的電路圖。
圖2是圖5和圖6的A-A剖視圖。
圖3是圖5和圖6的B-B剖視圖。
圖4是圖5和圖6的C-C剖視圖。
圖5是圖2 ~圖4的D-D剖視圖。
圖6是圖2 ~圖4的E-E剖視圖。
圖7是表示字線驅(qū)動(dòng)電路和子存儲(chǔ)器陣列選擇線驅(qū)動(dòng)電路的配置
的示意圖。
圖8是對(duì)應(yīng)實(shí)施方式1的圖4的變形例的剖一見圖。
圖9是對(duì)應(yīng)實(shí)施方式1的圖3的實(shí)施方式2的剖一見圖。
圖IO是對(duì)應(yīng)實(shí)施方式1的圖6的實(shí)施方式2的剖視圖。
圖11是表示實(shí)施方式3的DRAM結(jié)構(gòu)的電路圖。
圖12是對(duì)應(yīng)實(shí)施方式1的圖3的實(shí)施方式3的剖視圖。
圖13是對(duì)應(yīng)實(shí)施方式1的圖3的實(shí)施方式3的其他部分的剖視圖。
圖14是表示實(shí)施方式4的DRAM結(jié)構(gòu)的電路圖。 圖15是表示實(shí)施方式5的DRAM的一部分結(jié)構(gòu)的布線圖。 圖16是具體表示圖15所示的一部分的剖視圖以及使制造工序中 所使用的一部分光掩模相對(duì)應(yīng)的圖。
圖17是具體表示圖15所示的一部分的俯視圖。圖18是現(xiàn)有的DRAM的一部分的剖視圖以及使制造工序中所使 用的一部分光掩模相對(duì)應(yīng)的圖。
符號(hào)說明
MC:存儲(chǔ)單元
MM:主存儲(chǔ)器陣列
SM:子存儲(chǔ)器陣列
MBL:主位線
SBL:子位線
WL:字線
KS:位線選擇線
SW:位線連4妄門
SA:讀出放大器
TG:存儲(chǔ)單元門
OD: N型擴(kuò)散層
CA:存儲(chǔ)接點(diǎn)
CH:子位線^^點(diǎn)
SN:存儲(chǔ)電極
PL:板電極
Cs:存儲(chǔ)單元電容
Cox:氧化膜
WD:字線驅(qū)動(dòng)電^各
KD:子存儲(chǔ)器陣列選擇線驅(qū)動(dòng)電路
ST:字線強(qiáng)化區(qū)域
DBL:虛i殳位線
DWL:虛i殳字線
SWL:備用字線
DUM:虛設(shè)存儲(chǔ)單元區(qū)域
RW:冗余存儲(chǔ)單元區(qū)域VI:導(dǎo)通孔
MCL、 MCR:存儲(chǔ)單元陣列
SA:讀出放大器
WL:字線
WD:字線驅(qū)動(dòng)電3各
RD:行譯碼器電路
BIX、 /BIX、 BLR、肌R:位線
Ql、 Q2、 Q3、 Q4:共享開關(guān)晶體管
Q5、 Q6、 Q7、 Q8:預(yù)充電晶體管
PRL、 PRR:預(yù)充電控制信號(hào)
PD:預(yù)充電控制信號(hào)驅(qū)動(dòng)電路
SSL、 SSR:共享開關(guān)控制信號(hào)
SD:共享開關(guān)控制信號(hào)驅(qū)動(dòng)電路
SEN、 SEP:讀出放大器控制信號(hào)
SC:讀出放大器控制電路模塊
VBP: 7f立線預(yù)充電電源
Gl、 G2、 G3、 G4:柵電極
Nl、 N2、 N3、 N4:源/漏電極
OXl、 0X2、 0X3、 0X4:柵極絕緣膜
HV1:用于形成柵極絕緣膜的光掩模
VT1、 VT2 、 VT3:用于設(shè)定閾值電壓的光掩模
LD1、 LD2:用于形成源/漏電極的光掩模
具體實(shí)施例方式
以下，參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)4亍詳細(xì)說明。在以下的各 實(shí)施方式中，對(duì)具有與其他實(shí)施方式相同的功能的結(jié)構(gòu)要素，標(biāo)記相 同的符號(hào)，省略其說明。
《發(fā)明的實(shí)施方式l》
(DRAM電路)首先，參照?qǐng)D1來(lái)說明實(shí)施方式1的DRAM電路。
該DRAM在主存儲(chǔ)器陣列MM內(nèi)具有4個(gè)子存儲(chǔ)器陣列SM0 ~ SM3,以存儲(chǔ)4xn位x64字的數(shù)據(jù)。輸入輸出存儲(chǔ)數(shù)據(jù)的位線是設(shè)置 有上述4個(gè)子存儲(chǔ)器陣列SM0 SM3共用的主位線MBL0 MBLn (以 及/MBLO ~/MBLn )、和與各子存儲(chǔ)器陣列SMO ~ SM3對(duì)應(yīng)的子位線
SBLOO ~ SBLnO..... SBL03 ~ SBLn3 (以及/SBLOO ~ /SBLnO、…
/SBL03 /SBLn3 )的階層位線結(jié)構(gòu)，并且，具有折回位線結(jié)構(gòu)。
以下，主要代表性地說明子存儲(chǔ)器陣列SM0的存儲(chǔ)有第1、 2位的 數(shù)據(jù)的部分。存儲(chǔ)有各1位的數(shù)據(jù)的存儲(chǔ)單元MC與字線WLO ~ WL63 的每4條中的2條和子位線SBL00或子位線/SBL00的交叉位置對(duì)應(yīng)而
設(shè)置。更為具體而言，對(duì)應(yīng)于字線WLO、 3、 4、 7、 8..... 59、 60、
63和子位線SBL00的交叉位置、以及字線WL1、 2、 5、 6..... 61、
62和子位線/SBLOO的交叉位置而進(jìn)行設(shè)置。
各子位線SBLOO、 /SBLOO分別通過由位線選擇線KSOA、 KSOB所 控制的位線連接門SWOO、 /SWOO (位線連接門組swo、 /swo)而連 接在主位線MBLO、 /MBLO上。即，各子存儲(chǔ)器陣列SMO ~ SM3通過 在主位線MBLO、 /MBLO上選擇性地連接子位線SBL00、 /SBLOO…來(lái) 被進(jìn)行選擇。
主位線MBLO、 /MBLO與讀出放大器SAO連接，放大根據(jù)存儲(chǔ)單 元MC的存儲(chǔ)數(shù)據(jù)而在兩者間所產(chǎn)生的電位差。
此處，圖1示出了DRAM電路，但與后述各結(jié)構(gòu)要素的配置關(guān)系 也大致對(duì)應(yīng)。即，例如位線連接門組SWO、 /SWO、 SW1、 /SWH皮線 對(duì)稱地配置在子存儲(chǔ)器陣列SMO、 SM1之間附近，位線連接門組SW2、 /SW2、 SW3、 /SW3被線對(duì)稱地配置在子存儲(chǔ)器陣列SM2、 SM3之間 附近。在保持線對(duì)稱性的范圍內(nèi)，位線連接門組SWO…的配置順序可 以不同。
(DRAM的半導(dǎo)體芯片上的布局)
接著，參照?qǐng)D2~圖7說明上述各電路要素的半導(dǎo)體芯片上的布局。圖2是圖5和圖6的A-A剖視圖，示出形成在半導(dǎo)體襯底上的晶體管
的配置等。
圖3是圖5和圖6的B-B剖視圖，示出子位線SBL00…下方的構(gòu)成存 儲(chǔ)單元電容器Cs的板電極PL和存儲(chǔ)電極SN的配置等。
圖4是圖5和圖6的C-C剖視圖，示出子位線SBL00…、主位線 MBLO…、字線強(qiáng)化布線WL60—M…以及位線選擇線強(qiáng)化布線的配置等。
圖5是圖2~圖4的D-D剖視圖，即示出主位線MBLO的位置處 的縱剖面。
圖6是圖2~圖4的E-E剖視圖，即示出主位線/MBLO的位置處 的縱剖面。
圖7是與上述圖2對(duì)應(yīng)來(lái)表示字線驅(qū)動(dòng)電^各WD60~ WD67、以 及位線選擇線驅(qū)動(dòng)電路KDO、 KD1的配置的示意圖。
此處，在以下的說明中，對(duì)于同種的結(jié)構(gòu)要素，在不需要對(duì)它們 進(jìn)行特別區(qū)分的情況下，省略符號(hào)中含有的數(shù)字和"/"來(lái)進(jìn)行記載。
如圖2所示，在半導(dǎo)體襯底上形成有N型擴(kuò)散層OD。在上述N 型擴(kuò)散層OD和字線WL或位線選擇線KS的交叉位置，分別形成有 存儲(chǔ)單元門TG或位線連接門SW。
更為詳細(xì)而言，在每個(gè)N型擴(kuò)散層OD上形成有2個(gè)存儲(chǔ)單元門 TG或者位線連接門SW (N型MOSFET) , N型擴(kuò)散層OD的中央 部附近被作為2個(gè)門共用的源極/漏極(源極或者漏極)區(qū)域，而兩端 部附近被作為各門各自的源極/漏極區(qū)域。上述源極/漏極區(qū)域如圖5、 圖6所示，經(jīng)由存儲(chǔ)接點(diǎn)(storage contact) CA連接到存儲(chǔ)單元電容 器Cs的存儲(chǔ)電極SN上，或者經(jīng)由子位線接點(diǎn)(contact) CH和金屬 布線的導(dǎo)通孔VI,連接到子位線SBL或者主位線MBL上(此處， 正確地說，在圖2的剖面位置出現(xiàn)的僅是存儲(chǔ)接點(diǎn)CA，但為了方便 起見，對(duì)于在其上方層疊有子位線接點(diǎn)CH的部分，使陰影線不同并 標(biāo)注符號(hào)CH來(lái)進(jìn)行描述)。 上述N型擴(kuò)散層OD與是否形成存儲(chǔ)單元門TG、位線連接門SW無(wú)關(guān)而被交錯(cuò)狀配置為形成等間距的重復(fù)圖形。另外，字線WL和位線 選擇線KS也被等間距進(jìn)行配置。因此，存儲(chǔ)單元門TG和位線連接 門SW也經(jīng)過子存儲(chǔ)器陣列SM0 SM3的內(nèi)部和邊界部，^皮配置成 對(duì)稱性較高的重復(fù)圖形(交錯(cuò)狀)。
存儲(chǔ)單元電容器Cs如圖5、圖6所示，被設(shè)置在N型擴(kuò)散層OD 和字線WL等的上層一側(cè)，具有在板電極PL和存儲(chǔ)電極SN之間形 成有氧化膜Cox的3維結(jié)構(gòu)。上述板電極PL的上部如圖3所示，在 各子存儲(chǔ)器陣列SM0 SM3的區(qū)域內(nèi)連續(xù)而形成，而在各子存儲(chǔ)器 陣列SM0~ SM3之間則相互分離而形成。在子存儲(chǔ)器陣列SM0 SM3 的區(qū)域內(nèi)，上述子位線接點(diǎn)CH通過形成在板電極PL上的開口部來(lái) 與子位線SBL等進(jìn)行連接。
(在本實(shí)施方式中形成如下結(jié)構(gòu)，即存儲(chǔ)單元電容器Cs形成在 子位線SBL的下層的所謂CUB型存儲(chǔ)單元結(jié)構(gòu)，但并不限定于此， 本發(fā)明也可以適用于所謂的COB型存儲(chǔ)單元結(jié)構(gòu)等。)
如圖5、圖6所示，在板電極PL的上層設(shè)置有3層的金屬布線 層，上述子位線SBL、主位線MBL、以及字線強(qiáng)化布線WL—M和位 線選擇線強(qiáng)化布線KS—M分別由第1層~第3層的金屬布線層形成。 子位線SBL和主位線MBL如圖4所示，被配置在沿與字線WL正交 的方向上延伸、并且相互重疊的位置上。字線強(qiáng)化布線WL_M和位 線選擇線強(qiáng)化布線KS—M被配置成在與字線WL相同的方向上延伸。
半導(dǎo)體襯底具體而言例如如圖5、圖6所示，具有在P型硅襯底 P-sub之上形成較深的N型阱(well)區(qū)域NT、進(jìn)一步又在其上層形 成P型阱區(qū)域PW而成的三阱(triple well)結(jié)構(gòu)，存儲(chǔ)單元MC的存 儲(chǔ)單元門TG、位線連接門SW的襯底與存儲(chǔ)單元區(qū)域以外的電路區(qū) 域的襯底分離。本發(fā)明并不限定于三阱結(jié)構(gòu)，在雙阱(twin well)等 結(jié)構(gòu)中也可以發(fā)揮同樣的效果。
存儲(chǔ)單元門TG和位線連接門SW具有相同的元件結(jié)構(gòu)和元件尺 寸，由相同的工序進(jìn)行制造。它們通過在P型阱區(qū)域PW的表面附近 形成上述N型擴(kuò)散層0D，并隔著柵極氧化膜Gox設(shè)置作為柵電極的字線WL或者位線選擇線KS而形成。
字線WL和位線選擇線KS以實(shí)質(zhì)性的低電阻化為目的，在未作 圖示的強(qiáng)化布線連接區(qū)域中，分別連接到對(duì)應(yīng)的例如以銅作為主要成 分的字線強(qiáng)化布線WL_M或者位線選擇線強(qiáng)化布線KS一M上。這些 強(qiáng)化布線并不限定于以銅為主要成分，用鋁等金屬布線也可得到一定 的低電阻化效果。
另外，由存儲(chǔ)單元門TG和位線連接門SW中的多晶硅構(gòu)成的柵 電極、源電極以及漏電極沒有被限定，但例如為了降低寄生電阻，釆 用鈷、鎳等金屬來(lái)對(duì)表面進(jìn)行硅化。
另夕卜，存儲(chǔ)單元電容器Cs的存儲(chǔ)電極SN和板電極PL通過采用 鎢等金屬的MIM結(jié)構(gòu)來(lái)謀求存儲(chǔ)接點(diǎn)CA的低電阻化。
如上所述的低電阻化等不是必須的，但是通過上述低電阻化可以 在對(duì)存儲(chǔ)單元電容器Cs進(jìn)行存取時(shí)，彌補(bǔ)由串聯(lián)連接存儲(chǔ)單元門TG 和位線連接門SW而引起的存取速度的下降，從而可以容易實(shí)現(xiàn)高速 的存取性能。
接著，根據(jù)圖7來(lái)說明驅(qū)動(dòng)上述字線WL的字線驅(qū)動(dòng)電3各WD和 驅(qū)動(dòng)位線選擇線KS的位線選擇線驅(qū)動(dòng)電路KD。這些驅(qū)動(dòng)電路例如 由CMOS構(gòu)成。
例如在子存儲(chǔ)器陣列SM0的區(qū)域內(nèi)，在與4條字線WL對(duì)應(yīng)的 區(qū)域中形成有驅(qū)動(dòng)這些字線WL的4個(gè)字線驅(qū)動(dòng)電路WD。這些字線 驅(qū)動(dòng)電路WD根據(jù)地址信號(hào)的譯碼結(jié)果來(lái)?yè)褚惠敵鲵?qū)動(dòng)信號(hào)。
另一方面，例如在子存儲(chǔ)器陣列SM0、 SM1的邊界區(qū)域，在以 與字線WL相同的間距而配置的4條位線選擇線KS所對(duì)應(yīng)的區(qū)域中， 形成有驅(qū)動(dòng)這些位線選4奪線KS的2個(gè)位線選擇線驅(qū)動(dòng)電if各KD。這 些位線選擇線驅(qū)動(dòng)電路KD根據(jù)模塊選擇輸入信號(hào)的譯碼結(jié)果，對(duì)4 條位線選擇線KS中所選擇的2條共同地輸出驅(qū)動(dòng)信號(hào)。
此處，位線選擇線驅(qū)動(dòng)電路KD的負(fù)載容量大約是各字線驅(qū)動(dòng)電 路WD的負(fù)載容量的2~4倍。另一方面，字線驅(qū)動(dòng)電^各WD如上所 述，在與4條字線WL對(duì)應(yīng)的區(qū)域內(nèi)形成有4個(gè)，而位線選擇線驅(qū)動(dòng)電路KD在同樣大小的區(qū)域內(nèi)只形成有2個(gè)。
即，DRAM的速度性能主要受信號(hào)的轉(zhuǎn)換時(shí)間所支配，上述轉(zhuǎn)換 時(shí)間由驅(qū)動(dòng)電路的內(nèi)部電阻、進(jìn)行驅(qū)動(dòng)的信號(hào)線的電阻負(fù)載、以及電 容負(fù)載的關(guān)系所決定，但如上所述，使各驅(qū)動(dòng)電路具有與負(fù)載容量的 比相對(duì)應(yīng)的(字線驅(qū)動(dòng)電路WD的大約2倍的)電流驅(qū)動(dòng)能力，無(wú)需 增加布局面積就可以容易地使驅(qū)動(dòng)信號(hào)的轉(zhuǎn)換時(shí)間平衡(balance )。
如上所述，規(guī)則配置的存儲(chǔ)單元MC以4條字線和位線選擇線 KS作為一組，進(jìn)一步以其中的每2條的字線等作為一對(duì)，并且對(duì)稱 進(jìn)行配置。并且，相鄰配置的各個(gè)存儲(chǔ)單元MC的存儲(chǔ)單元門TG610 和TG620以及TG611和TG621 (圖2)等共用連接到子位線上的源/ 漏電極的一端而配置。另夕卜，TG630和SW00、TG631和SW01、/SW00 和/SWlO、 /SW01和/SWll等也共用源/漏電極的一端。此處，存儲(chǔ)單 元MC的存儲(chǔ)單元門TG和子位線與主位線之間的位線連接門SW為 相同的元件構(gòu)造和元件尺寸。
另外，在由如上所述那樣構(gòu)成的階層位線結(jié)構(gòu)構(gòu)成的DRAM中， 例如在由4個(gè)子存儲(chǔ)器陣列SM構(gòu)成的主存儲(chǔ)器陣列MM中，配置有 位線連接門組SW、 /SW的為2處，可以在子位線分割數(shù)的一半的區(qū) 域內(nèi)構(gòu)成。
因此，在由階層位線結(jié)構(gòu)構(gòu)成的DRAM中，才艮據(jù)本實(shí)施方式l, 在子存儲(chǔ)器陣列SMO、 SM1的區(qū)域內(nèi)，能夠以一定的配置間距連續(xù) 地形成存儲(chǔ)單元MC的存儲(chǔ)單元門TG、和子位線與主位線之間的位 線連接門SW,保持布局圖形的連續(xù)性。因此，能夠減小芯片面積的 同時(shí)，可以提供制造容易、且成品率高的DRAM。 《發(fā)明的實(shí)施方式1的變形例》
位線選擇線KS如上所述，可以每2條傳送相同的驅(qū)動(dòng)信號(hào)，因 此并不限定為位線選擇線強(qiáng)化布線KS—M形成為與各位線選擇線KS 對(duì)應(yīng)的寬度，也可以2條位線選擇線KS共用而如圖8中用符號(hào) KS0_M、 KS1一M示出的那樣，寬度較寬而形成，由此進(jìn)一步謀求低 電阻化。具體而言，上述布線寬度由位線間距和設(shè)計(jì)規(guī)則所規(guī)定，例如可以形成為大約是字線強(qiáng)化布線WL—M的2倍到3倍的布線寬度。 《發(fā)明的實(shí)施方式2》
在實(shí)施方式2的DRAM中，如圖9所示，與強(qiáng)化布線連接區(qū)域 ST相鄰而設(shè)有跨主存儲(chǔ)器陣列MM全體的虛設(shè)位線DBL。上述虛設(shè) 位線DBL以相同的布線間距形成在與子位線SBL相同的布線層上。 此處，上述強(qiáng)化布線連接區(qū)域ST是連接字線WL、以及位線選擇線 KS和字線強(qiáng)化布線WL_M或者位線選擇線強(qiáng)化布線KS一M的區(qū)域。
存儲(chǔ)單元電容器Cs的板電極PLOO、 PLIO、 PL20以及板電極 PLOl、 PLll、 PL21分別在子存儲(chǔ)器陣列SM0、 SM1間在子位線SBL 方向上被分離，同時(shí)在字線WL方向上由強(qiáng)化布線連接區(qū)域ST來(lái)分 離，^旦通過以下方式相互進(jìn)^f亍連4妾。
在虛"i殳位線DBL上，以相同的間距形成有多個(gè)與子位線SBL中 的子位線接點(diǎn)CH相同的接點(diǎn)。其中，子位線接點(diǎn)CH如在實(shí)施方式 1中說明的那樣，通過形成在板電極PL上的開口部來(lái)連接存儲(chǔ)單元 門TG的源/漏電極和子位線SBL,而上述接點(diǎn)如圖IO所示，通過不 在板電極PL上形成開口部來(lái)連接板電極PL和虛設(shè)位線DBL。因此， 板電極PLIO、 PLll等經(jīng)由上述接點(diǎn)和虛設(shè)位線DBL，在子位線SBL 方向上相互連接。另外，在虛設(shè)位線的位置上，板電極PL未如上述 那樣形成開口部(切口 )，因此可以呈直線狀形成端部(在子位線和 主位線的存儲(chǔ)單元門形成區(qū)域中，沒有形成板電極，因此在虛設(shè)位線 上沒有形成子位線接點(diǎn)CH)。
另外，上述虛設(shè)位線DBL例如通過未被圖示的更上層的布線層 來(lái)相互連接。因此，板電極PLOO、 PLIO、 PL20等在字線WL方向上 也相互連才妄。
如上所述，通常能夠容易地僅通過以作為光學(xué)性虛設(shè)的作用效果 為目的的虛設(shè)位線DBL，來(lái)以低電阻相互連接主存儲(chǔ)器陣列內(nèi)被分割 成多個(gè)部分的板電極PL，提高對(duì)動(dòng)作時(shí)的板電極PL電位的變動(dòng)所產(chǎn) 生的噪聲的抗性。因此，可以提供布局面積較小、速度性能和抗噪性 能優(yōu)異、并且制造容易、成品率高的DRAM。《發(fā)明的實(shí)施方式3》 才艮據(jù)圖11 ~圖13對(duì)實(shí)施方式3的DRAM進(jìn)行說明。 實(shí)施方式3與上述實(shí)施方式1相比，主要有以下幾點(diǎn)不同，對(duì)于 其他點(diǎn)，例如如下等是相同的共用各子存儲(chǔ)器陣列SM0…內(nèi)相鄰的 存儲(chǔ)單元門TG的源/漏電極中的連接到子位線SBL上的一側(cè)等。
在子存儲(chǔ)器陣列SMO、 SM1的邊界區(qū)域、以及SM2、 SM3的邊 界區(qū)域中，在字線WL和位線選擇線KS之間，分別兩兩設(shè)置有虛設(shè) 字線DWLO和DWL1、 DWL2和DWL3、 DWL6和DWL7、 DWL8 和DWL9。
另外，在子存儲(chǔ)器陣列SM1、 SM2的邊界區(qū)域，在字線WL127、 WL129之間，設(shè)有2條虛設(shè)字線DWL4、 DWL5和連接到備用存儲(chǔ)單 元上的2條備用字線SWLO、 SWL1。
而且，設(shè)置有存儲(chǔ)單元MC的字線WL和子位線SBL的對(duì)應(yīng)關(guān) 系不同。具體而言，例如在實(shí)施方式1中，存儲(chǔ)單元MC與字線WLO、 3、 4、 7、 8、…和子位線SBLOO的交叉位置對(duì)應(yīng)而進(jìn)行配置，而在 本實(shí)施方式2中，與字線WL2、 3、 6、 7、…和字線WLO的交叉位 置對(duì)應(yīng)而進(jìn)行配置。其中，相對(duì)的圖形是相同的，如上所述的對(duì)應(yīng)關(guān) 系的不同并不是本質(zhì)上的差異。
對(duì)應(yīng)于下述各交叉位置，設(shè)置僅具有存儲(chǔ)單元門TG、而沒有存 儲(chǔ)單元電容器Cs的虛設(shè)存儲(chǔ)單元，其中，該各交叉位置為上述子存 儲(chǔ)器陣列SMO和SM1、 SM2和SM3的邊界區(qū)域的虛設(shè)字線DWLO ~ 3、 DWL6~9與分別對(duì)應(yīng)的子位線SBL的各交叉位置(虛設(shè)字線 DWLO…由上述存儲(chǔ)單元門TG的柵電極構(gòu)成)。另外，上述虛設(shè)字線 DWLO…連接在接地電位上，^吏得存儲(chǔ)單元門TG成截止?fàn)顟B(tài)。
如上所述，在設(shè)置有位線選擇線KS的子存儲(chǔ)器陣列SMO、 SM1、 SM2、 SM3的邊界區(qū)域內(nèi)，還設(shè)置有虛設(shè)字線DWL，由此例如圖12 所示，可以使板電極PLO、 PL1的端部為直線狀。即，在虛設(shè)存儲(chǔ)單 元區(qū)域DUMO…的部分中，不需要在板電極PLO、 PL1上形成用于使 子位線接點(diǎn)CH通過的開口部，因此可以不形成如上述實(shí)施方式l(圖3)所示那樣的切口。因此，可以使制造時(shí)的工藝中的各種條件與開
口部最恰當(dāng)?shù)剡M(jìn)行配合，從而可以更加容易地提高精度等。
另夕卜，與子存儲(chǔ)器陣列SM1、 SM2的邊界區(qū)域的虛設(shè)字線DWL4、 5和分別對(duì)應(yīng)的子位線SBL的各交叉位置相對(duì)應(yīng)，與其他的字線WL 相同，形成具有存儲(chǔ)單元門TG和存儲(chǔ)單元電容器Cs的存儲(chǔ)單元MC， 但虛設(shè)字線DWL4、 DWL5仍然與接地電位連接，使存儲(chǔ)單元門TG 為截止?fàn)顟B(tài)，從而不被用作有效的存儲(chǔ)元件。另外，也公共形成將相 鄰配置的虛設(shè)字線DWL4、 DWL5連4妄到柵極上的存儲(chǔ)單元門TG的 源/漏電極的 一 方，但該共用電極不與主位線MBL連接。
之所以設(shè)置如上所述的虛設(shè)字線DWL4…，是因?yàn)槔?，在?字線WL127、 WL128直接相鄰的情況下，當(dāng)公共形成了將這些字線 WL127…連接到柵極上的存儲(chǔ)單元門TG的源/漏電極時(shí)，則難以獨(dú)立 各存儲(chǔ)單元門TG而使其個(gè)別地連接到子位線SBLOl、 SBL02上。因 此，通過如上所述那樣配置虛i殳字線DWL4…，可以^f吏對(duì)應(yīng)于字線 WL127、 WL128的存儲(chǔ)單元門個(gè)別地連接到子位線SBLOl、 SBL02 上，同時(shí)如圖13所示那樣，虛設(shè)存儲(chǔ)單元區(qū)域DUM2、 DUM3 (以 及冗余存儲(chǔ)單元區(qū)域RWO、 RW1)中，存儲(chǔ)電極SN、存儲(chǔ)接點(diǎn)CA、 子位線接點(diǎn)CH、晶體管等和其他區(qū)域一樣規(guī)則進(jìn)行配置，可以易于 保持布局圖形的均一性。
另外，設(shè)置如上所述的備用存儲(chǔ)單元和備用字線SWL的基本目 的與通常的DRAM的情況相同。即， 一般的大容量DRAM以提高成
元。備用存儲(chǔ)單元被配置成行和列的狀態(tài)，以行和列單位進(jìn)行替換。 在本實(shí)施方式3中，除了那樣的一般性的提高成品率之外，通過如上 所述的備用字線SWLO、 SWL1的配置，可以容易地-〖某求芯片面積的 縮小。更為詳細(xì)而言，配置在上述子存儲(chǔ)器陣列SM1和SM2的邊界 上的虛設(shè)字線，2條就完全可以實(shí)現(xiàn)該目的，但是為了保持布局圖形 的均一性，優(yōu)選配置4條字線為單位的圖形。因此，相鄰字線WL127 來(lái)配置備用字線SWLO,相鄰字線WL128來(lái)配置備用字線SWL1,可以同時(shí)實(shí)現(xiàn)成品率提高和布局圖形的均一化這樣的目的，并且可以有
效地配置備用字線，同時(shí)可以獲得縮小階層位線結(jié)構(gòu)的DRAM的芯 片面積的效果。
在本實(shí)施方式3中，每個(gè)主存儲(chǔ)器陣列構(gòu)成有2條備用字線，但 在保持布局圖形的均一性的單位內(nèi)，還可以配置的更多。因此，保持 布局圖形的均一性的最小單位優(yōu)選為4條。另外，優(yōu)選根據(jù)制造時(shí)的 缺陷密度和芯片面積的矛盾(trade-off)關(guān)系來(lái)優(yōu)化備用字線數(shù)量。
另外，關(guān)于虛設(shè)字線， 一般而言，虛設(shè)存儲(chǔ)單元被配置在以陣列 狀進(jìn)行配置的存儲(chǔ)單元的外周。其目的主要是在制造時(shí)的掩模圖形轉(zhuǎn) 印工序中，當(dāng)掩模圖形存在疏密時(shí)，則在光強(qiáng)度的影響下轉(zhuǎn)印的圖形 形狀走樣，不能得到希望實(shí)現(xiàn)的圖形形狀，因此，通過在作為存儲(chǔ)元 件有效的圖形外周，配置作為存儲(chǔ)元件無(wú)效的圖形來(lái)作為光學(xué)性虛設(shè) 元件，由此來(lái)均勻地形成作為存儲(chǔ)元件有效的圖形。在本實(shí)施方式中， 也可設(shè)置那樣的外周的虛設(shè)存儲(chǔ)單元。 《發(fā)明的實(shí)施方式4》
根據(jù)圖14對(duì)實(shí)施方式4的DRAM進(jìn)行說明。
本實(shí)施方式4與上述實(shí)施方式3相比，如下所述，主要是主位線 對(duì)的結(jié)構(gòu)不同。
即，在實(shí)施方式3中，在主存卡者器陣列MM中，主位線對(duì)MBL、 /MBL平行延伸，連接到讀出放大器SA上，與同一行上的各個(gè)子位 線對(duì)相連接，但在實(shí)施方式4中，有如下不同點(diǎn)相鄰的2對(duì)主位線 對(duì)，在配置于子存儲(chǔ)器陣列SM1和SM2的邊界區(qū)域的備用字線 SWL0、 SWL1以及虛設(shè)字線DWL4、 DWL5的上層，為扭曲(twist) 結(jié)構(gòu)；在多個(gè)子存儲(chǔ)器陣列SM中，在一端的子存儲(chǔ)器陣列上沒有形 成主位線對(duì)的MBL、 /MBL的布線圖形；另外，在沒有形成上述主位 線對(duì)的布線圖形的區(qū)域中，屏蔽(shield)圖形SLD由與主位線相同 的布線層形成。
在該實(shí)施方式4中，4吏主位線對(duì)為扭曲結(jié)構(gòu)，減小相鄰主位線之 間的耦合噪聲(coupling noise )。在配置有備用字線SWL0、 SWL1以及虛設(shè)字線DWL4、 DWL5 的區(qū)域內(nèi)進(jìn)行上述主位線對(duì)的扭曲，有效活用分割子位線的區(qū)域，使 之不發(fā)生布局面積的增加。
此處，如實(shí)施方式4，優(yōu)選在主存儲(chǔ)器陣列的中央部的一點(diǎn)進(jìn)行 扭曲，但即使是其他的扭曲方式，也能同樣得到耦合噪聲的減小效果。
接著，對(duì)主位線的長(zhǎng)度進(jìn)行說明。主位線對(duì)MBL、 /MBL的布線 長(zhǎng)度比子位線對(duì)SBL、 /SBL長(zhǎng)(在上述實(shí)施方式1和實(shí)施方式3中 大約是4倍)。但是，當(dāng)對(duì)應(yīng)于各個(gè)主位線對(duì)的讀出放大器被配置在 主存儲(chǔ)器陣列的任意一端時(shí)，其他端一側(cè)的子存儲(chǔ)器陣列上不需要形 成主位線的布線圖形，到主位線和其他端一側(cè)的子位線的連接部為止 即可，因此，可以縮短主位線的布線長(zhǎng)度來(lái)減小寄生電容。
因此，可以減小子位線和主位線的總電容器Cb與存儲(chǔ)單元電容 器Cs之比，在存儲(chǔ)單元的數(shù)據(jù)讀出時(shí)，可以增大主位線對(duì)上呈現(xiàn)的 讀出電壓，因此可以使動(dòng)作容限(margin)提高。
如本實(shí)施方式4所示那樣，在每個(gè)主位線對(duì)交替地分到主存儲(chǔ)器 陣列的兩端而進(jìn)行配置的情況下，兩端的子存儲(chǔ)器陣列上的主位線對(duì) 的配置間距為其他的子存儲(chǔ)器陣列上的主位線對(duì)的配置間距的2倍。
另外，在未形成主位線對(duì)的區(qū)域內(nèi)，以與主位線對(duì)相同的布線層、 且以相同的布線間距形成布線圖形，并固定為與主位線的預(yù)充電電位 相同的電位。由此，可以進(jìn)一步降低相鄰主位線之間的耦合噪聲的影 響，同時(shí)可以使成對(duì)的主位線的耦合電荷量的平衡大致均等。
通過由如上所述那樣構(gòu)成的實(shí)施方式4的階層位線結(jié)構(gòu)所構(gòu)成的 DRAM,不增加布局面積就可以實(shí)現(xiàn)動(dòng)作容限4交大的DRAM。 《發(fā)明的實(shí)施方式5》
圖15是表示本發(fā)明實(shí)施方式5的DRAM的一部分結(jié)構(gòu)的布線圖。 在圖15中，本發(fā)明的DRAM形成共享讀出放大器結(jié)構(gòu)，該共享 讀出放大器結(jié)構(gòu)包括存儲(chǔ)單元陣列MC,呈陣列狀配置有動(dòng)態(tài)型存 儲(chǔ)單元，該動(dòng)態(tài)型存儲(chǔ)單元配置在多條字線WL和多條位線對(duì)BLL、 /BLL(BLR、 /BLR)的各交點(diǎn)附近；讀出放大器電路SA,用于放大出現(xiàn)在位線對(duì)BL、 /BL上的電位差；位線預(yù)充電電路，用于向位線 對(duì)BL、 /BL供給預(yù)充電電位；開關(guān)(共享開關(guān)晶體管)Ql、 Q2、 Q3、 Q4,用于控制位線BL、/BL和讀出放大器的連接；字線驅(qū)動(dòng)電路WD; 譯碼電路RD;預(yù)充電控制信號(hào)驅(qū)動(dòng)電路(電壓變換電路)PD;共享 開關(guān)控制信號(hào)驅(qū)動(dòng)電路(電壓電換電路)SD;讀出放大器控制電路 SC。
多個(gè)地址信號(hào)AD中，與字線選擇有關(guān)的信號(hào)被輸入到譯碼電路 RD,譯碼電路的輸出被輸入到字線驅(qū)動(dòng)電路WD,從而從多條字線 WL中選擇一條。另外，多個(gè)地址信號(hào)AD中，與讀出放大器模塊的 選擇有關(guān)的信號(hào)和讀出放大器控制信號(hào)CT被輸入到讀出放大器控制 電路SC，并輸出讀出放大器驅(qū)動(dòng)信號(hào)SEN、 SEP。進(jìn)一步，從預(yù)充 電控制信號(hào)驅(qū)動(dòng)電路PD輸出預(yù)充電控制信號(hào)PRL、 PRR,并被輸入 到預(yù)充電晶體管Q5、 Q6、 Q7、 Q8的柵電極，來(lái)控制位線對(duì)和預(yù)充 電電源VBP的連接。另夕卜，從共享開關(guān)控制信號(hào)驅(qū)動(dòng)電路SD輸出共 享開關(guān)控制信號(hào)SSL、 SSR,并被輸入到共享開關(guān)晶體管Ql、 Q2、 Q3、 Q4的柵電極，來(lái)控制位線對(duì)和讀出放大器的連接。預(yù)充電控制 信號(hào)PRL、 PRR以及共享開關(guān)控制信號(hào)SSL、 SSR,分別根據(jù)多個(gè)地 址信號(hào)AD中的與讀出放大器模塊的選擇有關(guān)的信號(hào)，來(lái)選擇性地進(jìn) 行控制。預(yù)充電電源VBP例如被設(shè)定為大約是位線的振幅電平的1/2。
為了將位線的高電平寫入存儲(chǔ)單元電容器， 一般向存儲(chǔ)單元的傳 送門的柵電極施加高于位線的振幅電平的電壓。雖然未作圖示，但存 儲(chǔ)單元的傳送門由N型晶體管構(gòu)成，并且使柵極絕緣膜的厚度大于構(gòu) 成讀出放大器SA的晶體管的柵極絕緣膜的厚度而進(jìn)行構(gòu)成。
連接到預(yù)充電晶體管Q5、 Q6、 Q7、 Q8的柵電極上的預(yù)充電控 制信號(hào)PRL、 PRR的高電平也被供給與字線的高電平相同的電位。另 外，連接到共享開關(guān)晶體管Ql、 Q2、 Q3、 Q4的柵電極上的共享開 關(guān)控制信號(hào)SSL、 SSR的高電平也被供給與字線的高電平相同的電位。 因此，預(yù)充電晶體管Q5、 Q6、 Q7、 Q8以及共享開關(guān)晶體管Ql、 Q2、 Q3、 Q4的柵極絕緣膜，以與存儲(chǔ)單元的傳送門的柵極絕緣膜相同的膜厚而進(jìn)行構(gòu)成，并且使柵極絕緣膜的厚度大于構(gòu)成讀出放大器SA 的晶體管的柵極絕緣膜的厚度。
而且，字線驅(qū)動(dòng)電路WD、預(yù)充電控制信號(hào)驅(qū)動(dòng)電路PD、共享 開關(guān)控制信號(hào)驅(qū)動(dòng)電路SD具備將以各個(gè)低電壓進(jìn)行輸入的信號(hào)振幅
變換成高電壓的信號(hào)振幅來(lái)進(jìn)行輸出的電壓變換電路，至少輸出信號(hào) 驅(qū)動(dòng)晶體管的柵極絕緣膜以與存儲(chǔ)單元的傳送門的柵極絕緣膜相同
的膜厚而進(jìn)行構(gòu)成。
即，被施加了高電壓的電路模塊所包含的晶體管組形成在柵極絕 緣膜較厚的高耐壓區(qū)域HV內(nèi)，僅施加了低電壓的電路模塊所包含的 晶體管組形成在柵極絕緣膜較薄的低耐壓區(qū)域LV內(nèi)。具體而言，形 成在高耐壓區(qū)域HV內(nèi)的晶體管的柵極絕緣膜大約為7.5nm,施加的 電壓大約為3.3V。而形成在低耐壓區(qū)域LV內(nèi)的晶體管的柵極絕緣膜 大約為2.2nm,施加的電壓大約為1.2V。
圖18是現(xiàn)有DRAM的一部分的剖視圖和使制造工序中所使用的 一部分光掩模相對(duì)應(yīng)的示圖，在T10區(qū)域示出存儲(chǔ)單元區(qū)域MCL、 MCR的一部分剖面，在T20區(qū)域示出共享開關(guān)晶體管Ql、 Q2、 Q3、 Q4以及預(yù)充電晶體管Q5、 Q6、 Q7、 Q8的一部分剖面，在T30區(qū)域 示出字線驅(qū)動(dòng)電路WD、預(yù)充電控制信號(hào)驅(qū)動(dòng)電路PD以及共享開關(guān) 控制信號(hào)驅(qū)動(dòng)電路SD的一部分剖面，在T40區(qū)域示出譯碼電路RD、 讀出放大器控制電路SC以及讀出放大器電路SA的一部分剖面。
一般在DRAM中使用電壓不同的多個(gè)電源電壓。例如，在具有2 個(gè)電源， 一個(gè)電源電壓為3.3V、另一個(gè)電源電壓為1.2V的情況下， 在向柵電極施加3.3V的TIO、 T20、 T30的各區(qū)域內(nèi)，將柵電極絕緣 膜OXIO、 0X20、 OX30的膜厚設(shè)定得較厚，在向柵電極施加1.2V的 T40區(qū)域內(nèi)，將柵電極絕緣膜OX40的膜厚設(shè)定得較薄，因此通過光 掩模HV10來(lái)控制柵極絕緣膜厚度。在T20、 T30區(qū)域內(nèi)，以抑制短 溝道效應(yīng)和確保熱載流子耐性為目的，將MOSFET的溝道長(zhǎng)度i殳定 為大于TIO、 T40區(qū)域，將T20、 T30區(qū)域內(nèi)的最小溝道長(zhǎng)度設(shè)定為 相同。在T40區(qū)域內(nèi)，柵電極和源/漏電極以1.2V以下進(jìn)行動(dòng)作，因此 將MOSFET的溝道長(zhǎng)度設(shè)定得較短，從而提高每個(gè)單位溝道寬度的 電流驅(qū)動(dòng)能力。即，成為G30=G20>G10>G40的關(guān)系。各個(gè)區(qū)域的閾 值電壓和LDD結(jié)構(gòu)也在T10區(qū)域和T20區(qū)域以及T30區(qū)域和T40區(qū) 域中各自獨(dú)立地進(jìn)行控制，因此采用光掩模VTIO、 VT20、 VT30、 LDIO、 LD20來(lái)控制離子注入。
圖16是本發(fā)明實(shí)施方式5的DRAM的一部分的剖—見圖和4吏制造 工序中所使用的 一部分光掩模相對(duì)應(yīng)的示圖。襯底結(jié)構(gòu)和金屬布線結(jié) 構(gòu)與本發(fā)明無(wú)關(guān)，因此在剖視圖中不作特別圖示。
對(duì)比圖15和圖16，在T1區(qū)域中示出存儲(chǔ)單元區(qū)域MCL、 MCR 的一部分剖面，在T2區(qū)域中示出共享開關(guān)晶體管Ql、 Q2、 Q3、 Q4以 及預(yù)充電晶體管Q5、 Q6、 Q7、 Q8的一部分剖面，在T3區(qū)域中示出 字線驅(qū)動(dòng)電路WD、預(yù)充電控制信號(hào)驅(qū)動(dòng)電路PD以及共享開關(guān)控制 信號(hào)驅(qū)動(dòng)電路SD的一部分剖面，在T4區(qū)域中示出譯碼電路RD、讀 出放大器控制電路SC以及讀出放大器電路SA的一部分剖面。
圖16所示的區(qū)域T1、 T2、 T3、 T4均為N型晶體管區(qū)域，分別 由MOSFET結(jié)構(gòu)的晶體管構(gòu)成。另外，區(qū)域T1、 T2、 T3、 T4實(shí)際 上不限定于形成在同一剖面上，但為了方便說明，設(shè)置在同一剖面上 來(lái)進(jìn)行圖示。
形成在Tl區(qū)域內(nèi)的柵極絕緣膜0X1、形成在T2區(qū)域內(nèi)的柵極 絕緣膜0X2和形成在T3區(qū)域內(nèi)的柵極絕緣膜0X3是在相同的制造 工序中形成的柵極絕緣膜，其膜厚相等。另外，形成在T4區(qū)域內(nèi)的 柵極絕緣膜0X4在與上述柵極絕緣膜0X1、 0X2、 OX3不同的制造 工序中形成，其膜厚不同。此處，各個(gè)柵極絕緣膜的關(guān)系是 GOXl=GOX2=GOX3>GOX4,在制造工序中，可以通過光掩才莫HV1 選擇性地控制柵極絕緣膜的厚度。
另外，將Tl、 T2、 T3、 T4區(qū)域的各個(gè)MOSFET的溝道長(zhǎng)度設(shè) 定成G3>G2>G1>G4，與現(xiàn)有例子進(jìn)行比較，特征是與G3相比， G2的溝道長(zhǎng)度設(shè)定得較短。形成在T2區(qū)域內(nèi)的共享開關(guān)晶體管Ql、Q2、 Q3、 Q4以及預(yù)充電晶體管Q5、 Q6、 Q7、 Q8在其柵電極輸入 3.3V的控制信號(hào)，而在源/漏電極上連接有位線或位線預(yù)充電電源， 所施加的電壓電平為1.2V以下。因此，與施加3.3V時(shí)相比，大幅度 緩和短溝道效應(yīng)和熱載流子耐性，因此可以縮短溝道長(zhǎng)度。
而且，在與T4區(qū)域的MOSFET的源/漏電極N4相同的制造工序 中形成T2區(qū)域的各MOSFET的源/漏電極N2的結(jié)構(gòu)，因此使用光掩 模LD2。為了選擇性地形成T2區(qū)域和T4區(qū)域的源/漏電極，光掩模 LD2對(duì)T2區(qū)域和T4區(qū)域進(jìn)行開口 。 T3區(qū)域的MOSFET的源/漏電 極與其他的區(qū)域獨(dú)立地形成，因此使用光掩模LD1。為了選擇性地形 成T3區(qū)域的源/漏電極N3,光掩模LD1僅對(duì)T3區(qū)域進(jìn)行開口 。
另夕卜，為了對(duì)各個(gè)區(qū)域設(shè)定MOSFET的閾值電壓而采用閾值電 壓設(shè)定用光掩模VT1、 VT2、 VT3。 Tl區(qū)域和T4區(qū)域與各個(gè)其他的 區(qū)域獨(dú)立來(lái)設(shè)定閾值電壓，因此對(duì)各個(gè)區(qū)域使用僅T1區(qū)域開口的光 掩模VT1和僅T4區(qū)域開口的光掩模VT3。 T2區(qū)域和T3區(qū)域使用相 同的光掩模VT2，在相同的制造工序中進(jìn)行離子注入。此處，使設(shè)定 T2區(qū)域的閾值值的離子注入與T4區(qū)域不同的原因如下在T2區(qū)域 和T4區(qū)域中，柵極絕緣膜厚度不同，T2區(qū)域的柵極絕緣膜OX2比 T4區(qū)域的柵極絕緣膜的OX4厚，以相同的離子注入量和注入能量會(huì) 使T2區(qū)域的閾值電壓變的過低，不能獲得足夠的開關(guān)特性。
即，將Tl、 T2、 T3、 T4區(qū)域的各個(gè)MOSFET的柵極絕緣膜OXl、 0X2、 OX3、 OX4的膜厚關(guān)系設(shè)定為GOXl=GOX2=GOX3>GOX4, 使各個(gè)MOSFET的溝道長(zhǎng)度Gl、 G2、 G3 、 G4的關(guān)系設(shè)定為 G3〉G2〉G1〉G4。另外，在Tl區(qū)域，各個(gè)MOSFET的閾值電壓使用 光掩模VT1在獨(dú)立的制造工序中進(jìn)行形成，在T4區(qū)域，各個(gè)MOSFET 的閾值電壓使用光掩模VT3在獨(dú)立的制造工序中進(jìn)行形成，在T2區(qū) 域和T3區(qū)域，各個(gè)MOSFET的閾值電壓使用公共的光掩模VT2在 相同的制造工序中進(jìn)行形成。另外，在T1區(qū)域，各個(gè)MOSFET的源 /漏電極使用光掩模VT1在獨(dú)立的制造工序中進(jìn)行形成，在T3區(qū)域， 各個(gè)MOSFET的源/漏電極使用光掩模LD1在獨(dú)立的制造工序中進(jìn)行形成，在T2區(qū)域和T4區(qū)域，各個(gè)MOSFET的源/漏電極使用公共的 光掩模LD2在相同的制造工序中進(jìn)行形成。
在如上所述那樣構(gòu)成的DRAM中，可以使預(yù)充電晶體管和共享 開關(guān)晶體管的溝道長(zhǎng)度形成得較短，可以縮小布局面積。對(duì)每個(gè)被分 割成多個(gè)模塊的存儲(chǔ)單元陣列配置預(yù)充電晶體管和共享開關(guān)晶體管， 因此在大容量下，分割數(shù)量越多，效果越好。另外，用于設(shè)定閾值電 壓的光掩模和用于形成源/漏電極的光掩模可以在多個(gè)區(qū)域內(nèi)共用，無(wú) 需增加制造工序和使用的光掩模的張數(shù)，就可以縮小布局面積。
圖17是本發(fā)明實(shí)施方式5的DRAM的一部分的俯視圖，在讀出 放大器SA的配置間距內(nèi)配置有共享開關(guān)晶體管Ql、 Q2和預(yù)充電晶 體管Q5、 Q6。共享開關(guān)晶體管Q1、 Q2成對(duì)，并且源/漏電極的一方 分別連接到讀出放大器SA內(nèi)的位線對(duì)BL、 /BL上，另一方分別連接 到存儲(chǔ)單元陣列MCL內(nèi)的位線對(duì)BLL、 /BLL上。另夕卜，預(yù)充電晶體 管Q5、Q6成對(duì)，并且源/漏電極的一方分別連接到存儲(chǔ)單元陣列MCL 內(nèi)的位線對(duì)BLL、 /BLL上，另一方分別公共連接到預(yù)充電電源VBP 上。雖然未作圖示，但存儲(chǔ)單元陣列MCL內(nèi)的多條位線以讀出放大 器SA內(nèi)的位線間距的1/2間距進(jìn)行配置。
共享開關(guān)晶體管Q1、 Q2和預(yù)充電晶體管Q5、 Q6需要以讀出放 大器SA的配置間距進(jìn)行配置，構(gòu)成各個(gè)晶體管的MOSFET的溝道寬 度的最大尺寸被存儲(chǔ)單元和讀出放大器的配置間距所制約。在本實(shí)施 方式5中，能夠使構(gòu)成Ql、 Q2、 Q3、 Q4的MOSFET的溝道長(zhǎng)度比 現(xiàn)有例子短，可以提高各個(gè)MOSFET的單位的電流驅(qū)動(dòng)能力，因此 可以謀求提高存儲(chǔ)單元和讀出放大器間的數(shù)據(jù)傳送速度和提高位線 的預(yù)充電速度。
而且，共享開關(guān)晶體管Q1、 Q2和預(yù)充電晶體管Q5、 Q6相對(duì)各 個(gè)相同的控制信號(hào)，其多個(gè)被公共連接，因此，對(duì)于預(yù)充電控制信號(hào) 驅(qū)動(dòng)電路和共享開關(guān)控制信號(hào)驅(qū)動(dòng)電路的驅(qū)動(dòng)負(fù)載容量變大。為了使 其高速動(dòng)作，需要增大預(yù)充電控制信號(hào)驅(qū)動(dòng)電路和共享開關(guān)控制信號(hào) 驅(qū)動(dòng)電路的晶體管尺寸，因此成為與布局面積的矛盾關(guān)系。在本實(shí)施方式5中，能使構(gòu)成Q1、 Q2、 Q3、 Q4的MOSFET的溝道長(zhǎng)度比現(xiàn) 有例子短，可以削減對(duì)于預(yù)充電控制信號(hào)驅(qū)動(dòng)電路和共享開關(guān)控制信 號(hào)驅(qū)動(dòng)電路的驅(qū)動(dòng)負(fù)載容量。即，無(wú)需增大預(yù)充電控制信號(hào)驅(qū)動(dòng)電路 和共享開關(guān)控制信號(hào)驅(qū)動(dòng)電路的布局面積，就可以進(jìn)行高速動(dòng)作，并 且可以減小驅(qū)動(dòng)負(fù)載容量，因此可以減少功耗。
根據(jù)如上所述構(gòu)成的本實(shí)施方式5的DRAM，無(wú)需增加制造工 序，就可以同時(shí)實(shí)現(xiàn)布局面積的縮小、速度性能的提高以功耗的降低。
在本實(shí)施方式5中，對(duì)共享讀出》文大器方式的DRAM進(jìn)行了"i兌 明，但即使是非共享讀出放大方式的DRAM,關(guān)于預(yù)充電晶體管也可 以得到相同的效果。另外，在本實(shí)施方式5中，對(duì)沒有位線對(duì)的均衡 (equalization)電路的DRAM進(jìn)行了說明，但即使是具有均衡電路 的DRAM,也可以得到同樣的效果。另外，在本實(shí)施方式5中，對(duì)利 用共享開關(guān)電路將預(yù)充電電路附加在存儲(chǔ)單元一側(cè)的DRAM進(jìn)行了 說明，但即使是利用共享開關(guān)電路將預(yù)充電電路附加在讀出放大器一 側(cè)的DRAM，也可以得到同樣的效果。
另外，如上所述的結(jié)構(gòu)可以不必限定于實(shí)施方式1~4中所_說明 的階層位線結(jié)構(gòu)、折回位線結(jié)構(gòu)的存儲(chǔ)器來(lái)進(jìn)行使用。
產(chǎn)業(yè)上利用的可能性
本發(fā)明的半導(dǎo)體存儲(chǔ)器件可以提高半導(dǎo)體芯片上的布局圖形的 均一性、并抑制制造時(shí)的加工偏差，因此具有易于縮小布局面積和提 高(維持)制造成品率的效果，能夠有效用于對(duì)一條主位線設(shè)置有多 條副位線的具有所謂階層位線結(jié)構(gòu)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM )。
權(quán)利要求
1. 一種半導(dǎo)體存儲(chǔ)器件，包括多個(gè)子存儲(chǔ)器陣列，分別具有包含單元晶體管的多個(gè)存儲(chǔ)單元和子位線；主位線；以及位線連接晶體管，將上述子位線選擇性地連接到上述主位線上，其特征在于上述子存儲(chǔ)器陣列被配置成子位線沿著上述主位線而依次排列，并且，上述單元晶體管和位線連接晶體管被配置成以預(yù)定數(shù)量單位重復(fù)相同的圖形。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述存儲(chǔ)單元還具有經(jīng)由上述單元晶體管而連接到子位線上的電容器，并且，上述單元晶體管和位線連接晶體管由MOS晶體管構(gòu)成。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述MOS晶體管的柵電極、源電極以及漏電極具有硅化物結(jié)構(gòu)。
4. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述單元晶體管和位線連接晶體管相鄰而配置，并且，共用形成 一 方的源電極或漏電極和另 一 方的源電極或者漏電極。
5. 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 還包括多組上述主位線和多個(gè)子存儲(chǔ)器陣列的組， 并且還包括與上述主位線交叉的方向的單元晶體管控制信號(hào)線，該控制信號(hào) 電才及；以及與上述主位線交叉的方向的位線連接晶體管控制信號(hào)線，該控制位線連接晶體管的柵電極，其中，上述單元晶體管和位線連接晶體管與上述主位線和單元晶體管 控制信號(hào)線或位線連接晶體管控制信號(hào)線的交叉位置對(duì)應(yīng)，并且被配 置在交錯(cuò)狀的位置上。
6. 根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述各組內(nèi)的多個(gè)子存儲(chǔ)器陣列中相互相鄰的第一子存儲(chǔ)器陣列和第二子存儲(chǔ)器陣列中的位線連接晶體管分別被配置在第一子存儲(chǔ)器陣列和第二子存儲(chǔ)器陣列的邊界部的、與另 一 方的子存儲(chǔ)器陣列 的位線連接晶體管相互相鄰的位置上，并且在相互線對(duì)稱的位置上。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述與另一方的子存儲(chǔ)器陣列的位線連接晶體管相互相鄰的位線連接晶體管的一部分以預(yù)定的第一距離進(jìn)行配置，其他部分以比上 述第一距離長(zhǎng)的第二距離進(jìn)行配置，并且，共用形成以上述第 一距離相鄰而配置的位線連接晶體管的源電 極或者漏電極。
8. 根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述連接有單元晶體管的柵電極的單元晶體管控制信號(hào)線在多 個(gè)位置與單元晶體管的強(qiáng)化布線連接，上述第一位線連接晶體管的第一位線連接晶體管控制信號(hào)線和 上述第二位線連接晶體管的第二位線連接晶體管控制信號(hào)線，在多個(gè) 位置與公共的位線連接晶體管強(qiáng)化布線相連接。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述單元晶體管強(qiáng)化布線和上述位線連接晶體管強(qiáng)化布線形成在相同的布線層上，并且，上述位線連接晶體管強(qiáng)化布線的布線寬度比上述單元晶體管強(qiáng) 化布線的布線寬度寬。
10. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述單元晶體管控制信號(hào)線、單元晶體管強(qiáng)化布線、以及位線連接晶體管強(qiáng)化布線形成在與上述主位線和子位線成直角的方向上，并且，上述子位線由第一層金屬布線形成， 上述主位線由比第一層上層的第二層金屬布線形成， 上述單元晶體管強(qiáng)化布線和位線連接晶體管強(qiáng)化布線由比第二 層上層的第三層金屬布線形成。
11. 根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器件，其特征在于， 還包括單元晶體管驅(qū)動(dòng)電路，該電路具有由CMOS電路構(gòu)成的輸出電 路，并且驅(qū)動(dòng)上述單元晶體管控制信號(hào)線；以及位線連接晶體管驅(qū)動(dòng)電4^，該電if各具有由CMOS電^^構(gòu)成的輸 出電路，并且驅(qū)動(dòng)上述位線連接晶體管，其中，上述位線連接晶體管驅(qū)動(dòng)電路的驅(qū)動(dòng)能力為單元晶體管驅(qū)動(dòng)電 ^^的驅(qū)動(dòng)能力的2倍以上4倍以下。
12. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述位線連接晶體管與其他的子存儲(chǔ)器陣列的位線連接晶體管 相鄰而配置，并且，在上述位線連接晶體管和單元晶體管之間具備包含虛設(shè)單元晶 體管且沒有存儲(chǔ)功能的虛設(shè)存儲(chǔ)單元，上述單元晶體管、位線連接晶體管、以及虛設(shè)單元晶體管被配置 成以預(yù)定數(shù)量單位重復(fù)相同的圖形。
13. 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 還包括連接有上述虛設(shè)單元晶體管的柵電極的、與上述主位線交叉的方向的虛設(shè)單元晶體管控制信號(hào)線，的板電極的板電極，并且，上述虛設(shè)存儲(chǔ)單元被配置在與2條上述虛設(shè)單元晶體管控制信號(hào) 線3寸應(yīng)的區(qū)i或內(nèi)。
14. 根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 對(duì)上述虛設(shè)單元晶體管進(jìn)行控制，以使其通常為截止?fàn)顟B(tài)。
15. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于上述存儲(chǔ)單元還具有經(jīng)由上述單元晶體管而連接到子位線上的 電容器，上述電容器中的板電極在上述子存儲(chǔ)器陣列內(nèi)相互連接，并且， 在其他的子存儲(chǔ)器陣列之間分離。
16. 根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 還包括未被用于存儲(chǔ)數(shù)據(jù)的輸入輸出的虛設(shè)位線，氛 ， 、 ' 、 、
17. 根據(jù)權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述多個(gè)子存儲(chǔ)器陣列中的上述板電極分別通過接點(diǎn)而與上述虛設(shè)位線連接，并且，上述接點(diǎn)以與將上述單元晶體管連接到上述子位線上的接點(diǎn)相 同的間距進(jìn)行配置。
18. 根據(jù)權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述虛設(shè)位線被配置在比上述子位線更靠子存儲(chǔ)器陣列的外側(cè)， 在上述板電極中的在上述子位線的方向上延伸的端部形成為直線狀，并且，上述板電極中的、貫通將上述單元晶體管連接到上述子位線上的 接點(diǎn)的開口部被配置成重復(fù)相同的圖形。
19. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述位線連接晶體管被配置在上述子存儲(chǔ)器陣列的一方的端部一側(cè)，并且，上述子存儲(chǔ)器陣列在另一方的端部與其他的子存儲(chǔ)器陣列相鄰 &酉己i,在上述子存儲(chǔ)器陣列的上述另一方的端部一側(cè)具備沒有存儲(chǔ)功 能的虛設(shè)存儲(chǔ)單元。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 還包括連接有上述單元晶體管的柵電極的、與上述主位線交叉的方向的單元晶體管控制信號(hào)線，并且，上述虛設(shè)存儲(chǔ)單元具有虛設(shè)單元晶體管和虛設(shè)電容器，并被配置在上述單元晶體管控制信號(hào)線的間距的4倍的整數(shù)倍距離的范圍內(nèi)，上述單元晶體管、位線連接晶體管以及虛設(shè)單元晶體管被配置成 以預(yù)定數(shù)量單位重復(fù)相同的圖形。
21. 根據(jù)權(quán)利要求20所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 共用形成上述單元晶體管的源電極或漏電極和與上述單元晶體管相鄰的虛設(shè)單元晶體管的源電極或漏電極，并且，共用形成上述其他的子存儲(chǔ)器陣列所具備的虛設(shè)存儲(chǔ)單元中的 虛設(shè)單元晶體管的源電極或者漏電極和該子存儲(chǔ)器陣列的虛設(shè)存儲(chǔ) 單元中的虛設(shè)單元晶體管的源電極或者漏電極。
22. 根據(jù)權(quán)利要求21所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述虛設(shè)存儲(chǔ)單元的至少一部分被構(gòu)成為可作為備用存儲(chǔ)單元使用。
23. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 還包括多組上述主位線和子存儲(chǔ)器陣列， 相鄰的上述主位線具有相互交叉的扭曲結(jié)構(gòu)。
24. 根據(jù)權(quán)利要求23所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述位線連接晶體管被配置在上述子存儲(chǔ)器陣列中的一方的端部一側(cè)，并且，上述子存儲(chǔ)器陣列在另一方的端部一側(cè)與其他子存儲(chǔ)器陣列相 鄰而配置，在上述子存儲(chǔ)器陣列中的上述另一方的端部一側(cè)具備沒有存儲(chǔ) 功能的虛設(shè)存儲(chǔ)單元，上述扭曲結(jié)構(gòu)形成在設(shè)有上述虛設(shè)存儲(chǔ)單元的區(qū)域附近。
25. 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其特征在于 上述主位線的布線長(zhǎng)度比沿著上述主位線而依次排列的上述子位線的布線總長(zhǎng)度短。
26. 根據(jù)權(quán)利要求25所述的半導(dǎo)體存儲(chǔ)器件，其特征在于在上述主位線的延長(zhǎng)線上的區(qū)域內(nèi)形成有與上述主位線同 一布線層的布線圖形。
27.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲(chǔ)器件，其特征在于: 上述布線圖形;陂固定為上述主位線的預(yù)充電電位而構(gòu)成。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)器件。作為一個(gè)例子的半導(dǎo)體存儲(chǔ)器件在每個(gè)形成在半導(dǎo)體襯底上的一處N型擴(kuò)散層(OD)上，在其與字線(WL)或者位線選擇線(KS)的交叉位置，形成有2個(gè)存儲(chǔ)單元門(TG)或者位線連接門(SW)。N型擴(kuò)散層(OD)的中間部附近被作為2個(gè)柵極共用的源極/漏極區(qū)域，而兩端部附近被作為各門各自的源極/漏極區(qū)域。源極/漏極區(qū)域經(jīng)由存儲(chǔ)接點(diǎn)(CA)而連接到存儲(chǔ)單元電容的存儲(chǔ)電極(SN)上，或者經(jīng)由子位線接點(diǎn)(CH)和金屬布線的導(dǎo)通孔而連接到子位線、或者主位線上。存儲(chǔ)單元門(TG)和位線連接門(SW)被配置成4個(gè)為單位重復(fù)相同的圖形。
文檔編號(hào)G11C11/4097GK101416298SQ200780011729
公開日2009年4月22日 申請(qǐng)日期2007年3月30日 優(yōu)先權(quán)日2006年3月31日
發(fā)明者廣瀨雅庸 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社