專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及例如時鐘同步型半導(dǎo)體存儲裝置、搭載了該半導(dǎo)體存儲裝 置的集成電路、以及使用了該半導(dǎo)體存儲裝置的系統(tǒng)(半導(dǎo)體裝置)、和 存儲數(shù)據(jù)讀出裝置等。
背景技術(shù)：
作為現(xiàn)有的時鐘同步型半導(dǎo)體存儲裝置，例如，在面向近年來需求增
大的移動電話用途等中，作為具備成批(burst)讀出模式的非同步SRAM 型高速存取存儲器的FCRAM (注冊商標(biāo))被實用化。
該FCRAM在被設(shè)定為成批讀出模式后，與從外部輸入的時鐘信號同 步地動作。當(dāng)被輸入地址之后，在輸入了與預(yù)先設(shè)定的等待時間(latency) 對應(yīng)數(shù)量的時鐘脈沖之后輸出數(shù)據(jù)。
另外，在未指定一并讀出數(shù)據(jù)長度的連續(xù)成批讀出模式下，當(dāng)連續(xù)讀 出過程中讀出地址到達(dá)存儲器陣列的低位地址邊界時，會發(fā)生數(shù)據(jù)輸出延 遲。為了向外部通知該輸出延遲，從FCRAM輸出表示數(shù)據(jù)總線有效或無 效的數(shù)據(jù)總線狀態(tài)信號。主機裝置在該數(shù)據(jù)總線狀態(tài)信號變?yōu)楸硎?有效" 的電平時，進(jìn)行數(shù)據(jù)的讀出，由此可防止無效數(shù)據(jù)的誤讀出(例如，參照 非專利文獻(xiàn)l)。
圖20是現(xiàn)有的時鐘同步型半導(dǎo)體存儲裝置的時間圖，表示了成批讀 出中的外部輸入時鐘信號、輸出數(shù)據(jù)信號、及數(shù)據(jù)總線狀態(tài)信號等的遷移 定時。在該圖中，/CE是芯片使能信號，ADD是外部輸入地址信號，CLK 是外部輸入時鐘信號，DQ是輸出數(shù)據(jù)信號，/WAIT是數(shù)據(jù)總線狀態(tài)信號。 此外，在該圖中，表示了設(shè)定為等待時間=4的例子。另外，在該圖和以 下的說明中，對"CLK"標(biāo)注的數(shù)字表示從讀出動作開始的時鐘數(shù)。
在圖20中，相對于CLK1的上升在規(guī)定的設(shè)置(setup)時間后，由 ADD輸入讀出地址，在輸入了所設(shè)定的等待時間一l的時鐘數(shù)(這里為4一1=3時鐘)的CLK2 4后，在CLK5輸出DQ。另外，在輸出上述DQ 的前一個時鐘CLK4， /WAIT信號從表示數(shù)據(jù)總線無效的"L (Low)"電 平變化為表示有效的"H (High)"電平。
在讀出了四個數(shù)據(jù)后，若讀出地址到達(dá)存儲器陣列的低位地址邊界， 則/WAIT信號在變?yōu)?H"之后經(jīng)四個時鐘后，/WAIT信號變?yōu)楸硎緮?shù)據(jù) 總線無效的"L"電平，當(dāng)再次變?yōu)?H"電平后輸出接下來的數(shù)據(jù)。
這樣，在輸出有效數(shù)據(jù)時使/WAIT信號為"H"，在數(shù)據(jù)無效時使/WAIT 信號為"L"，從而主機裝置不會讀出錯誤的數(shù)據(jù)。
另外，作為與系統(tǒng)的高速化對應(yīng)的存儲器，在時鐘的兩個邊沿輸出數(shù) 據(jù)的DDR SDRAM被實用化。該DDR SDRAM為了避免數(shù)據(jù)的接收失誤， 通過設(shè)置DQS (數(shù)據(jù)選通脈沖)端子，實現(xiàn)了高速化。
該存儲器中，在進(jìn)行寫入時，從主機裝置輸出DQS、與DQS同步的 數(shù)據(jù)，存儲器利用DQS來取入寫入數(shù)據(jù)。
另外，在進(jìn)行讀出時，從存儲器輸出DQS和與DQS同步的數(shù)據(jù)，主 機裝置利用DQS來取入讀出數(shù)據(jù)。輸出讀出數(shù)據(jù)的定時由預(yù)先設(shè)定的等 待時間確定，在將數(shù)據(jù)輸出的前一個周期，作為前同步信號(preamble)， DQS從HiZ (高阻抗?fàn)顟B(tài))變?yōu)?L"電平，在接下來的周期，DQS變?yōu)?"H"電平，開始輸出數(shù)據(jù)(例如，二》tf一夕'存儲器株式會社、「512M
位DDR SDRAM DATA SHEET」、Document No. E0699E50 (Ver. 5.0)、2006 年11月、p.27)。
非專利文獻(xiàn)l:富士通株式會社，「富士通半導(dǎo)體器件DATA SHEET DS05-11429-2 (存儲器Mobile FCRAM MB82DBS02163C)」、2005年
但是，現(xiàn)有的方法中，由于與預(yù)先設(shè)定的等待時間對應(yīng)地輸出數(shù)據(jù)， 因此即使迅速完成了從存儲器陣列讀出數(shù)據(jù)，也不能向外部輸出數(shù)據(jù)。具 體而言，例如，在圖20的例子中，即使在CLK3的下降之前已經(jīng)完成了 從存儲器陣列讀出數(shù)據(jù)，也需等待一個時鐘后從CLK4的下降開始進(jìn)行數(shù) 據(jù)輸出。并且，上述等待時間需要與因半導(dǎo)體存儲裝置使用時的溫度、電 壓條件、半導(dǎo)體存儲裝置制造時的條件而不同的讀出時間的最大時間對應(yīng) 地設(shè)定。
因此，未必能有效利用半導(dǎo)體存儲裝置的讀出速度，難以提高系統(tǒng)性另一方面，在動作中時鐘周期變更的情況等下，為了提高系統(tǒng)性能， 如非專利文獻(xiàn)1的P.20所示，需要由主機裝置根據(jù)時鐘周期等進(jìn)行改變等 待時間的控制。
另外，如圖20所示，即使在通過數(shù)據(jù)總線狀態(tài)信號(/WAIT)通知
數(shù)據(jù)無效的情況下，當(dāng)在主機裝置與時鐘同步型半導(dǎo)體存儲裝置之間，例
如產(chǎn)生了 CLK的1/2周期量(該圖中的thCLK)(以上)的信號延遲的情 況下，輸出數(shù)據(jù)信號DQ和數(shù)據(jù)總線狀態(tài)信號/WAIT將分別成為該圖所示 的DQ1、 /WAIT1。在這種情況下，因CPU通過CLK進(jìn)行數(shù)據(jù)取入時的 設(shè)置不足、或CLK與數(shù)據(jù)總線狀態(tài)信號的監(jiān)視定時不一致所導(dǎo)致的讀出 開始周期的偏差，有可能引起誤讀出。為了防止這種誤讀出，需要由主機 裝置進(jìn)行復(fù)雜的時鐘控制，另外，時鐘頻率越高，越難以防止。
進(jìn)而，在檢測到讀出地址到達(dá)低位地址邊界后要使數(shù)據(jù)總線狀態(tài)信號 為"L"的情況下，因讀出中的電壓變動等其他各種原因而即使讀出發(fā)生 延遲數(shù)據(jù)總線狀態(tài)信號也不會變?yōu)?L"。該情況下，無論數(shù)據(jù)總線是否 無效，都有可能取入不正確的數(shù)據(jù)。
另外，在開始輸出數(shù)據(jù)時，如上所述，在DQS (數(shù)據(jù)選通脈沖)信號 從高阻抗?fàn)顟B(tài)變?yōu)?L"電平(需要前同步信號)的構(gòu)成中，需要由接收 數(shù)據(jù)的主機裝置在檢測到變?yōu)?L"電平的情況后進(jìn)行用于等待DQS時鐘 的復(fù)雜的控制。

發(fā)明內(nèi)容
本發(fā)明鑒于上述方面而實現(xiàn)，目的在于不需要在主機裝置中進(jìn)行復(fù)雜 的控制，能容易地實現(xiàn)在最早的定時讀出數(shù)據(jù)等，或者，在輸出數(shù)據(jù)延遲 到時鐘周期以上的情況下或因各種原因而(突發(fā))讀出時間發(fā)生了變動的 情況等之下，也能容易地防止誤讀出。
本發(fā)明的半導(dǎo)體存儲裝置，其中包括地址端子，其輸入將存儲器陣 列中的存儲數(shù)據(jù)讀出的地址；時鐘輸入端子，其將輸入時鐘輸入；數(shù)據(jù)輸 出端子，其對根據(jù)上述地址從存儲器陣列讀出的數(shù)據(jù)進(jìn)行輸出；和時鐘輸 出端子，其對與上述輸入時鐘同步的輸出時鐘進(jìn)行輸出；上述時鐘輸出端子始終輸出第一電壓和第二電壓中的一方，并且，僅在從上述數(shù)據(jù)輸出端 子輸出了有效數(shù)據(jù)的情況下，使輸出電壓從第一電壓遷移到第二電壓，或 從一方電壓遷移到另 一方電壓。
另外，例如，上述半導(dǎo)體存儲裝置的特征在于，被構(gòu)成為上述時鐘 輸出端子的上述輸出電壓的遷移在下述定時進(jìn)行，該定時依賴于從上述存 儲器陣列讀出數(shù)據(jù)開始到完成為止的時間，但不依賴于從上述讀出開始之 后的輸入時鐘數(shù)。
由此，在存儲數(shù)據(jù)讀出裝置中，能基于輸出時鐘，容易地實現(xiàn)將從半 導(dǎo)體存儲裝置讀出的數(shù)據(jù)可靠地取入。
另外，通過進(jìn)行如上述的時鐘端子的輸出電壓的遷移，能容易地實現(xiàn) 進(jìn)行迅速的讀出。 (發(fā)明效果)
根據(jù)本發(fā)明，能容易地實現(xiàn)在最早的定時讀出數(shù)據(jù)，或防止誤讀出等。


圖1是表示實施方式1的半導(dǎo)體存儲裝置的構(gòu)成的框圖2是表示實施方式1的半導(dǎo)體存儲裝置的各部的動作的時間圖3是表示實施方式1的半導(dǎo)體存儲裝置的各部的其他動作的時間
圖4是表示實施方式2的半導(dǎo)體存儲裝置的構(gòu)成的框圖； 圖5是表示實施方式2的半導(dǎo)體存儲裝置的各部的動作的時間圖； 圖6是表示實施方式3的半導(dǎo)體存儲裝置的構(gòu)成的框圖； 圖7是表示實施方式3的半導(dǎo)體存儲裝置的輸出控制部65的詳細(xì)構(gòu) 成的框圖8是表示實施方式3的半導(dǎo)體存儲裝置的各部的動作的時間圖； 圖9是表示實施方式3的變形例的輸出控制部85的詳細(xì)構(gòu)成的框圖; 圖10是表示實施方式4的半導(dǎo)體存儲裝置的構(gòu)成的框圖； 圖11是表示實施方式4的半導(dǎo)體存儲裝置的輸出控制部105的詳細(xì) 構(gòu)成的框圖12是表示實施方式4的半導(dǎo)體存儲裝置的各部的動作的時間圖；圖13是表示實施方式5的半導(dǎo)體存儲裝置的構(gòu)成的框圖14是表示實施方式5的半導(dǎo)體存儲裝置的各部的動作的時間圖15是表示實施方式6的半導(dǎo)體存儲裝置的輸出控制部165的構(gòu)成 的框圖16是表示實施方式6的半導(dǎo)體存儲裝置的各部的動作的時間圖； 圖17是表示實施方式7的系統(tǒng)的構(gòu)成的框圖18是表示實施方式7的系統(tǒng)的存儲器數(shù)據(jù)取入控制部163的詳細(xì) 構(gòu)成的框圖19是表示實施方式7的系統(tǒng)的各部的動作的時間圖； 圖20是表示現(xiàn)有的半導(dǎo)體存儲裝置的動作的時間圖。
圖中l(wèi)一存儲器陣列；2 —讀出定時控制部；3 —讀出電路；4一讀出 完成判定部；5 —輸出控制部；6 —地址譯碼器；7 —地址控制部；IO —讀 出數(shù)據(jù)鎖存器；ll一輸出位計數(shù)器；12 —輸出位選擇電路；13 —輸出同步 電路；14一OUTCLK生成部；15—AND電路；16—觸發(fā)器電路；20—鎖 存器選擇電路；21—讀出數(shù)據(jù)鎖存器L; 22—讀出數(shù)據(jù)鎖存器H; 23—Read 完成計數(shù)器；24—OUTCLK生成部；25—AND電路；32—輸出位選擇電
路；42 —讀出定時控制部；44 —讀出完成判定部；62 —讀出定時控制部；
65 —輸出控制部；84—OUTCLK生成部；85 —輸出控制部；105 —輸出控
制部；113 —讀出電路；114一讀出完成判定部；160 —主機裝置；161_存 儲器；162 —存儲器數(shù)據(jù)讀出控制部；163 —存儲器數(shù)據(jù)取入控制部；164
—CPU; 165—輸出控制部；171—OUTCLK計數(shù)器；172—存儲器數(shù)據(jù)鎖 存器；173—存儲器數(shù)據(jù)鎖存器；174—比較器。
具體實施例方式
以下，基于附圖，對本發(fā)明的實施方式進(jìn)行詳細(xì)說明。此外，在以下 的各實施方式中，對于具有與其他實施方式同樣功能的構(gòu)成要素標(biāo)注相同 標(biāo)記并省略說明。
《發(fā)明的實施方式1》
圖1是表示實施方式1的半導(dǎo)體存儲裝置的要部的構(gòu)成的框圖。 在該半導(dǎo)體存儲裝置中，設(shè)置有存儲器陣列1、讀出定時控制部2、讀出電路3、讀出完成判定部4、輸出控制部5和地址譯碼器6。此外，在
半導(dǎo)體存儲裝置中，除上述單元之外，還設(shè)置有賦予各部的動作所需的 偏壓的電源電路、在還可進(jìn)行數(shù)據(jù)寫入時用于寫入的電路等、作為存儲裝 置所需的各種電路，但主要對本實施方式的說明中必要的部分進(jìn)行說明。 上述存儲器陣列1排列有存儲數(shù)據(jù)的多個存儲器單元。 讀出定時控制部2與從外部輸入的輸入時鐘同步地生成表示存儲數(shù)據(jù)
的讀出動作的開始定時的Read觸發(fā)信號。
讀出電路3具有未圖示的讀出放大器，與從讀出定時控制部2輸出的 Read觸發(fā)信號變?yōu)?H (高電平)"對應(yīng)地開始進(jìn)行存儲數(shù)據(jù)的讀出動作， 與從讀出完成判定部4輸出的Read定時信號變?yōu)?L (低電平)"對應(yīng)地 保持從存儲器單元讀出的數(shù)據(jù)，作為Read數(shù)據(jù)進(jìn)行輸出。
讀出完成判定部4在Read觸發(fā)信號變?yōu)?H"之后，輸出在后面詳述 的期間TRAC間為"H"的Read定時信號、和在期間TRAC+TDLY間為 "L"的Read完成信號。這里，上述定時的控制例如利用在半導(dǎo)體存儲裝 置的內(nèi)部振蕩的、周期比輸入時鐘還短的時鐘來進(jìn)行。此外，并不限定于 此，也可利用模擬延遲電路等進(jìn)行控制等。另外，上述期間TRAC等可在 設(shè)計時進(jìn)行設(shè)定，也可在制造時或組裝到設(shè)備時根據(jù)半導(dǎo)體存儲裝置的特 性等進(jìn)行設(shè)定，還可在組裝到設(shè)備后因使用開始時或使用中的初始化處理 等而根據(jù)電源電壓或溫度等進(jìn)行動態(tài)設(shè)定等。
輸出控制部5將從讀出電路3輸出的Read數(shù)據(jù)作為輸出數(shù)據(jù)DATA 進(jìn)行輸出，并且，輸出表示由未圖示的主機裝置所取入的定時的輸出時鐘 OUTCLK。
另外，地址譯碼器6對從外部輸入的讀出地址進(jìn)行譯碼，輸出對存儲
器陣列1內(nèi)的特定的存儲器單元進(jìn)行選擇的選擇信號。
這里，該圖中的端子ADD是輸入讀出地址的地址輸入端子。 端子/CE是輸入在存儲數(shù)據(jù)讀出時為"L"電平的芯片使能信號的芯
片使能信號輸入端子。
端子CLK是將輸入時鐘輸入的輸入時鐘輸入端子。 端子OUTCLK是將輸出時鐘輸出的輸出時鐘輸出端子。 端子DATA是將輸出數(shù)據(jù)DATA輸出的數(shù)據(jù)輸出端子。此外，在以下的說明中，為了便于說明，上述各端子的標(biāo)記作為適當(dāng) 信號名進(jìn)行使用。另外，在以下的說明和附圖中，對"CLK"標(biāo)注的數(shù)字
表示/CE變?yōu)?L"之后的時鐘數(shù)。
對如上述那樣構(gòu)成的半導(dǎo)體存儲裝置的動作進(jìn)行說明。圖2是表示半 導(dǎo)體存儲裝置的各部的信號的時間圖。
在輸入了讀出地址ADD后，上述地址在CLK1的上升時(T21)被取 入到地址譯碼器6進(jìn)行譯碼，與地址對應(yīng)的存儲器單元的選擇信號被輸出 到存儲器陣列1。
另外，當(dāng)伴隨上述讀出地址ADD的輸入而芯片使能信號/CE變?yōu)?L" 時，讀出定時控制部2與CLK1的上升(T21)同步地使Read觸發(fā)信號僅 一次在規(guī)定時間內(nèi)(例如，到下一個CLK2的上升為止的期間)為"H"。 讀出電路3被上述Read觸發(fā)信號激活(開始預(yù)充電等的讀出步驟)。 另夕卜，讀出完成判定部4在上述Read觸發(fā)信號變?yōu)?H" (T21)后， 使Read定時信號為"H"，在經(jīng)過預(yù)先設(shè)定的期間TRAC后變?yōu)?L"。 上述期間TRAC是根據(jù)由讀出電路3進(jìn)行的存儲數(shù)據(jù)的讀出所需的時間而 設(shè)定的期間。
讀出電路3在Read定時信號變?yōu)?L"時被激活(結(jié)束讀出步驟)， 對從存儲器陣列1讀出的數(shù)據(jù)進(jìn)行保持，作為Read數(shù)據(jù)輸出。
讀出完成判定部4在上述Read觸發(fā)信號變?yōu)?H"時(T21)，還使 Read完成信號為"L"，在經(jīng)過期間TRAC+TDLY后變?yōu)?H"。上述 TDLY是根據(jù)將從讀出電路3輸出的Read數(shù)據(jù)傳輸?shù)捷敵隹刂撇?所需 的時間而設(shè)定的期間。(此外，在可忽略TDLY的情況等下也可僅設(shè)定期 間TRAC)。
輸出控制部5在Read完成信號變?yōu)?H"后的第一個CLK5的下降處 (T22)，取入從讀出電路3輸出的Read數(shù)據(jù)，作為輸出數(shù)據(jù)DATA輸 出到DATA輸出端子。另外，與下一個CLK6的上升(T23)同步地向 OUTCLK端子輸出一個時鐘份的輸出時鐘OUTCLK。
然后，當(dāng)芯片使能信號/CE變?yōu)?H"后，半導(dǎo)體存儲裝置成為非使 能狀態(tài)，不會從輸出控制部5將輸出時鐘OUTCLK輸出。
如上所述，例如，因半導(dǎo)體存儲裝置制造時的條件、動作時的條件(電壓、溫度等)等而由讀出電路3進(jìn)行的存儲數(shù)據(jù)的讀出所需要的時間等不
同，據(jù)此來設(shè)定期間TRAC等，從而能靈活地控制輸出數(shù)據(jù)DATA的輸 出定時。具體而言，例如，如上所述，圖2的例子中，在從CLK1開始的 第六個CLK6處，將輸出數(shù)據(jù)DATA和輸出時鐘OUTCLK輸出，相對于 此，如圖3所示，若期間TRAC短(TRAC1)，則從第五個的CLK5進(jìn)行 輸出。即，能容易地實現(xiàn)從最早的定時讀出存儲數(shù)據(jù)。另外，還能容易地 防止誤讀出。
另外，即使在輸入時鐘的頻率不同的情況下，也同樣能根據(jù)期間TRAC 等控制定時，因此，無需與時鐘頻率對應(yīng)的等待時間的變更等。因此，能 容易地切換時鐘頻率。
而且，主機裝置只需根據(jù)輸出時鐘OUTCLK取入輸出數(shù)據(jù)DATA即 可，無需進(jìn)行基于脈沖選通信號對從存儲器將輸出數(shù)據(jù)輸出的定時進(jìn)行檢 測等用于讀出等待的控制。
此外，在上述例子中，表示了通過輸出控制部5輸出Read數(shù)據(jù)的例 子，但也可從讀出電路3直接輸出，而輸出控制部5主要將輸出時鐘 OUTCLK輸出。《發(fā)明的實施方式2》
作為實施方式2的半導(dǎo)體存儲裝置，對在芯片使能信號/CE為"L" 期間，輸出以輸入的讀出地址ADD為初始值而連續(xù)的讀出地址的存儲數(shù) 據(jù)的半導(dǎo)體存儲裝置的例子進(jìn)行說明。
該半導(dǎo)體存儲裝置如圖4所示，與實施方式1的半導(dǎo)體存儲裝置的構(gòu) 成相比，取代讀出定時控制部2和讀出完成判定部4，包括讀出定時控制 部42和讀出完成判定部44。另外，還包括地址控制部7。
上述讀出定時控制部42除/CE和CLK之外，還被輸入來自讀出完成 判定部44的Read完成信號，在/CE為"L"期間，每當(dāng)存儲數(shù)據(jù)的讀出 完成，都反復(fù)輸出Read觸發(fā)信號。
讀出完成判定部44每次輸出上述Read觸發(fā)信號，都重復(fù)與實施方式 1的讀出完成判定部4同樣的動作，當(dāng)/CE變?yōu)?H"時，使該動作停止。
另外，地址控制部7具有地址自動增加功能，依次輸出連續(xù)的讀出地址。更詳細(xì)地說，將從外部輸入的讀出地址ADD作為初始值，每當(dāng)從讀
出完成判定部4輸出的Read完成信號變?yōu)?H"時，輸出加1后的地址
AIN、 AIN+1、 AIN+2......。
在如上述那樣構(gòu)成的半導(dǎo)體存儲裝置中，每個地址的讀出動作與實施 方式l大致相同，但按如下所述在多個地址依次進(jìn)行讀出。以下，基于圖 5進(jìn)行說明。
首先，地址控制部7當(dāng)/CE從"H"遷移為"L"時，與CLK的下降 同步地將從外部輸入的讀出地址ADD取入，直接將其作為讀出地址AIN 進(jìn)行輸出。此外，然后，在/CE為"L"期間，如后面所述，在Read完成 信號變?yōu)?H"后每當(dāng)CLK的下降時，都輸出依次加1的讀出地址AIN、 AIN+1、 ......o
另夕卜，讀出定時控制部42在滿足/CE為"L"和Read完成信號為"H" 這兩個條件后，從CLK的第一個下降后的上升(T51)開始，使Read觸 發(fā)信號在規(guī)定期間內(nèi)為"H"。
因此，與實施方式1同樣地進(jìn)行從存儲器陣列1讀出的動作，在Read 觸發(fā)信號變?yōu)?H"后經(jīng)期間TRAC+TDLY之后Read完成信號變?yōu)?H"。 輸出控制部5在之后第一個CLK4的下降處(T52)將輸出數(shù)據(jù)DATA輸 出作為DATA0，而且，在與下一個CLK5的上升(T53)同步地輸出一個 時鐘份的輸出時鐘OUTCLK。
另外，在上述(T52)處，地址控制部7如上所述，在Read完成信號 變?yōu)?H"后通過CLK4下降而將讀出地址增加到AIN+1。
另一方面，在上述(T53)處，與(T51)同樣，在滿足/CE為"L" 和Read完成信號為"H"這兩個條件后，CLK成為從第一個下降后的上 升，因此，讀出定時控制部42再次使Read觸發(fā)信號在規(guī)定期間內(nèi)為"H"。 因此，針對讀出地址AIN+1的存儲數(shù)據(jù)，再次與上述同樣地進(jìn)行讀出動 作。即，讀出電路3開始讀出步驟，讀出完成判定部44從上述(T51)開 始在期間TRAC之間使Read定時信號為"H"，并且，在期間TRAC+ TDLY之間使Read完成信號為"L"。由此，在(T54)處，從輸出控制 部5輸出下一個輸出數(shù)據(jù)DATA1。
以下，同樣地進(jìn)行接下來的讀出動作，但在圖5的例子中，在(T56)處，/CE變?yōu)?H"，從而執(zhí)行中的讀出動作被打斷。即，讀出定時控制
部42使Read觸發(fā)信號返回"L"，讀出完成判定部44使Read定時信號 為"L"，使Read完成信號返回"H"，輸出控制部5停止此后的輸出數(shù) 據(jù)DATA等的輸出，輸出控制部5抑制此后的輸出時鐘OUTCLK的輸出。 如上所述，每當(dāng)Read完成信號變?yōu)?H"，地址控制部7使讀出地址 增加，并且，在Read觸發(fā)信號變?yōu)?H"之后進(jìn)行下一個讀出動作，從而 僅輸入起始地址即可進(jìn)行連續(xù)讀出動作。
《發(fā)明的實施方式3》
作為實施方式3的半導(dǎo)體存儲裝置，對從DATA端子輸出的數(shù)據(jù)的位 寬小于從讀出電路輸出的數(shù)據(jù)的數(shù)據(jù)位寬的半導(dǎo)體存儲裝置的例子進(jìn)行 說明。在該半導(dǎo)體存儲裝置的例子中，從讀出電路讀出的32位的數(shù)據(jù)按 每8位分4次從DATA端子輸出。
該半導(dǎo)體存儲裝置如圖6所示，與實施方式2的半導(dǎo)體存儲裝置的構(gòu) 成相比，取代讀出定時控制部42和輸出控制部5，包括讀出定時控制部 62和輸出控制部65。
在從讀出電路3讀出Read數(shù)據(jù)完成后Read完成信號變?yōu)?H"，并 且在此前讀出的數(shù)據(jù)全部從輸出控制部65輸出而數(shù)據(jù)輸出完成信號變?yōu)?"H"之后，讀出定時控制部62與CLK的上升同步地，為了讀出下一個 數(shù)據(jù)而使Read觸發(fā)信號變?yōu)?H"。這里，上述數(shù)據(jù)輸出完成信號如后面 所述在CLK上升之前會返回"L"，但例如基于在數(shù)據(jù)輸出完成信號變?yōu)?"H"時被置位的未圖示的觸發(fā)器電路的輸出，使Read觸發(fā)信號變?yōu)?H"。
輸出控制部65對從讀出電路讀出的32位的Read數(shù)據(jù)暫時進(jìn)行保持， 按每8位分4次從DATA端子輸出。另外，在4次輸出完成時，將數(shù)據(jù)輸 出完成信號輸出。該輸出控制部65具體而言例如如圖7所示，構(gòu)成為包 括讀出數(shù)據(jù)鎖存器ll、輸出位計數(shù)器ll、輸出位選擇電路12、輸出同 步電路13、 OUTCLK生成部14和AND電路15。
上述AND電路15輸出鎖存/復(fù)位信號，該鎖存/復(fù)位信號當(dāng)從讀出完 成判定部44輸出的Read完成信號和從輸出位計算器11輸出的數(shù)據(jù)輸出 完成信號均為"H"時變?yōu)?H"，上述AND電路15還將從讀出電路3輸出的32位的Read數(shù)據(jù)保持在讀出數(shù)據(jù)鎖存器10中，并且對輸出位計 數(shù)器ll進(jìn)行復(fù)位。
輸出位計數(shù)器11與CLK的下降同步地對計數(shù)值在0 4內(nèi)進(jìn)行計數(shù)， 在計數(shù)值為0 3之間時使數(shù)據(jù)輸出完成信號為"L"，表示數(shù)據(jù)鎖存器 10中保持的Read數(shù)據(jù)的輸出尚未完成，另一方面，在計數(shù)值為4時使數(shù) 據(jù)輸出完成信號為"H"。此外，初始狀態(tài)及/CE為"H"時的動作在后面 描述。
輸出位選擇電路12對讀出數(shù)據(jù)鎖存器10所保持的32位Read數(shù)據(jù)中 的、與從輸出位計數(shù)器11輸出的計數(shù)值對應(yīng)的位位置的8位數(shù)據(jù)進(jìn)行選 擇。
輸出同步電路13在CLK的下降保持由輸出位選擇電路12選擇的8 位數(shù)據(jù)，作為輸出數(shù)據(jù)DATA進(jìn)行輸出。
OUTCLK生成部14在數(shù)據(jù)輸出完成信號為"L"期間、以及在數(shù)據(jù) 輸出完成信號變?yōu)?H"后到讀出數(shù)據(jù)鎖存器10所保持的Read數(shù)據(jù)的輸 出完成為止的期間，將輸出時鐘OUTCLK輸出。
基于圖8對如上述那樣構(gòu)成的半導(dǎo)體存儲裝置的動作進(jìn)行說明。
在以下方面與實施方式2相同地址控制部7輸出依次加1的讀出地 址AIN、 AIN+1、 ；讀出完成判定部44與Read觸發(fā)信號變?yōu)?H"
相對應(yīng)地輸出Read定時信號和Read完成信號；由讀出電路3進(jìn)行存儲數(shù) 據(jù)的讀出動作。
艮口，地址控制部7當(dāng)/CE從"H"遷移為"L"時，與CLK的下降同 步地將從外部輸入的讀出地址ADD取入，直接將其作為讀出地址AIN進(jìn) 行輸出，然后，在Read完成信號變?yōu)?H"后每當(dāng)CLK的下降時，都輸 出依次加1的讀出地址AIN、 AIN+1、(T82、 T86等)。
另外，讀出完成判定部44根據(jù)從讀出定時控制部62輸出的Read觸 發(fā)信號，輸出與實施方式2同樣地遷移的Read定時信號和Read完成信號， 讀出電路3根據(jù)上述Read觸發(fā)信號和上述Read定時信號，輸出Read數(shù) 據(jù)DATA0、 DATA1。
另一方面，讀出定時控制部62在/CE為"L" 、 Read完成信號為"H"、 并且在之前Read觸發(fā)信號變?yōu)?H"后出現(xiàn)過數(shù)據(jù)輸出完成信號變?yōu)?H"的狀態(tài)的情況下，與CLK的上升同步地使Read觸發(fā)信號為"H" (T81、 T83、 T87、 T90)。具體而言，例如，在(T87) Read觸發(fā)信號變?yōu)?H" 而觸發(fā)的Read數(shù)據(jù)DATA2的讀出在CLK9附近完成，Read完成信號變 為"H"。不過，用于下一次讀出的Read觸發(fā)信號在Read數(shù)據(jù)DATAl 的輸出完成而數(shù)據(jù)輸出完成信號變?yōu)?H"之后的CLKll的上升(T90) 變?yōu)?H"。
接著，主要對由輸出控制部65進(jìn)行的Read數(shù)據(jù)的輸出動作進(jìn)行說明。 輸出控制部65在初始狀態(tài)下，對輸出位計數(shù)器11設(shè)置值"4"，并
以停止計數(shù)的狀態(tài)繼續(xù)輸出"H"的數(shù)據(jù)輸出完成信號。因此，從AND
電路15輸出的鎖存/復(fù)位信號進(jìn)行與Read完成信號同樣的遷移。S口，在 (T81) Read完成信號變?yōu)?L"后，鎖存/復(fù)位信號也變?yōu)?L"，在經(jīng)
過期間TRAC+TDLY后若Read完成信號變?yōu)?H"，則鎖存/復(fù)位信號
也變?yōu)?H"。
與上述鎖存/復(fù)位信號變?yōu)?H"相對應(yīng)，讀出數(shù)據(jù)鎖存器10對從讀 出電路3輸出的Read數(shù)據(jù)DATA0進(jìn)行保持。另外，輸出位計數(shù)器11的 計數(shù)值被復(fù)位為"O"(因此，數(shù)據(jù)輸出完成信號立即變?yōu)?L"，從AND 電路15輸出的鎖存/復(fù)位信號也變?yōu)?L")。
輸出位計數(shù)器11的上述計數(shù)值被復(fù)位為"0"之后，輸出位選擇電路 12對讀出數(shù)據(jù)鎖存器10所保持的32位Read數(shù)據(jù)DATAO中的、與上述 計數(shù)值對應(yīng)的位位置的8位Read數(shù)據(jù)DATA0[7:0]進(jìn)行選擇并輸出。
因此，在接下來CLK下降(T82)時，上述選擇的Read數(shù)據(jù)DATA0[7: O]被保持在輸出同步電路13中，并作為輸出數(shù)據(jù)DATA從DATA輸出端 子輸出。另外，通過如上述那樣數(shù)據(jù)輸出完成信號變?yōu)?L"，即存在取 入到讀出數(shù)據(jù)鎖存器10中但尚未輸出的Read數(shù)據(jù)的情況下，從OUTCLK 生成部14將輸出時鐘OUTCLK輸出(T83)。然后，同樣地按每個CLK 的下降輸出位計數(shù)器11進(jìn)行計數(shù)，并且Read數(shù)據(jù)DATA0[15:8]~[31:24] 依次保持于輸出同步電路13后從輸出同步電路13輸出(T84等)，從 OUTCLK生成部14將輸出時鐘OUTCLK輸出。
不久，在(T86)若輸入到輸出位計數(shù)器ll的CLK下降，則在極短 的延時后輸出位計數(shù)器11的計數(shù)值變?yōu)?4"，數(shù)據(jù)輸出完成信號變?yōu)?H"。此時，如該圖的例子那樣，若Read完成信號變?yōu)?H"，則從AND電路 15輸出的鎖存/復(fù)位信號也變?yōu)?H"，所述(82)附近的定時的情況同樣， 讀出數(shù)據(jù)鎖存器10對從讀出電路3輸出的下一個Read數(shù)據(jù)DATA1進(jìn)行 保持。另外，輸出位計數(shù)器ll的計數(shù)值被復(fù)位為"0"。
此外，在輸出位計數(shù)器11的計數(shù)值變?yōu)?4"時若Read完成信號未 變?yōu)?H"，則鎖存/復(fù)位信號仍為"L"，輸出位計數(shù)器11停止計數(shù)動作。 在該情況下，在Read完成信號變?yōu)?H"的時刻進(jìn)行與上述同樣的動作。
另外，在/CE變?yōu)?H"后讀出動作停止的情況下(T91)，與實施方 式2中說明過的同樣，讀出定時控制部62使Read觸發(fā)信號恢復(fù)為"L"， 讀出完成判定部44使Read定時信號為"L"，使Read完成信號恢復(fù)為"H"， 并且，對輸出控制部65的輸出位計數(shù)器11設(shè)置值"4"，從而數(shù)據(jù)輸出 完成信號變?yōu)?H"，計數(shù)動作停止，并且，Read數(shù)據(jù)和輸出時鐘的輸出 也停止。
如上所述，無論讀出電路3的讀出動作和輸出控制部65的輸出動作 的哪一方快，都基于Read完成信號和數(shù)據(jù)輸出完成信號雙方來控制下一 個讀出動作和輸出動作，即，通過控制Read觸發(fā)信號變?yōu)?H"的定時、 由讀出數(shù)據(jù)鎖存器10進(jìn)行的Read數(shù)據(jù)的鎖存、輸出位計數(shù)器11的復(fù)位 等，從而，能容易地實現(xiàn)可靠且高效的讀出。
此外，在上述例子中，表示了從存儲器陣列1讀出Read數(shù)據(jù)后輸出 四次8位的輸出數(shù)據(jù)DATA的例子，但并不限定于此，還能容易地實現(xiàn)各 種位數(shù)的組合。
《發(fā)明的實施方式3的變形例》
可取代上述的輸出控制部65，而利用如圖9所示的輸出控制部85。 在該圖中，觸發(fā)器電路16—0 16—31構(gòu)成移位寄存器，與Read完成信 號變?yōu)?H"相對應(yīng)對32位的Read數(shù)據(jù)進(jìn)行保持，每當(dāng)CLK下降時使各 位的值依次移位，并且輸出1位的輸出數(shù)據(jù)DATA。另夕卜，OUTCLK生成 部84每當(dāng)Read完成信號變?yōu)?H"，都輸出32次的輸出時鐘OUTCLK。 此外，也可根據(jù)輸出完成定時，輸出與實施方式3中說明過的同樣的數(shù)據(jù) 輸出完成信號。
上述的構(gòu)成尤其容易輸出1位的輸出數(shù)據(jù)DATA，但并不限定于此，例如，也可設(shè)置8位X4級的移位寄存器，與實施方式3中說明過的同樣 地輸出四次的8位輸出數(shù)據(jù)。
另外，還可將觸發(fā)器電路的級數(shù)設(shè)置得更多，即使輸出數(shù)據(jù)的輸出完
成也能保持下一個Read數(shù)據(jù)。
《發(fā)明的實施方式4》 作為實施方式4的半導(dǎo)體存儲裝置，與所述實施方式3相反，對從 DATA端子輸出的數(shù)據(jù)的位寬大于從讀出電路讀出的數(shù)據(jù)的數(shù)據(jù)位寬的 半導(dǎo)體存儲裝置的例子進(jìn)行說明。在該半導(dǎo)體存儲裝置的例子中，將從讀 出電路按每8位分兩次讀出的數(shù)據(jù)合并為16位的數(shù)據(jù)后從DATA端子輸 出。
該半導(dǎo)體存儲裝置如圖10所示，與實施方式2的半導(dǎo)體存儲裝置的 構(gòu)成相比，取代讀出輸出控制部5，包括輸出控制部105。
輸出控制部105對從讀出電路讀出的兩個8位的Read數(shù)據(jù)暫時進(jìn)行 保持，合并后作為16位的輸出數(shù)據(jù)DATA從DATA端子輸出。該輸出控 制部105具體而言例如如圖11所示，構(gòu)成為包括鎖存器選擇電路20、 讀出數(shù)據(jù)鎖存器L21、讀出數(shù)據(jù)鎖存器H22、Read完成計數(shù)器23、OUTCLK 生成部24和AND電路25 。
上述鎖存器選擇電路20選擇將從讀出電路3輸出的Read數(shù)據(jù)取入到 哪個數(shù)據(jù)鎖存器中。
讀出數(shù)據(jù)鎖存器L21和讀出數(shù)據(jù)鎖存器H22分別與DATA端子的低 位位和高位位連接。
Read完成計數(shù)器23對Read完成信號變?yōu)?H"的次數(shù)進(jìn)行計數(shù)。 OUTCLK生成部24根據(jù)輸入時鐘和Read完成計數(shù)器23的輸出來生 成輸出時鐘OUTCLK。更詳細(xì)地說，當(dāng)Read完成計數(shù)器23的輸出達(dá)到 規(guī)定的值(在本實施方式4中為2)時，將輸出時鐘OUTCLK輸出一次， 并且，向Read完成計數(shù)器23輸出復(fù)位信號。
AND電路25在Read完成信號為"H"時輸出CLK。
基于圖12對如上述那樣構(gòu)成的半導(dǎo)體存儲裝置的動作進(jìn)行說明。
在以下方面與實施方式2相同地址控制部7輸出依次加1的讀出地址AIN、 AIN+1、 ；讀出定時控制部42與CLK的上升同步地使Read
觸發(fā)信號為"H";讀出完成判定部44與Read觸發(fā)信號變?yōu)?H"相對 應(yīng)地輸出Read定時信號和Read完成信號；由讀出電路3進(jìn)行存儲數(shù)據(jù)的 讀出動作。
接著，主要對由輸出控制部105進(jìn)行的Read數(shù)據(jù)的輸出動作進(jìn)行說明。
輸出控制部105的Read完成計數(shù)器23在初始狀態(tài)下被復(fù)位，將讀出 地址AIN的Read數(shù)據(jù)讀出，當(dāng)Read完成信號上升時，進(jìn)行計數(shù)，輸出 計數(shù)值"l" (T121)。因此，在下一個CLK的下降，從讀出電路3輸出 的Read數(shù)據(jù)被鎖存到讀出數(shù)據(jù)鎖存器L21中(T122)。目P，在該時刻， DATA端子其高位為無效數(shù)據(jù)、低位為DATAOO，成為所有位尚未齊備的 狀態(tài)。
然后，讀出下一個地址AIN+1的Read數(shù)據(jù)，當(dāng)Read完成信號再次 變?yōu)?H"時，Read完成計數(shù)器23進(jìn)一步進(jìn)行計數(shù)，輸出計數(shù)值"2" (T125)。 因此，在下一個CLK的下降，從讀出電路3輸出的Read數(shù)據(jù)被鎖存到讀 出數(shù)據(jù)鎖存器H22中(T126)。在該時刻，DATA端子其高位為DATAOl、 低位為DATAOO，成為所有位齊備的狀態(tài)。
另一方面，在OUTCLK生成部24中，判定Read完成計數(shù)器23的計 數(shù)值是否與規(guī)定的數(shù)值(這里為"2") —致，由于二者一致，OUTCLK 在下一個CLK上升變?yōu)?H"，在下一個CLK下降變?yōu)?L"。另外，此 時，同時Read完成計數(shù)器23被復(fù)位。
以下，反復(fù)進(jìn)行同樣的動作直至/CE變?yōu)?H"為止。
如上所述，在DATA端子的輸出數(shù)據(jù)位寬大于讀出電路3的Read數(shù) 據(jù)位寬時，能在向DATA端子輸出有效的輸出數(shù)據(jù)的狀態(tài)下，將輸出時鐘 OUTCLK輸出。因此，能容易地增大輸出數(shù)據(jù)的位寬而無需增加讀出電路 3的讀出放大器數(shù)量。
此外，Read數(shù)據(jù)和輸出數(shù)據(jù)并不限于上述的8位和16位，還能容易 地實現(xiàn)各種位數(shù)的組合。
《發(fā)明的實施方式5》作為實施方式5的半導(dǎo)體存儲裝置，對自動控制Read定時信號和Read 完成信號的遷移定時的半導(dǎo)體存儲裝置的例子進(jìn)行說明。具體而言，例如， 基于實際讀出的虛設(shè)數(shù)據(jù)(dummydata)進(jìn)行控制。
該半導(dǎo)體存儲裝置如圖13所示，與實施方式3的半導(dǎo)體存儲裝置的 構(gòu)成相比，取代讀出電路3和讀出完成判定部44，具備讀出電路13和讀 出完成判定部114。
讀出電路113例如除32位的Read數(shù)據(jù)之外，還將值己知的虛設(shè)數(shù)據(jù) 輸出。
讀出完成判定部114基于上述虛設(shè)數(shù)據(jù)，檢測實際中讀出存儲數(shù)據(jù)所 需要的時間，從而對Read定時信號和Read完成信號進(jìn)行控制。
這樣構(gòu)成的半導(dǎo)體存儲裝置的動作例如如圖14所示，除了Read定時 信號變?yōu)?H"的期間TRAC和Read完成信號變?yōu)?L"的期間TRAC+ TDLY動態(tài)變化這一點之外，與實施方式3中說明的裝置相同。g卩，與實 施方式3中說明的裝置同樣，輸出控制部65根據(jù)由讀出完成判定部114 輸出的Read完成信號來進(jìn)行控制，讀出定時控制部62根據(jù)由輸出控制部 65輸出的數(shù)據(jù)輸出完成信號進(jìn)行控制，從而能容易地進(jìn)行臨界定時的控 制、即例如與制造時的條件變動或使用時的條件變動等相對應(yīng)的最早的定 時的數(shù)據(jù)輸出等，因此，容易實現(xiàn)可靠且高效的讀出。
此外，如上所述，并不限于對存儲數(shù)據(jù)的讀出所需的時間進(jìn)行直接檢 測，也可基于溫度或電源電壓等的間接檢測，來進(jìn)行同樣的定時控制。
另外，如上所述，根據(jù)虛設(shè)數(shù)據(jù)對輸出控制部65等進(jìn)行控制的構(gòu)成， 并不限于讀出電路3所讀出的數(shù)據(jù)的位寬與從DATA端子輸出的數(shù)據(jù)的位 寬不同的情況，也可應(yīng)用于如實施方式2那樣這些位寬相等的情況。
《發(fā)明的實施方式6》 如圖15所示，可取代實施方式3的輸出控制部65，而使用具備輸出 位選擇電路32的輸出控制部165，從而可對最先輸出的位位置進(jìn)行變更。 上述輸出位選擇電路32輸入來自ADD端子的輸入地址。另外，輸入地址 的低位位(例如低兩位)被預(yù)設(shè)為輸出位計數(shù)器11的初始值。g卩，如圖 16所示，若在(T141)的定時取入的地址成為對讀出地址AIN加上半字(halfword)后的地址即AIN+1/2,則最先輸出的數(shù)據(jù)就成為中途的位， 而非讀出數(shù)據(jù)的起始位。更具體地說，在(T142)的定時，從讀出數(shù)據(jù)鎖 存器中鎖存的DATA0中的、DATA0[23:16]開始輸出。
該情況下，在輸出了兩次數(shù)據(jù)后(T144)的定時，數(shù)據(jù)輸出完成信號 變?yōu)?H"，但由于Read完成信號為"L"，因此并不立即進(jìn)行數(shù)據(jù)的鎖 存，數(shù)據(jù)輸出完成信號仍為"H"。因此，在下一個CLK的上升(T145)， OUTCLK不變成"H"。
不久，當(dāng)Read完成信號變?yōu)?H"時，下一個Read數(shù)據(jù)被鎖存到讀 出數(shù)據(jù)鎖存器10中，從數(shù)據(jù)輸出完成信號變?yōu)?L"后的下一個CLK上 升T148開始再次輸出OUTCLK。
如上所述，在從半字邊界開始進(jìn)行讀出時等，也能控制(停止) OUTCLK輸出，以避免主機裝置讀出無效數(shù)據(jù)或?qū)⑾嗤瑪?shù)據(jù)讀出兩次。
《發(fā)明的實施方式7》
說明對上述各實施方式中說明的半導(dǎo)體存儲裝置的存儲數(shù)據(jù)進(jìn)行讀 出的主機裝置的例子。此外，半導(dǎo)體存儲裝置可與這樣的主機裝置一體地 搭載于集成電路中，也可形成為獨立的集成電路。
圖17是表示作為上述各實施方式中說明的半導(dǎo)體存儲裝置的存儲器 161、和包括主機裝置160的系統(tǒng)的要部的構(gòu)成的框圖。
主機裝置160包括CPU164;存儲器數(shù)據(jù)讀出控制部162，其控制對 存儲器161中存儲的數(shù)據(jù)進(jìn)行讀出用的信號；和存儲器數(shù)據(jù)取入控制部 163，其基于從存儲器161輸出的DATA和OUTCLK，按照使CPU164讀 出數(shù)據(jù)的方式進(jìn)行控制。這里，以存儲器161的DATA輸出寬度為8位、 CPU164的數(shù)據(jù)總線寬度為16位進(jìn)行說明。
上述控制部163具體而言例如如圖18所示，構(gòu)成為包括對OUTCLK 進(jìn)行計數(shù)的OUTCLK計數(shù)器171、在OUTCLK的上升來鎖存DATA的存 儲器數(shù)據(jù)鎖存器172、在OUTCLK的上升對存儲器數(shù)據(jù)鎖存器172的輸出 數(shù)據(jù)進(jìn)行鎖存的存儲器數(shù)據(jù)鎖存器173、以及將OUTCLK計數(shù)器的值與期 待值(例如2)進(jìn)行比較并且當(dāng)二者一致時使ACK信號為"H"的比較器 174。上述ACK信號使得能進(jìn)行握手方式的訪問?；趫D19對上述那樣構(gòu)成的系統(tǒng)的動作進(jìn)行說明。
首先，CPU164為了讀出存儲器161的數(shù)據(jù)，通過存儲器數(shù)據(jù)讀出控 制部162向存儲器生成訪問存儲器161用的/CE (芯片使能)、CLK (訪 問時鐘)禾BADD (讀出地址)信號，并輸入到存儲器16中。此時，控制 部163的OUTCLK計數(shù)器171在/CE的下降被復(fù)位為"0"。
存儲器161通過在各實施方式中說明過的動作，在(T180)的定時， 輸出起始的數(shù)據(jù)DATAO，在(T181)的定時使OUCLK為"H"。
因此，從存儲器161輸出的DATA在OUTCLK的上升被鎖存到存儲 器數(shù)據(jù)取入控制部163內(nèi)的存儲器數(shù)據(jù)鎖存器172中。此時，OUTCLK計 數(shù)器171將計數(shù)值計數(shù)為"1"。比較器174將上述計數(shù)值與期待值進(jìn)行 比較，但由于二者不一致，因此ACK信號仍為"L"。
接著，從存儲器161輸出DATA1，在(T182)的定時輸出的OUTCLK 的上升，存儲器數(shù)據(jù)鎖存器172的數(shù)據(jù)被取入到存儲器數(shù)據(jù)鎖存器173中， 從存儲器輸出的DATA1被取入到存儲器數(shù)據(jù)鎖存器172中。
此時，OUTCLK計數(shù)器171的計數(shù)值被計數(shù)為"2"。該情況下，在 比較器174中，由于上述計數(shù)值與期待值一致，因此ACK信號變?yōu)?H"。 因此，CPU164在ACK信號變?yōu)?H"后的下一個CLK的上升定時(T183)， 將CPUDATA取入。
在讀出完成之后，存儲器數(shù)據(jù)讀出控制部162使/CE為"H"，結(jié)束 對存儲器的訪問。
如上所述，即使在CPU的數(shù)據(jù)位寬與存儲器的輸出數(shù)據(jù)寬度不同的 情況下，也無需進(jìn)行CPU中的特別的控制，就能容易地實現(xiàn)正確地讀出 所希望的存儲器數(shù)據(jù)。此外，未必要進(jìn)行位寬的變換，在該情況下也能獲 得可容易地實現(xiàn)正確的讀出的效果。
另外，例如，如圖19所示，當(dāng)CPU與存儲器間的信號延遲大時，在 以等待時間4這樣的規(guī)格在CLK4的上升要讀出數(shù)據(jù)時，數(shù)據(jù)的延遲大， 誤讀出的可能性大，相對于此，如上所述，通過采用在OUTCLK的上升 將數(shù)據(jù)取入的構(gòu)成，能容易地實現(xiàn)穩(wěn)定的數(shù)據(jù)的讀出。
因此，不需要為防止信號延遲而增大驅(qū)動能力或極力縮短布線長度的 對策，能容易地構(gòu)筑自由度高的系統(tǒng)。此外，在上述第一 第六實施方式中，對半導(dǎo)體存儲裝置中地址端子 和數(shù)據(jù)端子為獨立的端子的情況進(jìn)行了說明，但在將地址和數(shù)據(jù)從同一端 子以串行方式等進(jìn)行輸入輸出的情況下也能應(yīng)用本發(fā)明。這樣，采用將地 址、數(shù)據(jù)串行輸入并將數(shù)據(jù)串行輸出，或?qū)崿F(xiàn)端子的共用化的構(gòu)成，在以 特別高的時鐘頻率動作時等，還能以少的端子數(shù)量容易地獲得提高數(shù)據(jù)傳 輸量的顯著效果。
另外，上述各實施方式和變形例中說明的構(gòu)成在邏輯上可能的范圍內(nèi) 可進(jìn)行各種組合。具體而言，例如，如實施方式l那樣，在讀出一個地址 的數(shù)據(jù)時，可如實施方式3 6那樣進(jìn)行位寬的變換等，也可合并各實施 方式的功能來進(jìn)行切換使用。
另外，應(yīng)用如上述的構(gòu)成的裝置并不特別限定，例如作為各種系統(tǒng)的 代碼存儲用存儲器或數(shù)據(jù)存儲用存儲器有用。另外，例如，由于易于忽略 信號延遲等，因此還適合作為大規(guī)模系統(tǒng)LSI (SOC:片上系統(tǒng))或系統(tǒng)
LSI和存儲器的SiP (封裝系統(tǒng))中搭載的存儲器。另外，由于適用于端 子數(shù)量少的串行訪問，因此還可應(yīng)用于各種存儲卡或USB存儲器等中。
(工業(yè)上的可利用性) 本發(fā)明的半導(dǎo)體存儲裝置具有能容易地實現(xiàn)在最早的定時讀出數(shù)據(jù)， 或能容易地防止誤讀出的效果，例如，作為時鐘同步型半導(dǎo)體存儲裝置、 搭載了其的集成電路以及使用了其的系統(tǒng)(半導(dǎo)體裝置)、和存儲數(shù)據(jù)讀 出裝置等有用。
權(quán)利要求
1、一種半導(dǎo)體存儲裝置，其中包括地址端子，其輸入將存儲器陣列中的存儲數(shù)據(jù)讀出的地址；時鐘輸入端子，其將輸入時鐘輸入；數(shù)據(jù)輸出端子，其對根據(jù)上述地址從存儲器陣列讀出的數(shù)據(jù)進(jìn)行輸出；和時鐘輸出端子，其對與上述輸入時鐘同步的輸出時鐘進(jìn)行輸出；上述時鐘輸出端子始終輸出第一電壓和第二電壓中的一方，并且，僅在從上述數(shù)據(jù)輸出端子輸出了有效數(shù)據(jù)的情況下，使輸出電壓從第一電壓遷移到第二電壓，或從一方電壓遷移到另一方電壓。
2、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲裝置，其特征在于， 上述時鐘輸出端子的上述輸出電壓的遷移，在依賴于從上述存儲器陣列讀出數(shù)據(jù)開始到完成為止的時間，但不依賴于從上述讀出開始之后的輸 入時鐘數(shù)的這樣一個定時進(jìn)行。
3、 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于， 預(yù)先設(shè)定從上述存儲器陣列讀出數(shù)據(jù)開始到完成為止的時間。
4、 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于， 基于環(huán)境狀態(tài)來檢測從上述存儲器陣列讀出數(shù)據(jù)開始到完成為止的時間。
5、 根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于， 基于虛設(shè)數(shù)據(jù)的讀出動作來檢測從上述存儲器陣列讀出數(shù)據(jù)開始到完成為止的時間。
6、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲裝置，其特征在于， 共用上述地址端子和數(shù)據(jù)輸出端子。
7、 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于， 上述數(shù)據(jù)輸出端子，將對以所輸入的地址為初始值的連續(xù)地址所讀出的數(shù)據(jù)輸出。
8、 根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于， 上述數(shù)據(jù)輸出端子將從上述存儲器陣列讀出的一個數(shù)據(jù)分多次輸出。
9、 根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于， 上述數(shù)據(jù)輸出端子將從上述存儲器陣列讀出的多個數(shù)據(jù)同時輸出。
10、 一種半導(dǎo)體存儲裝置，其中包括存儲器陣列，其排列有對數(shù)據(jù)進(jìn)行存儲的多個存儲器單元； 讀出定時控制部，其與輸入時鐘同步地生成讀出開始信號；讀出電路，其具有讀出放大器，根據(jù)上述讀出開始信號從存儲器單元讀出數(shù)據(jù)；讀出完成判定部，其對數(shù)據(jù)的讀出是否己完成進(jìn)行判定；和 輸出控制部，其輸出來自上述讀出電路的讀出數(shù)據(jù)、和與該讀出數(shù)據(jù)'對應(yīng)并與上述輸入時鐘同步的輸出時鐘；在由上述讀出完成判定部判定為讀出完成之后，上述輸出控制部輸出上述讀出數(shù)據(jù)和輸出時鐘。
11、 根據(jù)權(quán)利要求10的半導(dǎo)體存儲裝置，其特征在于， 上述讀出完成判定部，根據(jù)從上述存儲器陣列讀出數(shù)據(jù)開始到完成為止的時間是否已達(dá)到預(yù)先設(shè)定的時間來進(jìn)行上述判定。
12、 根據(jù)權(quán)利要求10的半導(dǎo)體存儲裝置，其特征在于， 上述讀出完成判定部，根據(jù)從上述存儲器陣列讀出數(shù)據(jù)開始到完成為止的時間是否己達(dá)到基于環(huán)境狀態(tài)而設(shè)定的時間來進(jìn)行上述判定。
13、 根據(jù)權(quán)利要求10的半導(dǎo)體存儲裝置，其特征在于， 上述讀出完成判定部，基于虛設(shè)數(shù)據(jù)的讀出動作來進(jìn)行上述判定。
14、 根據(jù)權(quán)利要求10的半導(dǎo)體存儲裝置，其特征在于，對以所輸入的地址為初始值的連續(xù)地址，從上述存儲器單元讀出數(shù)據(jù)。
15、 根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲裝置，其特征在于， 將從上述存儲器陣列讀出的一個數(shù)據(jù)分多次輸出。
16、 根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲裝置，其特征在于， 將從上述存儲器陣列讀出的多個數(shù)據(jù)同時輸出。
17、 一種半導(dǎo)體存儲裝置，其中包括數(shù)據(jù)輸出端子，其對根據(jù)從外部輸入的地址從存儲器陣列讀出的數(shù)據(jù) 進(jìn)行輸出；和時鐘輸出端子，其對與從外部輸入的輸入時鐘同步的輸出時鐘進(jìn)行輸出；上述時鐘輸出端子，在依賴于從上述存儲器陣列讀出數(shù)據(jù)開始到完成 為止的時間的、但不依賴于從上述讀出開始之后的輸入時鐘數(shù)的定時，并 且僅在從上述數(shù)據(jù)輸出端子輸出了有效數(shù)據(jù)的情況下，使輸出電壓從第一 電壓遷移到第二電壓，或從一方電壓遷移到另一方電壓。
18、 一種存儲數(shù)據(jù)讀出裝置，基于從權(quán)利要求1的半導(dǎo)體存儲裝置輸 出的數(shù)據(jù)和輸出時鐘，讀出上述半導(dǎo)體存儲裝置中存儲的數(shù)據(jù)。
19、 根據(jù)權(quán)利要求18所述的存儲數(shù)據(jù)讀出裝置，其特征在于，將從半導(dǎo)體存儲裝置讀出的規(guī)定數(shù)量的數(shù)據(jù)合起來同時傳遞到數(shù)據(jù) 的處理部。
20、 一種半導(dǎo)體裝置，包括權(quán)利要求1的半導(dǎo)體存儲裝置和權(quán)利要求18的存儲數(shù)據(jù)讀出裝置。
21、 一種存儲數(shù)據(jù)讀出裝置，基于從權(quán)利要求10的半導(dǎo)體存儲裝置 輸出的數(shù)據(jù)和輸出時鐘，讀出上述半導(dǎo)體存儲裝置中存儲的數(shù)據(jù)。
22、 根據(jù)權(quán)利要求21所述的存儲數(shù)據(jù)讀出裝置，其特征在于，將從半導(dǎo)體存儲裝置讀出的規(guī)定數(shù)量的數(shù)據(jù)合起來同時傳遞到數(shù)據(jù) 的處理部。
23、 一種半導(dǎo)體裝置，包括權(quán)利要求10的半導(dǎo)體存儲裝置和權(quán)利 要求21的存儲數(shù)據(jù)讀出裝置。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲裝置，其中包括地址端子，其輸入將存儲器陣列中的存儲數(shù)據(jù)讀出的地址；時鐘輸入端子，其將輸入時鐘輸入；數(shù)據(jù)輸出端子，其對根據(jù)上述地址從存儲器陣列讀出的數(shù)據(jù)進(jìn)行輸出；和時鐘輸出端子，其對與上述輸入時鐘同步的輸出時鐘進(jìn)行輸出；上述時鐘輸出端子始終輸出第一電壓和第二電壓中的一方，并且，僅在從上述數(shù)據(jù)輸出端子輸出了有效數(shù)據(jù)的情況下，使輸出電壓從第一電壓遷移到第二電壓，或從一方電壓遷移到另一方電壓。
文檔編號G11C11/4091GK101410908SQ200780010510
公開日2009年4月15日 申請日期2007年3月30日 優(yōu)先權(quán)日2006年3月30日
發(fā)明者上南雅裕, 新田忠司, 西川和予 申請人:松下電器產(chǎn)業(yè)株式會社