專利名稱：非揮發(fā)性存儲器的操作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于 一 種存儲器的操作方法，且特別 是有關(guān)于 一 種非揮發(fā)性存儲器的操作方法。
背景技術(shù)：
典型的非揮發(fā)性儲存單元主要是以慘雜的多晶硅
制作浮置柵極(floating gate)與控制柵極(control gate)。其中，浮置柵極位于控制柵極和襯底之間，且 處于浮置狀態(tài)，沒有和任何電路相連接，是做為儲存 電荷(charge )之用，而控制柵極則是用來控制數(shù)據(jù) 存取。此種浮置柵極結(jié)構(gòu)的儲存單元可為 一 種單儲存 單元一位(1 bit/cell )、 單儲存單元二位 (2 bits/cell)或多位階(multi-level cell，MLC)儲存 的儲存單元，且制作為NAND型陣列結(jié)構(gòu)。
除了上述的浮置柵極結(jié)構(gòu)的儲存單元外，利用氮 化硅取代多晶硅浮置柵極作為電荷陷入層(charge trappinglayer) 的氮化物結(jié)構(gòu)的儲存單元(nitride-based memory cell), 己成為另一主流的 非揮發(fā)性儲存單元。氮化物結(jié)構(gòu)的儲存單元較浮置柵 極結(jié)構(gòu)的儲存單元優(yōu)異之處在于，其制作工藝可易于 整合，且具有二位或多位儲存容量。而且，氮化物結(jié) 構(gòu)的儲存單元往往被認為是不會有耦合干擾(coupling interference) 的問題發(fā)生。而此耦合干擾的問題，在浮置柵極結(jié)構(gòu)的儲存單元的各元件間的 距離過近時會發(fā)生，而導致閥值電壓偏移(threshold voltage shift, Vt shift),且正是上述的浮置柵極 結(jié)構(gòu)的儲存單元在元件尺寸持續(xù)微縮時最主要的限制因素之一 。然而，目前本案的申請人首次揭露出，氮化物結(jié) 構(gòu)的存儲器會存在上述的類似的耦合干擾問題。請參 照圖1 ，其為當二不同尺寸的儲存單元進行讀取 (read )操作時，于儲存單元兩側(cè)的字線上施加負偏壓，而測量出的電流-電壓關(guān)系圖。在圖1中，_拳-是表示以較大尺寸的儲存單元D 1所進行的電流_電壓測 量，-■-是表示以微縮后的較小尺寸的儲存單元D 2所進行的電流-電壓測量，而X軸是表示柵極電壓(VG )， Y軸是表示讀取電流 (read current)。
如圖1所示， 儲存單元的尺寸微縮后，即各字線(word line, WL) 的間距(spacing)較為縮短時，會使得讀取電流對儲存單元兩側(cè)的字線的電位變化更為敏感，讀取電流降 低的幅度在字線的間距微縮后，會大大的增加。
請再參照圖2 A與圖2 B ，其分別是位線的布局的
上視圖，以及不同位線的位數(shù)(bit count)與閥值.電 壓偏移值的關(guān)系圖。在圖2 A中，繪示出關(guān)鍵尺寸為6 nm的8條字線WL 0 WL 7 ，其呈平行排列。在圖 2B中，-〇-是表示整體的電壓分布曲線，而-參-、 -▲-、 - T-、 - -分別是表示字線WL 1 、 WL 3 、 WL 5 、 WL 7的電壓分布曲線。如圖2 A與圖2 B所示，當字線 WL 0 、 WL 2 、 WL 4 、 WL 6的位被程序化而妾lj達"0 " 狀態(tài)時，貝U會造成相鄰的字線 WL 1 、 WL 3 、 WL 5 、 WL 7的閥值電壓偏移增加。
由上述本案的申請人所提出的實驗結(jié)果可推知，
當儲存單元尺寸微縮時字線之間的距離過近亦會使
氮化物結(jié)構(gòu)的儲存單元產(chǎn)生耦合干擾的問題。而且，
由圖2A與圖2 B可矢口 ，受到二側(cè)千擾的字線1、
3WL5的閥值電壓偏移值較大，而受到側(cè)J +擾的
字線WL 7的閥值電壓偏移值較小。
另外，請參照圖3 A與圖3 B ，其分別為未考慮耦 合千擾的問題以及考慮到耦合干擾的問題的氮化物結(jié) 構(gòu)的儲存單元的閥值電壓(Vt )分布圖。如圖3 A所示， 標號3 1 Q為儲存"1 "數(shù)據(jù)狀態(tài)時的閥值電壓分布曲線，標號320為儲存"0 "數(shù)據(jù)狀態(tài)時的閥值電
壓分布曲線，而儲存單元的操作窗口 ( operation window) W 1為二不同儲存數(shù)據(jù)狀態(tài)的閥值電壓的差。 如圖3 B所示，元件間的耦合干擾問題會使儲存"1 " 數(shù)據(jù)狀態(tài)的閥值電壓偏移為如標號3 1 2所示，而會 使儲存"0 "數(shù)據(jù)狀態(tài)的閥值電壓偏移為如標號3 2 2所示。耦合干擾的問題會對氮化物結(jié)構(gòu)的存儲器的 不同儲存數(shù)據(jù)狀態(tài)造成不同的影響。此時，操作窗口 W 2 ，與操作窗口 W 1相比，則會變的相對較窄。
由于本案的申;主 l冃人研究發(fā)現(xiàn)氮化So構(gòu)的存儲
祖 奮存在孝禺合干擾問題，而導致儲存單元的閥值電壓提
咼，使夕曰 〈守操作窗□變小因此，本案的甲請人亦積極
尋找改善此問題的方式，以使非揮發(fā)性儲存單元的技
術(shù)展可更為往、~ 刖邁進

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的
儲器的操作方法，能夠有
的牽禺合干擾及苴 z 、所衍生
本發(fā)明提出—種非揮
用于由多個員有氮化物電
在行方向上平行排列的多
目的就是在提供非揮發(fā)性存
效改善氮化物結(jié)構(gòu)的存儲器
的種種問題
發(fā)性存儲器的操作方法，適
荷陷入層的儲存單元構(gòu)成的
個埋入式位線，及在列方向上平行排列的多個字線的儲存單元陣列，其特征在于， 該操作方法包括
選定該儲存單元；以及
對相鄰選定的該儲存單元 一 側(cè)的該字線施加 一 第
一正電壓，以及對相鄰選定的該儲存單元另 一 側(cè)的該
字線施加 一 第二正電壓。
依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操 作方法，其中選定該儲存單元的方法包括對選定的該
儲存單元的 一 控制柵極施加 一 柵極電壓，對二摻雜區(qū)
分別施加 一 第 一 源極/漏極電壓與 一 第二源極/漏極電
壓，以及對 一 襯底施加 一 襯底電壓，以讀取選定的該 儲存單元。
依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操
作方法，其中該第一正電壓或該第二正電壓為Q . 5 2伏。
依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操
作方法，其中該柵極電壓為3 5伏或該襯底電壓為o伏。
依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操
作方法，其中該第 一 源極/漏極電壓為1 2伏或該第 二源極/漏極電壓為0伏。
依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操作方法，其中各該儲存單元包括一控制柵極，設置在 一 襯底上；二摻雜區(qū)，設置于該控制柵極兩側(cè)的該襯底中；一氮化物電荷陷入層，設置在該控制柵極與該襯底之間；一電荷阻，:當層，設置在該氮化牽》電荷陷入層與該控制柵極之間；以及一電荷隧？ 層，設置在該氮化糸b電荷陷入層與該襯底之間。依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操 作方法，其中該電荷隧穿層包括 一 氧化物層或復合層。依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操 作方法，其中該復合層包括由該襯底起依序是 一 第一 氧化物層、 一氮化物層與一第二氧化物層。依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操作方法，其中該第 一 氧化物層的厚度小于等于2 nm ， 介于0 . 5 nm至2 nm之間，或小于等于1.5nm。依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操 作方法，其中該氮化物層的厚度小于等于2 nm ，或介 于lnm至2nm之間。依照本發(fā)明的實施例所述的非揮發(fā)性存儲器的操作方法，其中該第二氧化物層的厚度小于等于2 nm ， 或介于1.5nm至2nm之間。


為讓本發(fā)明的上述和其它目的、特征和優(yōu)點能更 明顯易懂，下文特舉較佳實施例，并配合附圖，作詳 細說明如下，.其中
圖1為在二不同尺寸的儲存單元進行讀取操作 時，于儲存單元兩側(cè)的字線上施加負偏壓，而測量出 的電流-電壓關(guān)系圖。
圖2 A為位線的布局的上視圖。
圖2 B為不同位線的位數(shù)與閥值電壓偏移值的關(guān) 系圖。
圖3A為未考慮耦合干擾的問題的氮化物結(jié)構(gòu)的
儲存單元的閥值電壓分布圖。
圖3B為考慮到耦合干擾的問題的氮化物結(jié)構(gòu)的
儲存單元的閥值電壓分布圖。
圖4A為依照本發(fā)明的 一 實施例所繪示的非揮發(fā)
性存儲祖 益的陣列結(jié)構(gòu)的上視圖。
圖4B為繪示圖4 A的儲存單元沿I-I'剖面線的
剖面示思圖。
具體實施方式
圖4 A為依照本發(fā)明的 一 實施例所繪示的非揮發(fā) 性存儲器的陣列結(jié)構(gòu)的上視圖。圖4 B為繪示圖4 A的 儲存單元的沿I - I'剖面線的剖面示意圖。在圖4 A中 所繪示出的儲存單元、字線及位線的數(shù)量并非用于限 定本發(fā)明，其僅為舉例說明。請參照圖4 A ，本實施例的非揮發(fā)性存儲器主要包 括有襯底4 0 0 、多條埋入式位線(buried bit 1 ine) 4 0 2、多個儲存單元4 0 4、以及多條字線(word line, WL) 4 0 6。
其中，埋入式位線4 0 2配置于 襯底4 0 0中，且在行方向(Y方向)上平行排列，而 每 一 條埋入式位線4 0 2例如是 一 摻雜區(qū)。另外，儲 存單元4 0 4位于各埋入式位線4 0 2之間的襯底4 0 0上，且排列成二維陣列(2D array )。多條字線 4 0 6在列方向(X方向)上平行排列，且每 一 字線4 0 6串聯(lián)同 一 列的儲存單元4 0 4 ，而字線4 0 6的 材質(zhì)例如是摻雜多晶硅。圖4 C為繪示另 一 種圖4 A的儲存單元沿I -1 '咅lj 面線的剖面示意圖。存儲的所法方發(fā)為圖布壓電值元請參照圖4 B ，其繪示 一 個儲存單元4 0 4的剖面 示意圖。本實施例的儲存單元4 Q 4為 一 種氮化物結(jié) 構(gòu)的儲存單元，其包括電荷隧穿層4 1 2 、電荷陷入 層 (charge trapping layer) 4 1 0 、 電荷阻擋層4 0 8 、控制柵極4 0 7以及二摻雜區(qū)4 1 4 。其中， 控制柵極4 Q 7設置于襯底4 Q 0上，其材質(zhì)例如是 摻雜多晶硅。電荷陷入層4 1 0設置于控制.柵極4 0 7與襯底4 0 0之間。本實施例的電荷陷入層4 1 0 例如是氮化物材料層，其材質(zhì)例如氮化硅、氮氧化硅 或能夠使電荷陷入于其中的氮化物材料。電荷阻擋層 4 0 8設置于控制柵極4 Q 7與電荷陷入層4 1 0之 間，其材質(zhì)例如是氧化硅或氧化硅/氮化硅/氧化硅。 電荷隧穿層4 1 2設置于電荷陷入層4 1 0下方的襯 底4 0 Q上。電荷隧穿層4 1 2例如是 一 層氧化物層， 其材質(zhì)例如是氧化硅。另外，二摻雜區(qū)1 1 4分別作 為儲存單元4 0 4的源極與漏極，其設置于控制柵極 4 0 7兩側(cè)的襯底4 0 0中，而此二摻雜區(qū)1 1 4為 埋入式位線4 0 2的 一 部分。
另外，如圖4 C所示，電荷隧穿層4 1 2亦可為一 復合層，其例如是由襯底4 Q Q起依序是第 一 氧化物 層4 1 la、氮化物層4 1 lb與第二氧化物層4 1 1
c 。其中，第 一 氧化物層4 1 1 a的材質(zhì)例如是氧化硅，其厚度例如是小于等于2 nm ，較佳是厚度介于0 . 5 nm 至2 nni之間，更較佳是小于等于1 . 5 nm 。氮化物層4 1 1 b的材質(zhì)例如是氮化硅，其厚度例如是小于等于2 nm，較佳是厚度介于1 nm至2 nm之間。第二氧化物層 4 1 1 c的材質(zhì)例如是氧化硅，其厚度例如是小于等于 2nm， 較佳是厚度介于1.5nm至2nm之間。
在先前技術(shù)中已詳細說明，本案的申請人研究發(fā) 現(xiàn)，儲存單元尺寸微縮時，氮化物存儲器亦存在著耦 合干擾 (coupling interference) 的問題。為了能夠 改善此問題，本發(fā)明提出 一 種新穎的操作方法。在下 述中，是以圖4 A與圖4 B的結(jié)構(gòu)來說明本發(fā)明的方法。
請參照圖4 A與圖4 B ，本實施例的存儲器的操作 方法為，對所選定的儲存單元4 0 4進行讀取操作(即 施加讀取操作電壓Vread)，且在相鄰選定的儲存單元 4 0 4的 一 側(cè)的字線4 0 6施加正電壓 Vp 1 ，以及在 其另 一 側(cè)的字線4 0 6施加正電壓Vp 2 。
上述的讀取操作包括，對所選定的儲存單元4 0 4的控制柵極4 0 7施加 一 柵極電壓VG ，對二摻雜區(qū) 4 1 4分別施加源極/漏極電壓VS/D 1與VS/D 2 ，以 及對襯底4 0 0施加襯底電壓 Vsub ，以讀取此儲存單 元4 0 4 。其中，柵極電壓VG例如為3 5伏。源極 /漏極電壓VS/D 1例如為1 2伏，而源極/漏極電壓VS/D 2例如為0伏。襯底電壓Vsub例如為0伏。另外，對選定的儲存單元4 0 4 —側(cè)的字線4 0 6施加的正電壓Vp 1例如為0 . 5 2伏。對選定的儲 存單元4 0 4另 一 側(cè)的字線4 Q 6施加的正電壓Vp 2例如為0.5 - 2々t 。在-.實施例中正電壓Vp 1可例如是與正電壓Vp 2相同其電壓例如為0 . 5 2:。特別要說明的，在選定的儲存單元進行讀取操作時，于相鄰的字線施加正電壓的操作方法，可以抑制因儲存單元尺寸微縮而致使字線之間發(fā)生耦合干擾的問題。圖5為利用本發(fā)明的操作方法后所測量的儲存單 元的閥值電壓(Vt )分布圖。在圖5中， 一 并放上圖 茍值電壓分布圖，以做對照比較之用。 圖5所示，利用本發(fā)明的方法可使儲存"1 " 態(tài)的閥值電壓偏移為如標號5 1 0所示，而使 0 "數(shù)據(jù)狀態(tài)的閥值電壓偏移為如標號5 2 0 由閥值電壓分布曲線5 1 0與3 1 2 ，以及閥 分布曲線5 2 0與3 2 2的比較，皆可得知本 方法確實對耦合干擾的問題可達抑制的目的。 提的是，耦合干擾的問題會對氮化物結(jié)構(gòu)的存 儲器的不同儲存數(shù)據(jù)狀態(tài)造成不同的影響，此部分可 參見先前技術(shù)中的詳細說明，于此不再重復敘述。同々 如狀" 。壓的 一B 據(jù)存示電明得3 數(shù) 儲 所 值 發(fā) 值樣地，利用本發(fā)明的方法抑制耦合干擾的問題時，亦 會使閥值電壓偏移較大的儲存數(shù)據(jù)狀態(tài)(在此實施例
中，是指"1 ")的抑制效果較大，而閥值電壓偏移
較小的儲存數(shù)據(jù)狀態(tài)(在此實施例中，是指"0 ") 的抑制效果較小。如此 一 來，利用本發(fā)明的方法所獲
得的操作窗口 W 3 ，與受耦合干擾的問題時的操作窗口
W 2相比，明顯較寬。
當然，本發(fā)明的方法除了可應用于單儲存單元二 位儲存的氮化物儲存單元之外，其亦可應用于單儲存
單元四位(4 bits/cell )儲存、單儲存單元八位(8 bits/cell)儲存或其它的多階位(multi level)儲 存的氮化物儲存單元。
/下上所述，本發(fā)明的方法可抑制耦合干擾的問題，
避免閥值電壓被提高而影響元件操作，且可獲得較大
的操作窗□。而且，還可突破尺寸縮小的限制，使儲
存單元的制造技術(shù)能夠往尺寸不斷微縮的方向邁進。
雖然本發(fā)明已以實施例揭露如上，然其并非用以
;脫離本發(fā)明的 司飾，因此本發(fā) 圍所界定的為
一 \
術(shù)
匕
習
可
任
發(fā)
定
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動
許
圖
園
申
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精
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專
請
的
后
視
園
范
護
明準
權(quán)利要求
1.一種非揮發(fā)性存儲器的操作方法，適用于由多個具有氮化物電荷陷入層的儲存單元構(gòu)成的在行方向上平行排列的多個埋入式位線，及在列方向上平行排列的多個字線的儲存單元陣列，其特征在于，該操作方法包括選定該儲存單元；以及對相鄰選定的該儲存單元一側(cè)的該字線施加一第一正電壓，以及對相鄰選定的該儲存單元另一側(cè)的該字線施加一第二正電壓。
2.如權(quán)利要求1所述的非揮發(fā)性存儲器的操作方法，其特征在于，其中選定該儲存單元的方法包括對選定的該儲存單元的 一 控制柵極施加 一 柵極電壓，對—摻雜區(qū)分別施加 一 第 一 源極/漏極電壓與第源極/漏極電壓，以及對 一 襯底施加 一 襯底電壓，以讀取選定的該儲存單元。
3.如權(quán)利要求1所述的非揮發(fā)性存儲器的操作方法，其特征在于，其中該第一正電壓或該第一正電壓為0 . 5 2伏。
4.如權(quán)利要求2所述的非揮發(fā)性存儲器的操作方法，其特征在于，其中該柵極電壓為3 5伏或該 襯底電壓為0伏。
5 .如權(quán)利要求2所述的非揮發(fā)性存儲器的操作方法，其特征在于，其中該第一源極/漏極電壓為1 2伏或該第二源極/漏極電壓為Q伏。
6 .如權(quán)利要求1所述的非揮發(fā)性存儲器的操作 方法，其特征在于，其中各該儲存單元包括一控制柵極，設置在 一 襯底上；二慘雜區(qū)，設置于該控制柵極兩側(cè)的該襯底中；一氮化物電荷陷入層，設置在該控制柵極與該襯 底之間；電荷阻擋層，i殳置在該氮化物電荷陷入層與極之間；以及電荷隧穿層，tg置在該氮化物電荷陷入層與襯底之間。
7 .如權(quán)利要求6所述的非揮發(fā)性存儲器的操作 方法，其特征在于，其中該電荷隧穿層包括 一 氧化物 層或復合層。
8 .如權(quán)利要求7所述的非揮發(fā)性存儲器的操作 方法，其特征在于，其中該復合層包括由該襯底起依 序是一第一氧化物層、 一氮化物層與一第二氧化物層。
9 .如權(quán)利要求8所述的非揮發(fā)性存儲器的操作 方法，其特征在于，其中該第 一 氧化物層的厚度小于等于2 nm， 介于0 . 5 nm至2 nm之間，或小于等于1 .5 ri m o
10 .如權(quán)利要求8所述的非揮發(fā)性存儲器的操 作方法，其特征在于，其中該氮化物層的厚度小于等 于2nm， 或介于lnm至2nm之間。
11.如權(quán)利要求8所述的非揮發(fā)性存儲器的操 作方法，其特征在于，其中該第二氧化物層的厚度小 于等于2nm， 或介于1.5nm至2nm之間。
全文摘要
一種非揮發(fā)性存儲器的操作方法，其為對選定的氮化物儲存單元進行讀取操作，且對相鄰選定的儲存單元一側(cè)的字線施加第一正電壓，以及對其另一側(cè)的字線施加第二正電壓。此操作方法，不僅可有效抑制耦合干擾的問題，而且可獲得較大的操作窗口。
文檔編號G11C16/06GK101295541SQ20071014582
公開日2008年10月29日 申請日期2007年8月28日 優(yōu)先權(quán)日2007年4月25日
發(fā)明者盧道政, 吳冠緯, 張耀文 申請人:旺宏電子股份有限公司