專利名稱：：靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法。
背景技術(shù)：
：目前，隨著半導(dǎo)體集成電路的集成度不斷提高，集成電^各的設(shè)計越來越復(fù)雜，集成電路的最小工藝尺寸也越來越小，例如，MOS管最小工藝尺寸已達(dá)到了45nm。以MOS管為例，隨著最小工藝尺寸的減小，對MOS管的精度的要求也越來越高。然而，由于工藝的偏差，實際生產(chǎn)出來的MOS管會存在溝道寬度或溝道長度與設(shè)計尺寸不一致的情況，從而MOS管的電學(xué)性能也會發(fā)生變化。而對于設(shè)計對稱性較高的集成電路，例如靜態(tài)隨機(jī)存取存儲器來說，所述的工藝偏差就有可能造成設(shè)計尺寸相同的兩個MOS管的電性能出現(xiàn)不匹配，例如閾值電壓不同。而所述的不匹配情況會影響電路的穩(wěn)定性。同樣對于高要求的集成電路設(shè)計，尤其是高頻數(shù)字/模擬轉(zhuǎn)換器的設(shè)計來說，MOS管的不匹配也會影響性能。因而對于MOS管的不匹配，一般都會針對產(chǎn)生的原因，通過對于電路設(shè)計或者工藝制程作出調(diào)整以降低不匹配的影響。例如，中國專利申請?zhí)枮?00610103903.8的發(fā)明公開了一種降低元件效能不匹配的方法及半導(dǎo)體電路。該發(fā)明針對的是淺溝槽隔離邊界的附近的"溝槽隔離導(dǎo)致的應(yīng)力效應(yīng)"引起的元件效能不匹配的情況。該發(fā)明提供了一種具有多個虛擬元件的主動區(qū)的較大延伸部分，降低作用于半導(dǎo)體運算元件上淺溝槽隔離導(dǎo)致的氧化層應(yīng)力的電路及方法，進(jìn)而消除運算元件的效能不匹配。而為了分析MOS管的不匹配對于電路性能的印象，例如考察靜態(tài)隨機(jī)存取存儲器(SRAM)電路的穩(wěn)定性受MOS管不匹配情況的影響，通常只是根據(jù)MOS管的設(shè)計尺寸對應(yīng)的閾值電壓來建立相應(yīng)的器件模型對于靜態(tài)隨機(jī)存取存儲器電路進(jìn)行仿真。但該仿真方法并沒有考慮到由于工藝偏差而使得實際生產(chǎn)的MOS管的溝道寬度和溝道長度與設(shè)計尺寸有差異，從而導(dǎo)致閾值電壓變化的情況。因而，根據(jù)現(xiàn)有方法仿真得到的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性受MOS管不匹配情況影響的結(jié)果往往不夠精確，不太符合真實情況。
發(fā)明內(nèi)容本發(fā)明解決的問題是針對現(xiàn)有技術(shù)對于靜態(tài)隨機(jī)存取存^^器電路穩(wěn)定性的仿真方法沒有考慮由于工藝偏差導(dǎo)致的實際生產(chǎn)的MOS管的溝道寬度和溝道長度與設(shè)計尺寸有差異的情況而使得仿真結(jié)果不夠精確。為解決上述問題，本發(fā)明提供了一種靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，包括下列步驟針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少挑選兩個；測量所挑選的MOS管的閾值電壓；根據(jù)所測量的MOS管的閾值電壓建立覆蓋閾值電壓變化分布的MOS管模型；根據(jù)所建立的模型仿真得到不同的輸入電壓下相應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨閾值電壓變化的關(guān)系；根據(jù)所建立的模型仿真得到不同的輸入電壓下，不同溝道寬度或溝道長度的MOS管對應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨溝道寬度或溝道長度變化的關(guān)系。本發(fā)明還提供了一種靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，包括下列步驟針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少挑選兩個；測量所^挑選的MOS管的閾值電壓；根據(jù)所測量的MOS管的閾值電壓建立覆蓋闊值電壓變化分布的MOS管模型；根據(jù)所建立的模型仿真得到不同的輸入電壓下，不同溝道寬度或溝道長度的MOS管對應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨溝道寬度或溝道長度變化的關(guān)系。本發(fā)明還提供了一種靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，包括下列步驟針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少挑選兩個；測量所4兆選的MOS管的閾^i電壓；根據(jù)所測量的MOS管的閾值電壓建立覆蓋閾值電壓變化分布的MOS管模型；根據(jù)所建立的模型仿真得到不同的輸入電壓下相應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨閾值電壓變化的關(guān)系。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點本發(fā)明通過挑選溝道寬度或溝道長度與設(shè)計尺寸不同的MOS管，并測量這些MOS管的閾值電壓來得到閾值電壓由于工藝偏差引起的變化分布數(shù)據(jù)，再根據(jù)閾值電壓變化分布建立模型來仿真得到不同輸入電壓下靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性隨閾值電壓或者溝道寬度或者溝道長度變化的關(guān)系，從而分析結(jié)果更精確。圖1是本發(fā)明靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法的第一實施例流程圖；圖2是本發(fā)明靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法的第二實施例流程圖3是本發(fā)明靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法的第三實施例流程圖4是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路；圖5是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路中的上拉PMOS管的閾值電壓與靜態(tài)噪聲容限關(guān)系圖6是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路中的下拉NMOS管的閾值電壓與靜態(tài)噪聲容限關(guān)系圖7是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路中的傳輸NMOS管的閾值電壓與靜態(tài)噪聲容限關(guān)系圖8是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路中的上拉PMOS管的溝道長度與靜態(tài)噪聲容限關(guān)系圖9是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路中的下拉NMOS管的溝道長度與靜態(tài)噪聲容限關(guān)系圖10是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路中的傳輸NMOS管的溝道長度與靜態(tài)噪聲容限關(guān)系圖11是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路中的上拉PMOS管的溝道寬度與靜態(tài)噪聲容限關(guān)系圖12是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路中的下拉NMOS管的溝道寬度與靜態(tài)噪聲容限關(guān)系圖13是本發(fā)明實施例仿真所用的靜態(tài)隨機(jī)存取存儲器電路中的傳輸NMOS管的溝道寬度與靜態(tài)噪聲容限關(guān)系圖。具體實施例方式本發(fā)明通過挑選溝道寬度或溝道長度與設(shè)計尺寸不同的MOS管，并測量這些MOS管的閾值電壓來得到閾值電壓由于工藝偏差引起的變化分布數(shù)據(jù)，再根據(jù)閾值電壓變化分布建立模型來仿真得到不同輸入電壓下靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性隨閾值電壓或者溝道寬度或者溝道長度變化的關(guān)系。下面通過具體的實施例來詳細(xì)論述本發(fā)明對于MOS管不匹配的仿真方法。參照圖1所示，本發(fā)明第一實施例靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法包括如下步驟，步驟l,針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少挑選兩個；步驟2，測量所挑選的MOS管的閾值電壓；步驟3,根據(jù)所測量的MOS管的閾值電壓建立覆蓋閾值電壓變化分布的MOS管模型；步驟4,根據(jù)所建立的模型仿真得到不同的輸入電壓下，不同溝道寬度或溝道長度的MOS管對應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨溝道寬度或溝道長度變化的關(guān)系。所述的閾值電壓是通過測量工作在線性區(qū)的MOS管得到的^所述建立覆蓋閾值電壓變化分布的MOS管模型的步驟進(jìn)一步包括，判斷在現(xiàn)有MOS管模型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能否覆蓋閾值電壓分布；如果覆蓋闊值電壓分布，則以所述模型作為靜態(tài)隨機(jī)存取存儲器電路仿真的模型；如果未覆蓋閾值電壓分布，則調(diào)整模型中的相應(yīng)參數(shù)直到模型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能夠覆蓋閾值電壓分布。所述四種極限情況包括慢NMOS慢PMOS、快NMOS快PMOS、慢NMOS快PMOS和快NMOS慢PMOS,所述參數(shù)包括描述源/漏厚度的參數(shù)、描述氧化層厚度的參數(shù)以及描述源/漏面積受壓力影響的參數(shù)。所述靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)包括靜態(tài)噪聲容限、NMOS管和PMOS管的飽和電流比值，NMOS管和PMOS管的閱值電壓和飽和電流以及靜態(tài)隨機(jī)存取存儲器電路的漏電流。分別在靜態(tài)隨機(jī)存取存儲器電路中構(gòu)成CMOS鎖存器的兩個反相器的輸入端加入相同的輸入電壓，并且仿真得到相應(yīng)的輸出電壓來得到所述的靜態(tài)噪聲容限。參照圖2所示，本發(fā)明第二實施例靜態(tài)隨機(jī)存取存儲器電if各穩(wěn)定性的仿真方法包括如下步驟，步驟21,針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少才4選兩個；步驟22,測量所挑選的MOS管的閾值電壓；步驟23,根據(jù)所測量的MOS管的閾值電壓建立覆蓋閾值電壓變化分布的MOS管模型；步驟24,根據(jù)所建立的模型仿真得到不同的輸入電壓下相應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨閾值電壓變化的關(guān)系。所述的閾值電壓是通過測量工作在線性區(qū)的MOS管得到的。所述建立覆蓋閾值電壓變化分布的MOS管模型的步驟進(jìn)一步包括，判斷在現(xiàn)有MOS管模型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能否覆蓋閾值電壓分布；如果覆蓋閾值電壓分布，則以所述模型作為靜態(tài)隨機(jī)存取存儲器電路仿真的模型；如果未覆蓋閾值電壓分布，則調(diào)整模型中的相應(yīng)參數(shù)直到^^莫型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能夠覆蓋閾值電壓分布。所述四種極限情況包括慢NMOS慢PMOS、快NMOS快PMOS、慢NMOS快PMOS和快NMOS慢PMOS，所述參數(shù)包括描述源/漏厚度的參數(shù)、描述氧化層厚度的參數(shù)以及描述源/漏面積受壓力影響的參數(shù)。所述靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)包括靜態(tài)噪聲容限、NMOS管和PMOS管的飽和電流比值，NMOS管和PMOS管的閾值電壓和飽和電流以及靜態(tài)隨機(jī)存取存儲器電路的漏電流。參照圖3所示，本發(fā)明第三實施例靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法以6管靜態(tài)隨機(jī)存取存儲器存儲單元電路為例，包括如下步驟，步驟31,針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少挑選兩個。該步驟其實是針對MOS管的溝道寬度或者溝道長度，至少挑選兩個以上溝道寬度與MOS管的設(shè)計尺寸不同的MOS管，或者至少挑選兩個以上溝道長度與所述MOS管的:&計尺寸不同的MOS管，或者至少-挑選兩個以上溝道寬度和溝道長度與設(shè)計尺寸均不同的MOS管，或者至少^挑選一個以上溝道寬度與MOS管的設(shè)計尺寸不同的MOS管以及一個以上溝道長度與所述MOS管的設(shè)計尺寸不同的MOS管，或者至少挑選一個以上溝道寬度與MOS管的設(shè)計尺寸不同的MOS管以及一個以上溝道寬度和溝道長度與設(shè)計尺寸均不同的MOS管，或者至少挑選一個以上溝道長度與MOS管的設(shè)計尺寸不同的MOS管以及一個以上溝道寬度和溝道長度與設(shè)計尺寸均不同的MOS管，通過這些挑選的MOS管來反映由于工藝偏差引起的溝道寬度或者溝道長度的變化。如前所述的，工藝偏差可能造成工藝制程的不穩(wěn)定，從而使得兩個設(shè)計尺寸相同的MOS管之間出現(xiàn)性能不匹配，而工藝偏差的一個較直接的反映就是生產(chǎn)出的MOS管的溝道寬度或者溝道長度與設(shè)計尺寸有差異。因此，為了反映靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性受工藝偏差的情況，本實施例選取對稱性要求較高的6管靜態(tài)隨機(jī)存取存儲器存儲單元電路作為仿真所用的電路。參照圖4所示，6管靜態(tài)隨機(jī)存取存儲器存儲單元電路包括兩個傳輸NMOS管41和42、兩個上拉PMOS管43和44以及兩個下4立NMOS管45和46。所述傳輸NMOS管41和42的柵極與該靜態(tài)隨機(jī)存取存^f渚器存儲單元電路的字線相連，漏極分別與靜態(tài)隨機(jī)存取存儲器存儲單元電路的兩根互補(bǔ)位線相連。所述上拉PMOS管43和下拉NMOS管45構(gòu)成第一CMOS反相器，所述第一CMOS反相器的輸出與傳輸NMOS管1的源極相連。所述上拉PMOS管44和所述下拉NMOS管46構(gòu)成第二CMOS反相器，所述第二CMOS反相器的輸出與傳輸NMOS管2的源極相連。所述第一CMOS反相器的輸入與第二CMOS反相器的輸出相連，所述第二CMOS反相器的llr入與第一CMOS反相器的輸出相連。所述第一CMOS反相器和第二CMOS反相器構(gòu)成CMOS鎖存器，所述傳輸NMOS管411和42構(gòu)成互補(bǔ)存取晶體管。當(dāng)決定讀或?qū)懖僮鞯淖志€被選通，存取晶體管即導(dǎo)通，從而將存儲單元與互補(bǔ)位線連通來實現(xiàn)讀寫操作。根據(jù)以上對于靜態(tài)隨機(jī)存取存儲器存儲單元電路的說明可以看到，該電3各具有對稱結(jié)構(gòu)，因此本實施例分別選取傳輸NMOS管41、上4立PMOS管43和下拉NMOS管45作為出現(xiàn)工藝偏差的MOS管，并且針對所述的三個MOS管的溝道寬度或者溝道長度，挑選了一些溝道寬度或溝道長度偏離設(shè)計尺寸的MOS管，如表1所示表1<table>tableseeoriginaldocumentpage14</column></row><table><table>tableseeoriginaldocumentpage15</column></row><table>上拉PMOS管0.1/0.10.1/0.1050.1/0.1150.1/0.120.1/0.0950.1/0.090.1/0.080.105/0.10.11/0.10.115/0.10.095/0.10.09/0.10.08/0.1下拉NMOS管0.175/0.10.175/0.1050.175/0.1150.175/0.120.175/0.0950.175/0.090.175/0.080.18/0.10.185/0.10.19/0.10.17/0.10.165/0.10.16/0.1傳輸麗os管0.12/0.1350.12/0.140.12/0.1450.12/0.130.12/0.1250.12/0.120.125/0.1350.13/0.1350.135/0.1350.115/0.1350.11/0.1350.105/0.135以上拉PMOS管為例，表l中的設(shè)計尺寸是指設(shè)計人員根據(jù)設(shè)計需求設(shè)定的PMOS管的值，而表l中偏離設(shè)計尺寸一欄內(nèi)則給出了偏離設(shè)計尺寸的溝道寬度或者溝道長度的值，如溝道寬度的設(shè)計尺寸從0.01微米變化到0.115微米來反映由于工藝偏差PMOS管的溝道寬度變大的情況，又例如溝道長度的設(shè)計尺寸從O.l微米變化到0.095微米來反映由于工藝偏差PMOS管的溝道長度變小的情況。步驟32,測量所述不同溝道寬度或者溝道長度下的MOS管的閾值電壓。本實施例通過設(shè)定偏置電壓使表1中的MOS管處于線性工作區(qū)下來測量表115中所有尺寸的MOS管的閾值電壓。例如，將Vgs從OV加壓到-Vdd，Vds=-Vdd,Vbs=0,來測量所有上拉PMOS管的閾值電壓。將Vgs從0V力口壓到Vdd,Vds=Vdd,Vbs=0,來測量所有下拉NMOS管的閾值電壓。將Vgs從OV加壓到Vdd,Vds=Vdd，Vbs=0,來測量所有傳輸NMOS管的閾值電壓。其中，德為1.2V。步驟33,根據(jù)所測量的MOS管的閾值電壓建立覆蓋閾值電壓變化分布的MOS管模型。以上拉PMOS管為例，通過步驟32的測量，得到了13個不同溝道寬度或者溝道長度下的上拉PMOS管的閾值電壓，然后以現(xiàn)有的模型，例如BSIM4模型，在步驟32所述的測量偏置電壓下進(jìn)行仿真，得到在慢NMOS慢PMOS(SS)、快NMOS快PMOS(FF)、慢NMOS快PMOS(SNFP)和快NMOS慢PMOS(FNSP)這四種極限情況下的閾值電壓值。如果以所述的四種極限情況下的閾值電壓值為頂點的四邊形能夠覆蓋測量所得的13個不同溝道寬度或者溝道長度下的上拉PMOS管的閾值電壓，那么就將此時的模型作為用于仿真靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的模型。如果以所述的四種極限情況下的閾值電壓值為頂點的四邊形不能夠覆蓋測量所得的13個不同溝道寬度或者溝道長度下的上拉PMOS管的閾值電壓，那么就需要調(diào)整模型中的相關(guān)參數(shù)，并且繼續(xù)仿真直到以所述的四種極限情況下的閾值電壓值為頂點的四邊形能夠覆蓋測量所得的13個不同溝道寬度或者溝道長度下的上拉PMOS管的閾值電壓。一般可通過調(diào)整模型中的三類參數(shù)來達(dá)到目的，包括描述源/漏厚度的參數(shù)、描述氧化層厚度的參數(shù)以及描述源/漏面積受壓力影響的參數(shù)。例如對于BSIM4模型，所述的三類參數(shù)如表2所示，表2<table>tableseeoriginaldocumentpage16</column></row><table><table>tableseeoriginaldocumentpage17</column></row><table>通過調(diào)整表2中所列的參數(shù)來使得以所述的四種極限情況下的閾值電壓值為頂點的四邊形能夠覆蓋測量所得的13個不同溝道寬度或者溝道長度下的上拉PMOS管的閾值電壓。而對于其他的現(xiàn)有模型，同樣可以按照這樣的方法調(diào)整所述的模型中的三類參數(shù)。依此類推，還可以得到下拉NMOS管和傳輸NMOS管的模型。步驟34,根據(jù)所建立的模型仿真得到不同的輸入電壓下相應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨閾值電壓(VT)變化的關(guān)系。靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)是用來描述靜態(tài)隨機(jī)存取存儲器電路在工作條件變化的情況下，電路特性隨工作條件變化的程度。本實施例將靜態(tài)噪聲容限作為衡量靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的參數(shù)，靜態(tài)噪聲容限越大也就說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性越好，反之，靜態(tài)噪聲容限越小就說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性越差。靜態(tài)噪聲容限指當(dāng)噪聲源是靜態(tài)噪聲源時，不使器件狀態(tài)翻轉(zhuǎn)的最大噪聲電壓值。所述的狀態(tài)翻轉(zhuǎn)就是說從邏輯O變?yōu)檫壿?。而所述的靜態(tài)噪聲源是指由于工藝偏差，在器件工作過程中出現(xiàn)的直流電壓擾亂。當(dāng)然，衡量靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性還可以采用其他參數(shù)，例如，NMOS管和PMOS管的飽和電流比值，NMOS管和PMOS管的閾值電壓和飽和電流以及靜態(tài)隨機(jī)存取存儲器電路的漏電流，這些可以通過步驟3中得到的模型來仿真得到。而本實施例通過在所述的靜態(tài)隨機(jī)存取存儲器存儲單元電路的兩個CMOS反相器的輸入端加電壓，然后通過測量這兩個CMOS反相器的輸出端上的電壓來得到靜態(tài)隨機(jī)存取存儲器電路的靜態(tài)噪聲容限(staticnoisemargin)。具體的#:作過程如下例所示首先，保持下拉NMOS管和傳輸NMOS管的寬長比為設(shè)計尺寸，即下拉NMOS管的寬長比為0.175/0.1,傳輸NMOS管的寬長比為0.12/0.135。然后在靜態(tài)隨機(jī)存取存儲器電路的網(wǎng)表中調(diào)用步驟33中得到的上拉PMOS管的模型，并且在上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸入端分別加-O.IV、0V和0.1V的電壓，仿真得到該反相器輸出端的值；在上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值。以上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器或上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸出端電壓值為橫坐標(biāo)，以上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器或上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸出端電壓值為縱坐標(biāo)，得到靜態(tài)噪聲容限曲線，如圖5所示。因為仿真過程中調(diào)用的上拉PMOS管的模型是根據(jù)上拉PMOS管的閾值電壓變化分布得到的，所以圖5也是靜態(tài)噪聲容限隨上拉PMOS管的閾值電壓變化的曲線。從圖5中曲線的趨勢可以看出，若將曲線沿與橫軸成45度角的坐標(biāo)軸作鏡像處理的話，得到的鏡像曲線與原曲線將構(gòu)成兩個封閉的空間，而該空間的面積越大，靜態(tài)噪聲容限也越大。因此，曲線形成的拐角越大，靜態(tài)噪聲容限也越大。從圖5中可以看到隨著上拉PMOS管的閾值電壓的升高，靜態(tài)噪聲容限反而減小，說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨著上拉PMOS管的閾值電壓的升高會變小。接著，保持上拉PMOS管和傳輸NMOS管的寬長比為設(shè)計尺寸，即上拉PMOS管的寬長比為0.1/0.1，傳輸NMOS管的寬長比為0.12/0.135。然后在靜態(tài)隨機(jī)存取存儲器電路的網(wǎng)表中調(diào)用步驟3中得到的下拉NMOS管的模型，并且在上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸入端分別加-O.IV、0V和0.1V的電壓，仿真得到該反相器輸出端的值；在上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值。以上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器或上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸出端電壓值為橫坐標(biāo)，以上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器或上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸出端電壓值為縱坐標(biāo)，得到靜態(tài)噪聲容限曲線，如圖6所示。因為仿真過程中調(diào)用的下拉NMOS管的模型是根據(jù)下拉NMOS管的閾值電壓變化分布得到的，所以圖6也是靜態(tài)噪聲容限隨下拉NMOS管的閾值電壓變化的曲線。從圖6中可以看到隨著下拉NMOS管的閾值電壓的升高，靜態(tài)噪聲容限也增大，說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨著下拉NMOS管的閾值電壓的升高會變大。然后，保持上拉PMOS管和下拉NMOS管的寬長比為設(shè)計尺寸，即上拉PMOS管的寬長比為0.1/0.1，下拉NMOS管的寬長比為0.175/0.1。然后在靜并且在上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸入端分別加-O.IV、0V和0.1V的電壓，仿真得到該反相器輸出端的值；在上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值。以上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器或上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸出端電壓值為橫坐標(biāo)，以上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器或上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸出端電壓值為縱坐標(biāo)，得到靜態(tài)噪聲容限曲線，如圖7所示。因為仿真過程中調(diào)用的傳輸NMOS管的模型是根據(jù)傳輸NMOS管的閾值電壓變化分布得到的，所以圖75也是靜態(tài)噪聲容限隨傳輸NMOS管的閾值電壓變化的曲線。從圖7中可以看到隨著傳輸NMOS管的閾值電壓的升高，靜態(tài)噪聲容限反而減小，說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨著傳輸NMOS管的閾值電壓的升高會變小。根據(jù)對于MOS管噪聲容限的分析經(jīng)驗，有時候溝道寬度或者溝道長度其中的一個變化就能夠引起噪聲容限變化，而有時候溝道寬度和溝道長度都發(fā)生變化才會引起噪聲容限的變化，因此為了使仿真更全面，還需要對于靜態(tài)噪聲容限隨溝道寬度或溝道長度變化的關(guān)系作仿真。步驟35,根據(jù)所建立的模型仿真得到不同的輸入電壓下，不同溝道寬度(Width)或溝道長度(Length)的MOS管對應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨溝道寬度或溝道長度變化的關(guān)系。首先，保持下拉NMOS管和傳輸NMOS管的寬長比為設(shè)計尺寸，即下拉NMOS管的寬長比為0.175/0.1，傳輸NMOS管的寬長比為0.12/0.135。然后在靜態(tài)隨機(jī)存取存儲器電路的網(wǎng)表中調(diào)用步驟3中得到的上拉PMOS管的模型，再將表1中所列的上拉PMOS管的不同溝道長度代入上拉PMOS管的模型中，并且在上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值；在上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值。以上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器或上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸出端電壓值為橫坐標(biāo)，以上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器或上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸出端電壓值為縱坐標(biāo)，得到靜態(tài)噪聲容限的曲線，如圖8所示。因為仿真過程中調(diào)用的上拉PMOS管的模型是根據(jù)上拉PMOS管的閾值電壓變化分布得到的，并且代入了不同的溝道長度，所以圖8也是靜態(tài)噪聲容限隨上拉PMOS管的溝道長度變化的曲線。從圖8中可以看到隨著上拉PMOS管的溝道長度的增大，靜態(tài)噪聲容限也減小，說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨著上拉PMOS管的溝道長度的增大會變小。接著，保持上拉PMOS管和傳輸NMOS管的寬長比為設(shè)計尺寸，即上拉PMOS管的寬長比為0.1/0.1,傳輸NMOS管的寬長比為0.12/0.135。然后在靜態(tài)隨機(jī)存取存儲器電路的網(wǎng)表中調(diào)用步驟3中得到的下拉NMOS管的模型，再將表1中所列的下拉NMOS管的不同溝道長度代入下拉NMOS管的模型中，并且在上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸入端分別加-O.IV、0V和0.1V的電壓，仿真得到該反相器輸出端的值；在上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值。以上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器或上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸出端電壓值為橫坐標(biāo)，以上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器或上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸出端電壓值為縱坐標(biāo)，得到靜態(tài)噪聲容限的曲線，如圖9所示。因為仿真過程中調(diào)用的下拉NMOS管的模型是根據(jù)下拉NMOS管的閾值電壓變化分布得到的，并且代入了不同的溝道長度，所以圖9也是靜態(tài)噪聲容限隨下拉NMOS管的溝道長度變化的曲線。從圖9中可以看到隨著下拉NMOS管的溝道長度的增大，靜態(tài)噪聲容限也增大，說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨著下拉NMOS管的溝道長度的增大會變大。然后，保持上拉PMOS管和下拉NMOS管的寬長比為設(shè)計尺寸，即上拉PMOS管的寬長比為0.1/0.1,下拉NMOS管的寬長比為0.175/0.1。然后在靜態(tài)隨機(jī)存取存儲器電路的網(wǎng)表中調(diào)用步驟3中得到的傳輸NMOS管的模型，再將表1中所列的傳輸NMOS管的不同溝道長度代入傳輸NMOS管的模型，并且在上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸入端分別加-O.IV、0V和0.1V的電壓，仿真得到該反相器輸出端的值；在上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值。以上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器或上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸出端電壓值為橫坐標(biāo)，以上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器或上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸出端電壓值為縱坐標(biāo)，得到靜態(tài)噪聲容限曲線，如圖10所示。因為仿真過程中調(diào)用的傳輸NMOS管的模型是根據(jù)傳輸NMOS管的閾值電壓變化分布得到的，并且代入了不同的溝道長度，所以圖10也是靜態(tài)噪聲容限隨傳輸NMOS管的溝道長度變化的曲線。從圖10中可以看到隨著傳輸NMOS管的溝道長度的增大，靜態(tài)噪聲容限也增大，說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨著傳輸NMOS管的溝道長度的增大會變大。接下來，將上述的溝道長度換成溝道寬度，即保持下拉NMOS管和傳輸NMOS管的寬長比為設(shè)計尺寸，即下拉NMOS管的寬長比為0.175/0.1,傳輸NMOS管的寬長比為0.12/0.135。然后在靜態(tài)隨機(jī)存取存儲器電路的網(wǎng)表中調(diào)用步驟3中得到的上拉PMOS管的模型，再將表1中所列的上拉PMOS管的不同溝道寬度代入上拉PMOS管模型，并且在上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值；在上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值。以上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器或上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸出端電壓值為橫坐標(biāo)，以上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器或上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸出端電壓值為縱坐標(biāo)，得到靜態(tài)噪聲容限曲線，如圖11所示。因為仿真過程中調(diào)用的上拉PMOS管的模型是根據(jù)上拉PMOS管的閾值電壓變化分布得到的，并且代入了不同的溝道寬度，所以圖11也是靜態(tài)噪聲容限隨上拉PMOS管的溝道寬度變化的曲線。從圖11中可以看到隨著上拉PMOS管的溝道寬度的減小，靜態(tài)噪聲容限也減小，說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨著上拉PMOS管的溝道寬度的減小會變小。接著，保持上拉PMOS管和傳輸NMOS管的寬長比為設(shè)計尺寸，即上拉PMOS管的寬長比為0.1/0.1,傳輸NMOS管的寬長比為0.12/0.135。然后在靜態(tài)隨機(jī)存取存儲器電路的網(wǎng)表中調(diào)用步驟3中得到的下拉NMOS管的模型，再將表1中所列的下拉NMOS管的不同溝道寬度代入下拉NMOS管的模型，并且在上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸入端分別加-O.IV、0V和0.1V的電壓，仿真得到該反相器輸出端的值；在上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值。以上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器或上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸出端電壓值為橫坐標(biāo)，以上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器或上4iPMOS管3和下拉NMOS管5構(gòu)成的反相器的輸出端電壓值為縱坐標(biāo)，得到靜態(tài)噪聲容限曲線，如圖12所示。因為仿真過程中調(diào)用的下拉NMOS管的模型是根據(jù)下拉NMOS管的閾值電壓變化分布得到的，并且代入了不同的溝道寬度，所以圖12也是靜態(tài)噪聲容限隨下拉NMOS管的溝道寬度變化的曲線。從圖12中可以看到隨著下拉NMOS管的溝道寬度的增大，靜態(tài)噪聲容限曲線只是發(fā)生平移，說明下拉NMOS管的溝道寬度的變化對靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性幾乎不產(chǎn)生影響。然后，保持上拉PMOS管和下拉NMOS管的寬長比為設(shè)計尺寸，即上拉PMOS管的寬長比為0.1/0.1,下拉NMOS管的寬長比為0.175/0.1。然后在靜態(tài)隨機(jī)存取存儲器電路的網(wǎng)表中調(diào)用步驟3中得到的傳輸NMOS管的模型，再將表1中所列的傳輸NMOS管的不同溝道寬度代入傳輸NMOS管的模型，并且在上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸入端分別加-O.IV、0V和0.1V的電壓，仿真得到該反相器輸出端的值；在上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸入端分別加-0.1V、0V和0.1V的電壓，仿真得到該反相器輸出端的值。以上拉PMOS管3和下拉NMOS管5構(gòu)成的反相器或上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器的輸出端電壓值為橫坐標(biāo)，以上拉PMOS管4和下拉NMOS管6構(gòu)成的反相器或上4立PMOS管3和下拉NMOS管5構(gòu)成的反相器的輸出端電壓值為縱坐標(biāo)，得到靜態(tài)噪聲容限曲線，如圖13所示。因為仿真過程中調(diào)用的傳輸NMOS管的模型是根據(jù)傳輸NMOS管的閾值電壓變化分布得到的，并且代入了不同的溝道寬度，所以圖13也是靜態(tài)噪聲容限隨傳輸NMOS管的溝道寬度變化的曲線。從圖13中可以看到隨著傳輸NMOS管的溝道寬度的減小，靜態(tài)噪聲容限也增大，說明靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨著傳輸NMOS管的溝道寬度的減小會變大。綜上所述，本發(fā)明通過挑選溝道寬度或溝道長度與設(shè)計尺寸不同的MOS管，并測量這些MOS管的閾值電壓來得到閾值電壓由于工藝偏差引起的變化分布數(shù)據(jù)，再根據(jù)閾值電壓變化分布建立模型來仿真得到不同輸入電壓下靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性隨閾值電壓或者溝道寬度或者溝道長度變化的關(guān)系，從而分析結(jié)果更精確。權(quán)利要求1.一種靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，包括下列步驟，針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少挑選兩個；測量所挑選的MOS管的閾值電壓；根據(jù)所測量的MOS管的閾值電壓建立覆蓋閾值電壓變化分布的MOS管模型；根據(jù)所建立的模型仿真得到不同的輸入電壓下相應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨閾值電壓變化的關(guān)系；根據(jù)所建立的模型仿真得到不同的輸入電壓下，不同溝道寬度或溝道長度的MOS管對應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨溝道寬度或溝道長度變化的關(guān)系。2.如權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述的閾值電壓是通過測量工作在線性區(qū)的MOS管得到的。3.如權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述建立覆蓋閾值電壓變化分布的MOS管模型的步驟進(jìn)一步包括，判斷在現(xiàn)有MOS管模型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能否覆蓋閾值電壓分布；如果覆蓋闊值電壓分布，則以所述模型作為靜態(tài)隨機(jī)存取存儲器電路仿真的模型；如果未覆蓋閾值電壓分布，則調(diào)整模型中的相應(yīng)參數(shù)直到模型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能夠覆蓋閾值電壓分布。4.如權(quán)利要求3所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述四種極限情況包括慢NMOS慢PMOS、快NMOS快PMOS、慢NMOS快PMOS和快NMOS慢PMOS,所述參數(shù)包括描述源/漏厚度的參數(shù)、描述氧化層厚度的參數(shù)以及描述源/漏面積受壓力影響的參數(shù)。5.如權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)包括靜態(tài)噪聲容限、NMOS管和PMOS管的飽和電流比值，NMOS管和PMOS管的閾值電壓和飽和電流以及靜態(tài)隨機(jī)存取存儲器電路的漏電流。6.如權(quán)利要求1至5任一項所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，分別在靜態(tài)隨機(jī)存取存儲器電路中構(gòu)成CMOS鎖存器的兩個反相器的輸入端加入相同的輸入電壓，并且仿真得到相應(yīng)的輸出電壓來得到所述的靜態(tài)噪聲容限。7.—種靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，包括下列步驟，針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少挑選兩個；測量所挑選的MOS管的閾值電壓；根據(jù)所測量的MOS管的闊值電壓建立覆蓋闊值電壓變化分布的MOS管模型；根據(jù)所建立的模型仿真得到不同的輸入電壓下，不同溝道寬度或溝道長度的MOS管對應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨溝道寬度或溝道長度變化的關(guān)系。8.如權(quán)利要求7所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述的閾值電壓是通過測量工作在線性區(qū)的MOS管得到的。9.如權(quán)利要求7所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述建立覆蓋闊值電壓變化分布的MOS管模型的步驟進(jìn)一步包括，判斷在現(xiàn)有MOS管模型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能否覆蓋閾值電壓分布；如果覆蓋閾值電壓分布，則以所述模型作為靜態(tài)隨機(jī)存取存儲器電路仿真的模型；如果未覆蓋閾值電壓分布，則調(diào)整模型中的相應(yīng)參數(shù)直到模型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能夠覆蓋閾值電壓分布。10.如權(quán)利要求9所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述四種極限情況包括慢NMOS慢PMOS、快NMOS快PMOS、慢NMOS快PMOS和快NMOS慢PMOS,所述參數(shù)包括描述源/漏厚度的參數(shù)、描述氧化層厚度的參數(shù)以及描述源/漏面積受壓力影響的參數(shù)。11.如權(quán)利要求7所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)包括靜態(tài)噪聲容限、NMOS管和PMOS管的飽和電流比值，NMOS管和PMOS管的閾值電壓和飽和電流以及靜態(tài)隨機(jī)存取存儲器電路的漏電流。12.如權(quán)利要求7至11任一項所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，分別在靜態(tài)隨機(jī)存取存儲器電路中構(gòu)成CMOS鎖存器的兩個反相器的輸入端加入相同的輸入電壓，并且仿真得到相應(yīng)的輸出電壓來得到所述的靜態(tài)噪聲容限。13.—種靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，包括下列步驟，針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少挑選兩個；測量所挑選的MOS管的閾值電壓；根據(jù)所測量的MOS管的闊值電壓建立覆蓋閾值電壓變化分布的MOS管模型；根據(jù)所建立的模型仿真得到不同的輸入電壓下相應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨閾值電壓變化的關(guān)系。14.如權(quán)利要求13所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述的閾值電壓是通過測量工作在線性區(qū)的MOS管得到的。15.如權(quán)利要求13所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述建立覆蓋閾值電壓變化分布的MOS管模型的步驟進(jìn)一步包括，判斷在現(xiàn)有MOS管模型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能否覆蓋閾值電壓分布；如果覆蓋閾值電壓分布，則以所述模型作為靜態(tài)隨機(jī)存取存儲器電路仿真的模型；如果未覆蓋閾值電壓分布，則調(diào)整模型中的相應(yīng)參數(shù)直到模型的四種極限情況下的閾值電壓仿真值為頂點構(gòu)建的四邊形能夠覆蓋閾值電壓分布。16.如權(quán)利要求15所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述四種極限情況包括慢NMOS慢PMOS、快NMOS快PMOS、慢NMOS快PMOS和快NMOS慢PMOS，所述參數(shù)包括描述源/漏厚度的參數(shù)、描述氧化層厚度的參數(shù)以及描述源/漏面積受壓力影響的參數(shù)。17.如權(quán)利要求13所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，所述靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)包括靜態(tài)噪聲容限、NMOS管和PMOS管的飽和電流比值，NMOS管和PMOS管的閾值電壓和飽和電流以及靜態(tài)隨機(jī)存取存儲器電路的漏電流。18.如權(quán)利要求13至17任一項所述的靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，其特征在于，分別在靜態(tài)隨機(jī)存取存儲器電路中構(gòu)成CMOS鎖存器的兩個反相器的輸入端加入相同的輸入電壓，并且仿真得到相應(yīng)的輸出電壓來得到所述的靜態(tài)噪聲容限。全文摘要本發(fā)明公開了一種靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法，針對溝道寬度或/和溝道長度與設(shè)計尺寸不同的MOS管，至少挑選兩個；測量所挑選的MOS管的閾值電壓；根據(jù)所測量的MOS管的閾值電壓建立覆蓋閾值電壓變化分布的MOS管模型；根據(jù)所建立的模型仿真得到不同的輸入電壓下相應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨閾值電壓變化的關(guān)系；根據(jù)所建立的模型仿真得到不同的輸入電壓下，不同溝道寬度或溝道長度的MOS管對應(yīng)的靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性參數(shù)，得到靜態(tài)隨機(jī)存取存儲器電路的穩(wěn)定性隨溝道寬度或溝道長度變化的關(guān)系。本發(fā)明靜態(tài)隨機(jī)存取存儲器電路穩(wěn)定性的仿真方法結(jié)果更精確。文檔編號G11C29/00GK101290807SQ20071012650公開日2008年10月22日申請日期2007年6月22日優(yōu)先權(quán)日2007年4月17日發(fā)明者芳邵,艷黃,黃威森申請人:中芯國際集成電路制造(上海)有限公司