專利名稱：一種基于靜態(tài)隨機(jī)存儲器的快速綜合設(shè)計方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器技術(shù)領(lǐng)域，特別是一種基于靜態(tài)隨機(jī)存儲器的快速綜合設(shè)計方法。
背景技術(shù)：
SRAM(靜態(tài)隨機(jī)存儲器)的設(shè)計過程中通常采用的是全定制的設(shè)計方式。全定制設(shè)計與半定制設(shè)計的主要區(qū)別是全定制設(shè)計要深入到晶體管級的設(shè)計。在全定制設(shè)計中，要對每一個MOS晶體管的尺寸、形狀、在芯片中的位置以及和其它元件的連接等都經(jīng)過精心考慮，因此可以獲得非常緊湊的版圖和最佳的電路性能。但是，這種設(shè)計方法所帶來的問題是設(shè)計周期長，工作量大，具體體現(xiàn)在如下三個方面第一、電路尤其是版圖的繪制時間非常長；第二、版圖驗證工作量大，版圖的驗證主要包括設(shè)計規(guī)則驗證(DRC)和版圖電路對照驗證(LVS)兩個方面；第三、電路的前仿真及版圖的后仿真會消耗大量的時間，原因是現(xiàn)有的Spice仿真軟件對于版圖后仿真的處理速度還無法滿足設(shè)計者的要求。造成以上三方面問題的根本原因是，現(xiàn)有的EDA設(shè)計軟件對大規(guī)模電路的全定制設(shè)計支持不夠，大量的工作尤其是版圖還不得不靠經(jīng)驗和手工來完成，從而造成設(shè)計效率低下。
在傳統(tǒng)的SRAM全定制設(shè)計流程中，通常是對電路及版圖自始至終作為一個整體進(jìn)行設(shè)計，版圖設(shè)計以及驗證的工作量大，導(dǎo)致設(shè)計周期長。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出了一種新的可用于SRAM設(shè)計的快速綜合設(shè)計方法。它是為了解決SRAM全定制設(shè)計流程中版圖設(shè)計工作量大，設(shè)計周期長的問題，又根據(jù)SRAM電路重復(fù)單元多的這一特點(diǎn)所提出的。
本發(fā)明中所采用的快速綜合設(shè)計方法能夠很大程度上提高工作效率，縮短設(shè)計周期，方法如下首先，與常規(guī)的SRAM全定制設(shè)計方法相同，它最初進(jìn)行SRAM的結(jié)構(gòu)以及晶體管級的電路設(shè)計；其次，在常規(guī)的設(shè)計方法中，通常會對整個版圖進(jìn)行設(shè)計與驗證，而這種綜合的方法與之不同，它是根據(jù)電路的特點(diǎn)先把電路分為重復(fù)單元與非重復(fù)單元兩類，然后對這兩類電路分別進(jìn)行版圖的繪制和驗證，對于重復(fù)的單元只需要對最小的單元進(jìn)行設(shè)計與驗證即可；最后，采用綜合的技術(shù)實現(xiàn)整個電路網(wǎng)表的整合，這個網(wǎng)表便是后仿真所需的電路網(wǎng)表。
這種快速綜合方法的特點(diǎn)是減少了SRAM設(shè)計過程中的許多重復(fù)性工作，它以SRAM電路中的重復(fù)電路為基本的可調(diào)用單元，并按照它們的連接順序自動生成網(wǎng)表，用軟件的形式來實現(xiàn)硬件的設(shè)計，從而省卻了大量的版圖設(shè)計和驗證的時間，大大提高了工作效率，實際的驗證也表明這種方法簡單實用，尤其適合于大容量的SRAM設(shè)計。
下面通過舉例來詳細(xì)說明快速綜合方法的流程。


圖1是傳統(tǒng)的SRAM的設(shè)計流程圖。
圖2是4Kb的SRAM結(jié)構(gòu)框圖。
圖3是電路圖及單元框圖，其中(a)六管單元(b)單元框圖。
圖4是六管單元的版圖。
圖5是64×64位的存儲單元陣列圖。
圖6是重復(fù)單元調(diào)用示意圖。
圖7是本發(fā)明SRAM的快速綜合方法的設(shè)計流程圖。
圖8是64Kb的SRAM版圖布局圖。
具體實施例方式
SRAM的版圖設(shè)計通常是整個設(shè)計過程中工作量最大的一部分，圖1中所示的是傳統(tǒng)的SRAM電路的全定制設(shè)計流程，從圖中可以看出，整個設(shè)計大致可分為八個步驟，而在所有的操作步驟中步驟4、5往往是效率最低的。原因主要有兩點(diǎn)首先，由于SRAM電路規(guī)模較大，一個容量為4Kb的SRAM，它所包含的晶體管數(shù)目一般會有幾萬個，這就會有很大的版圖面積，從而使得步驟4、5往往是一項耗時費(fèi)力的工作。其次，通過圖1還可以看出，整個設(shè)計流程又是一個循環(huán)反復(fù)的過程，它是全定制電路設(shè)計流程中不可避免的。原因是在深亞微米設(shè)計條件下，連線的延遲已接近于器件的延遲，各種寄生效應(yīng)增加，設(shè)計者在晶體管級電路的設(shè)計初期，很難對連線的延遲以及最終生成版圖后的電路延遲時間進(jìn)行準(zhǔn)確的計算，只能通過反復(fù)修改才可以滿足設(shè)計要求。尤其是對于那些高速、大容量、低功耗的SRAM電路設(shè)計，通常要經(jīng)過十幾次，甚至幾十次的修改才能達(dá)到理想的設(shè)計指標(biāo)。在此過程中，步驟4、5往往成為設(shè)計中的主要障礙。通常，對晶體管電路的微小改動都將需要消耗大量的時間和軟硬件資源以完成步驟4、5的操作，使得工作效率很低。
SRAM電路的一個突出特點(diǎn)是重復(fù)單元多，以一個容量大小為4Kb，6位讀寫地址，單口的SRAM為例，它的布局結(jié)構(gòu)如圖2所示。由圖中可以看出，SRAM電路含有很多重復(fù)單元，這些重復(fù)單元大體可分為三個部分第一部分是寫驅(qū)動電路，它的作用是在存儲器進(jìn)行寫操作時把外面的數(shù)據(jù)寫入相應(yīng)的存儲單元；第二部分是位于核心的存儲單元，從圖2中可看出存儲單元是由4096個重復(fù)單元構(gòu)成；第三部分是靈敏放大器，它的作用是當(dāng)存儲器進(jìn)行讀操作時把存儲單元存儲的數(shù)據(jù)進(jìn)行放大輸出。不難看出，以上三個部分構(gòu)成了數(shù)據(jù)的通道，它們的功能是在寫操作時保證64位數(shù)據(jù)同一時間被寫入到各自的存儲單元，而在讀操作時同一時間把存好的數(shù)據(jù)送出存儲器，所以這三個部分的電路以及版圖一定是完全相同或是對稱的。
圖3是它的電路圖及單元框圖，SRAM存儲單元中常用是六管單元的電路結(jié)構(gòu)。
圖4是它的版圖。從電路以及版圖中可以看出，六管單元共有3個端口，BL、BL和WL。如果把六管單元當(dāng)作一個整體來看，它是含有三個接口的模塊(圖4(b)中所示)，SRAM的所有存儲單元就是靠這三個端口彼此連接，最終形成一個矩陣網(wǎng)絡(luò)，如圖5中所示，假定它的布局是64×64位的存儲單元陣列，所有的存儲單元彼此之間靠字線與位線的端口相互關(guān)聯(lián)，而這些端口都是規(guī)則的排列。
可以看出，SRAM電路的一個重要特點(diǎn)就是重復(fù)單元多而且單元的每個端口都是有規(guī)則的排列，這就為綜合提供了可能，SRAM快速綜合就是利用了它的這一特點(diǎn)，它的結(jié)構(gòu)是如圖6所示。對于SRAM電路中大量的重復(fù)單元，以圖3、4中的每個重復(fù)電路作為基本的可調(diào)用單元，并根據(jù)它們在版圖中相應(yīng)所在的位置，按照它們的連接順序把所有單元自動連接起來形成最終的網(wǎng)表，不再需要對整個的電路版圖進(jìn)行設(shè)計驗證，從而通過綜合的方法直接得到最終的網(wǎng)表，節(jié)省了大量的版圖設(shè)計以及驗證的時間。
同理，在SRAM電路設(shè)計中，寫驅(qū)動電路以及靈敏放大器電路都屬于重復(fù)單元電路，也可以采用綜合技術(shù)實現(xiàn)網(wǎng)表的快速生成。
根據(jù)以上所述，本項發(fā)明提出了一種新的用于SRAM設(shè)計的快速綜合設(shè)計方法。
圖7中快速綜合設(shè)計方法具體如下第一步要根據(jù)設(shè)計要求對SRAM進(jìn)行結(jié)構(gòu)設(shè)計和整體的布局；第二步對電路進(jìn)行晶體管級的設(shè)計，也就是說完成電路的初步設(shè)計；第三步進(jìn)行電路前仿真，具體的說是對沒有寄生參數(shù)的晶體管電路進(jìn)行仿真；從第四至第六步開始即是本項發(fā)明所重點(diǎn)闡述的可綜合的設(shè)計方法，它首先把重復(fù)單元與非重復(fù)單元的版圖設(shè)計分開進(jìn)行，對于那些電路結(jié)構(gòu)不重復(fù)的單元仍然是采用全定制的設(shè)計方法，而對那些電路結(jié)構(gòu)重復(fù)的單元采用可綜合的設(shè)計方法，即只對單個單元的版圖進(jìn)行設(shè)計、驗證、提取寄生參數(shù)，不再需要對全電路進(jìn)行操作。
把SRAM電路分成重復(fù)單元與非重復(fù)單元兩個部分，對非重復(fù)單元單獨(dú)進(jìn)行版圖的設(shè)計驗證，以及寄生參數(shù)的提取，對重復(fù)的單元只需對每個小單元進(jìn)行版圖的設(shè)計、驗證和參數(shù)提取即可；最終采用綜合的技術(shù)在步驟七中實現(xiàn)整個網(wǎng)表的整合，這樣可以在設(shè)計初期節(jié)省大量的版圖繪制及驗證的時間，從而縮短了設(shè)計的周期，在第七步中實現(xiàn)網(wǎng)表的整合，由于重復(fù)單元多、每個重復(fù)單元又是根據(jù)端口的位置按順序排列，所以無需進(jìn)行大量重復(fù)單元的版圖設(shè)計與驗證，很容易便可實現(xiàn)網(wǎng)表的綜合，這樣也就得到了最終的帶有寄生參數(shù)的網(wǎng)表；第八步可以進(jìn)行SRAM電路的最終的版圖后仿真了綜上所述，這種SRAM的快速綜合方法的優(yōu)勢突出體現(xiàn)在以下幾個方面第一、由于SRAM中存在著大量的重復(fù)單元，這種技術(shù)正是利用了這一特點(diǎn)，用單獨(dú)的個體取代了它所有的重復(fù)單元，從而使得在實際工作中節(jié)省了大量的版圖繪制及驗證時間。
第二、這種可綜合技術(shù)有利于在版圖后仿真過程中查找電路節(jié)點(diǎn)的位置。由于這種技術(shù)對電路中的大部分單元都按照順序進(jìn)行了編號，使得仿真網(wǎng)表結(jié)構(gòu)清晰，很容易找到電路內(nèi)部各個節(jié)點(diǎn)的仿真結(jié)果，便于分析。
第三、這種可綜合性技術(shù)的另一突出優(yōu)勢是它尤其適合于大容量和大批量的SRAM設(shè)計。如圖8所示，以一個64Kb的SRAM的設(shè)計為例，在它的設(shè)計過程中通常要將其分割成若干塊，容量越大，劃分的塊也就越多。
圖8中所示的是64KbSRAM的一種設(shè)計方案，它按照每一塊4Kb的容量進(jìn)行設(shè)計，在結(jié)構(gòu)上除了個別部分(如時鐘樹)結(jié)構(gòu)幾乎完全相同。假如按照圖1中的設(shè)計步驟，必須完成整個版圖的設(shè)計驗證才可以進(jìn)行仿真，就會使設(shè)計周期大大延長，而采用可綜合的方法將會在設(shè)計初期減少大量的版圖設(shè)計以及驗證的工作，縮短了設(shè)計周期。
具體實施例本發(fā)明已在龍芯II號CPU的SRAM設(shè)計過程中得到了應(yīng)用，它采用的是中芯國際0.18umCMOS工藝，我們設(shè)計了一個64位，工作頻率為500兆赫茲，容量4Kb的SRAM。驗證表明采用可綜合方法使工作量減少了近三分之一，主要原因是版圖繪制以及版圖驗證的工作在整個設(shè)計中所占的比例大大減小，從而使得在SRAM的全定制設(shè)計過程中，版圖的設(shè)計與驗證已不再是整個設(shè)計過程中最耗時的環(huán)節(jié)，這種設(shè)計方法減少了很多重復(fù)性的工作，提高了設(shè)計的效率。
權(quán)利要求
1.一種基于靜態(tài)隨機(jī)存儲器的快速綜合設(shè)計方法，其特征在于，它共分三個操作步驟首先，與常規(guī)的SRAM全定制設(shè)計方法相同，它最初進(jìn)行SRAM的結(jié)構(gòu)以及晶體管級的電路設(shè)計；其次，在常規(guī)的設(shè)計方法中，通常對整個版圖進(jìn)行設(shè)計與驗證，而這種可綜合的方法與之不同，它是根據(jù)電路的特點(diǎn)先把電路分為重復(fù)單元與非重復(fù)單元兩類，然后對這兩類電路分別進(jìn)行版圖的繪制和驗證，對于重復(fù)的單元只需要對最小的單元進(jìn)行設(shè)計與驗證即可；最后，采用綜合的技術(shù)實現(xiàn)整個電路網(wǎng)表的整合，這個網(wǎng)表便是后仿真所需的電路網(wǎng)表。
2.根據(jù)權(quán)利要求1的基于SRAM的快速綜合設(shè)計方法，其具體步驟如下第一步要根據(jù)設(shè)計要求對SRAM進(jìn)行機(jī)構(gòu)設(shè)計和整體的布局；第二步對電路進(jìn)行晶體管級的設(shè)計，也就是說完成電路的初步設(shè)計；第三步進(jìn)行電路前仿真，具體的說是對沒有寄生參數(shù)的晶體管電路進(jìn)行仿真；第四至第六步，首先把SRAM電路分成重復(fù)單元與非重復(fù)單元兩個部分，對非重復(fù)單元單獨(dú)進(jìn)行版圖的設(shè)計驗證，以及寄生參數(shù)的提取，對重復(fù)的單元只需對每個小單元進(jìn)行版圖的設(shè)計、驗證和參數(shù)提取即可；第七步實現(xiàn)網(wǎng)表的整合，由于重復(fù)單元多、每個重復(fù)單元又是根據(jù)端口的位置按順序排列，所以無需進(jìn)行大量重復(fù)單元的版圖設(shè)計與驗證，很容易便可實現(xiàn)網(wǎng)表的綜合，這樣也就得到了最終的帶有寄生參數(shù)的網(wǎng)表；第八步可以進(jìn)行SRAM電路的最終的版圖后仿真了。
全文摘要
本發(fā)明涉及半導(dǎo)體存儲器技術(shù)領(lǐng)域，特別是一種基于靜態(tài)隨機(jī)存儲器(SRAM)的快速綜合設(shè)計方法。SRAM的快速綜合設(shè)計方法，它主要分三個操作步驟首先，與常規(guī)的SRAM全定制設(shè)計方法相同，它最初進(jìn)行SRAM的結(jié)構(gòu)以及晶體管級的電路設(shè)計；其次，在常規(guī)的設(shè)計方法中，通常對整個版圖進(jìn)行設(shè)計與驗證，而這種可綜合的方法與之不同，它是根據(jù)電路的特點(diǎn)先把電路分為重復(fù)單元與非重復(fù)單元兩類，然后對這兩類電路分別進(jìn)行版圖的繪制和驗證，對于重復(fù)的單元只需要對最小的單元進(jìn)行設(shè)計與驗證即可；最后，采用綜合的技術(shù)實現(xiàn)整個電路網(wǎng)表的整合，這個網(wǎng)表便是后仿真所需的電路網(wǎng)表。
文檔編號H01L21/8244GK1763928SQ20041008380
公開日2006年4月26日 申請日期2004年10月18日 優(yōu)先權(quán)日2004年10月18日
發(fā)明者張鋒, 周玉梅, 黃令儀 申請人:中國科學(xué)院微電子研究所