專利名稱：采用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路設(shè)計(jì)和制造技術(shù)領(lǐng)域，特別涉及一種采用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元，尤其是應(yīng)用在FPGA (現(xiàn)場(chǎng)可編程門(mén)陣列)領(lǐng)域 的鐵電編程信息存儲(chǔ)單元，實(shí)現(xiàn)信息的非易失存儲(chǔ)。
技術(shù)背景FPGA (現(xiàn)場(chǎng)可編程門(mén)陣列)是一種可重構(gòu)的邏輯電路實(shí)現(xiàn)器件，使用者根據(jù) 不同的需要對(duì)FPGA進(jìn)行編程就可以得到各種不同功能的電路，具有很高的靈活 性。在應(yīng)用SRAM (靜態(tài)隨機(jī)讀寫(xiě)存儲(chǔ)器)結(jié)構(gòu)編程單元的FPGA中，電路的通斷 信息被存儲(chǔ)到一個(gè)SRAM中，用SRAM中存儲(chǔ)的信息來(lái)直接控制M0S管的通斷或是 多路'器的選擇路徑，可以重復(fù)編程。然而，利用普通的CMOS工藝制造的SRAM 其信息存儲(chǔ)在內(nèi)部的寄生電容中，斷開(kāi)電源后編程信息就會(huì)丟失，因此在FPGA 芯片外部附加非易失模塊對(duì)編程信息進(jìn)行存儲(chǔ)，當(dāng)FPGA芯片重新上電后，該存 儲(chǔ)的信息被重新寫(xiě)入FPGA中的編程單元。目前基于SRAM作為編程單元的FPGA 的外部非易失性存儲(chǔ)模塊主要采用的是EEPROM (電可擦除式可編程只讀存儲(chǔ)器) 或者FLASH (快閃存儲(chǔ)器)，它們都有編程電壓高、可擦寫(xiě)次數(shù)少、讀寫(xiě)速度慢等 缺點(diǎn)，同時(shí)由于在FPGA外部獨(dú)立增加了此模i央，降低了集成性并且易增加成本。 鐵電存儲(chǔ)器基于鐵電材料的自發(fā)極化特性來(lái)存儲(chǔ)數(shù)據(jù)，可以做到斷開(kāi)電源后數(shù)據(jù) 不丟失，同時(shí)具有低功耗、快速讀寫(xiě)、擦寫(xiě)次數(shù)高、高數(shù)據(jù)安全性等諸多優(yōu)勢(shì)， 正成為最有前景的新一代非易失半導(dǎo)體存儲(chǔ)器。將鐵電存儲(chǔ)技術(shù)引入到FPGA領(lǐng) 域中構(gòu)建鐵電編程信息存儲(chǔ)單元，可以將FPGA編程單元與編程信息的非易失存 儲(chǔ)同時(shí)在FPGA芯片內(nèi)實(shí)現(xiàn)，在芯片的功耗、讀寫(xiě)速度、數(shù)據(jù)安全性、成本等方 面都具有明顯優(yōu)勢(shì)，體現(xiàn)出很大的工業(yè)應(yīng)用價(jià)值。在鐵電材料的應(yīng)用發(fā)展初期，J. F. Scott提出了一種Shadow RAM結(jié)構(gòu)的鐵電 編程信息存儲(chǔ)單元[']。該單元在普通SRAM單元的基礎(chǔ)上在兩個(gè)信息存儲(chǔ)節(jié)點(diǎn)上各添加了一個(gè)控制管和一個(gè)鐵電電容，結(jié)構(gòu)如圖1所示。編程時(shí)兩個(gè)控制管被關(guān)斷，鐵電電容與SRAM單元隔離，信息被寫(xiě)入SRAM單元的節(jié)點(diǎn)寄生電容上，整個(gè)單元 按照SRAM的工作方式工作。系統(tǒng)斷電之前，先將兩個(gè)控制管打開(kāi)，然后在極板 信號(hào)端上施加脈沖，將信息寫(xiě)入鐵電電容。系統(tǒng)重新上電后，首先將控制管打開(kāi)， 把鐵電電容中的信息恢復(fù)到節(jié)點(diǎn)寄生電容上，然后再把控制管關(guān)斷，整個(gè)單元按 照SR扁單元的方式繼續(xù)工作。這種單元的缺點(diǎn)在于(1)需要添加額外的控制 管，增加了面積成本；(2)斷電之前必須先打開(kāi)控制管存儲(chǔ)信息，無(wú)法應(yīng)對(duì)突發(fā) 的斷電情況。日本的研究人員在Shadow RAM的基礎(chǔ)上做出改進(jìn)[2]，取消兩個(gè)控制管，從而 將鐵電電容直接連接在SRAM單元的信息存儲(chǔ)節(jié)點(diǎn)上，形成NVSRAM(非易失SRAM) 結(jié)構(gòu)，如圖2所示。這種編程單元的操作時(shí)序分為四個(gè)部分讀、寫(xiě)、存儲(chǔ)以及 恢復(fù)。在讀和寫(xiě)過(guò)程中，極板信號(hào)始終保持在0.5個(gè)編程電壓，其他操作時(shí)序和 普通SRAM操作一樣，這說(shuō)明正常的讀寫(xiě)操作仍是基于SRAM單元操作的，編程信 息存儲(chǔ)在節(jié)點(diǎn)寄生電容上，屬T易失性存儲(chǔ)。系統(tǒng)斷電之前需要進(jìn)行存儲(chǔ)操作， 即將極板信號(hào)從0. 5個(gè)編程電壓上拉至1個(gè)編程電壓，保持一段時(shí)間后再下拉至 0電平，這時(shí)編程信息已存在鐵電電容中，屬于非易失性存儲(chǔ)。系統(tǒng)重新上電之 后需要進(jìn)行恢復(fù)造作，即將極板信號(hào)從0電平恢復(fù)為0. 5個(gè)編程電壓，這時(shí)編程 信息重新存儲(chǔ)在節(jié)點(diǎn)寄生電容上，屬于易失性存儲(chǔ)。時(shí)序操作如圖3所示。這種 單元的缺點(diǎn)在于(1) 0.5個(gè)編程電壓的產(chǎn)生需要添加額外電路，極板信號(hào)始終 處于0.5個(gè)編程電壓，不利于電路功耗的降低，同時(shí)為了保持該電壓的精確性， 設(shè)計(jì)成本增加；(2)斷電之前必須通過(guò)存儲(chǔ)操作存儲(chǔ)信息，無(wú)法應(yīng)對(duì)突發(fā)的斷電 情況。針對(duì)上述兩種單元的缺點(diǎn)，有必要開(kāi)發(fā)一種可以應(yīng)對(duì)突發(fā)斷電且操作時(shí)序簡(jiǎn) 單穩(wěn)定的鐵電編程單元。 發(fā)明內(nèi)容本發(fā)明的目的是提供一種采用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元。 一種應(yīng)用于現(xiàn)場(chǎng)可編程門(mén)陣列的鐵電編程信息存儲(chǔ)單元，它可以實(shí)現(xiàn)信息的非易失存儲(chǔ)，并能應(yīng)對(duì)突發(fā)斷電的情況，同時(shí)它的操作過(guò)程簡(jiǎn)單，操作信號(hào)易于 生成且穩(wěn)定。一個(gè)采用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元，包括一個(gè)鎖存器，包括兩個(gè)反相器，每個(gè)反相器的輸入都和另一個(gè)反相器的輸出 相連，形成環(huán)狀，由此產(chǎn)生兩個(gè)連接節(jié)點(diǎn)；兩個(gè)門(mén)控管，每個(gè)門(mén)控管與鎖存器的一個(gè)節(jié)點(diǎn)連接成了一個(gè)SRAM標(biāo)準(zhǔn)單元; 兩個(gè)鐵電存儲(chǔ)電容。所述兩個(gè)門(mén)控管的連接為每個(gè)門(mén)控管的源(或漏)端分別接在上述鎖存器的 一個(gè)連接節(jié)點(diǎn)上；每個(gè)門(mén)控管的漏(或源)端分別接在編程信號(hào)或編程信號(hào)的反 相信號(hào)上；每個(gè)門(mén)控管的柵端分別接在門(mén)控信號(hào)上；每個(gè)門(mén)控管的體端分別接地。所述兩個(gè)鐵電存儲(chǔ)電容的連接為每個(gè)鐵電存儲(chǔ)單元的一端連接在上述鎖存 器的一個(gè)連接節(jié)點(diǎn)上；每個(gè)鐵電存儲(chǔ)電容的另一端連接在極板信號(hào)上。所述門(mén)控管為醒OS晶體管。所述應(yīng)用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元的編程歩驟如下首先將編程信號(hào)施加在門(mén)控管的編程信號(hào)輸入節(jié)點(diǎn)(BL)，將編程信號(hào)的反相信號(hào)施加在 另一門(mén)控管的編程信號(hào)反相信號(hào)節(jié)點(diǎn)(BLB)上；然后在門(mén)控信號(hào)輸入節(jié)點(diǎn)(WL) 上施加一個(gè)編程電壓的脈沖信號(hào)；門(mén)控信號(hào)脈沖高電平期間，在極板信號(hào)輸入節(jié) 點(diǎn)(PL)上施加一個(gè)編程電壓的脈沖信號(hào)；門(mén)控信號(hào)脈沖應(yīng)在極板信號(hào)脈沖到來(lái) 之前開(kāi)始，在極板信號(hào)脈沖過(guò)去后結(jié)束。讀出信息時(shí)始終保持門(mén)控信號(hào)和極板信 號(hào)為0電平。從上述描述中可以看出，應(yīng)用在此單元上的操作電壓只有O電平或一個(gè)編程 電壓，都方便產(chǎn)生。本發(fā)明和現(xiàn)有應(yīng)用技術(shù)的比較相比于Shadow RAM結(jié)構(gòu)單元，本單元使用的晶體管數(shù)量更少，有利于提高 集成度；相比于NVSRAM結(jié)構(gòu)單元，本單元在操作時(shí)沒(méi)有用到0. 5個(gè)編程電壓這 樣不易于精確產(chǎn)生并控制的電平，使整體電路的實(shí)現(xiàn)更加簡(jiǎn)單，同時(shí)避免了極板 信號(hào)始終處于0. 5個(gè)編程電壓，為電路節(jié)省了一定功耗；相比于Shadow RAM結(jié)構(gòu)單元和NVSRAM結(jié)構(gòu)單元，本單元在編程過(guò)程中就直接將信息存儲(chǔ)在鐵電電容 中，因此斷電之前取消了存儲(chǔ)過(guò)程，可以應(yīng)對(duì)突發(fā)斷電情況；相比于Shadow RAM 結(jié)構(gòu)單元和NVSRAM結(jié)構(gòu)單元，本單元在系統(tǒng)重新上電時(shí)可以直接將鐵電電容中 的信息恢復(fù)出來(lái)，取消了恢復(fù)過(guò)程，簡(jiǎn)化了操作時(shí)序。從上面的比較可以看出，采用本發(fā)明提出的單元結(jié)構(gòu)可以簡(jiǎn)化系統(tǒng)電路的設(shè) 計(jì)，使單元電路操作方便而穩(wěn)定，同時(shí)降低功耗，并能應(yīng)對(duì)突發(fā)的斷電情況。


圖1為Shadow RAM單元結(jié)構(gòu)示意圖。 圖2為NVSRAM單元結(jié)構(gòu)示意圖。圖3為NVSRAM結(jié)構(gòu)單元操作時(shí)序圖，可以看到這種單元需要存儲(chǔ)與恢復(fù)過(guò) 程，且需要有附加電路提供0.5個(gè)編程電壓。圖4為采用新型時(shí)序操作的應(yīng)用于FPGA的鐵電編程信息存儲(chǔ)單元結(jié)構(gòu)示意圖。圖5:采用新型時(shí)序操作的應(yīng)用于FPGA的鐵電編程信息存儲(chǔ)單元的操作時(shí)序圖。圖6為采用新型時(shí)序操作的應(yīng)用于FPGA的鐵電編程信息存儲(chǔ)單元的Hspice 仿真圖。
具體實(shí)施方式
本發(fā)明的目的是提供一種采用新型時(shí)序操作的應(yīng)用于現(xiàn)場(chǎng)可編程門(mén)陣列的 鐵電編程信息存儲(chǔ)單元。下面結(jié)合附圖進(jìn)行詳細(xì)說(shuō)明。圖4所示為應(yīng)用新型時(shí)序 操作的鐵電編程信息存儲(chǔ)單元結(jié)構(gòu)示意圖。該鐵電編程信息存儲(chǔ)單元組成包括一個(gè)鎖存器，包括兩個(gè)反相器，每個(gè)反相器的輸入都和另一個(gè)反相器的輸出 相連，形成環(huán)狀，由此產(chǎn)生連接節(jié)點(diǎn)1和連接節(jié)點(diǎn)2兩個(gè)節(jié)點(diǎn)；兩個(gè)門(mén)控管M1、 M2，均為醒OS晶體管。門(mén)控管M1的源(或漏)端接在上述 鎖存器的連接節(jié)點(diǎn)2上，門(mén)控管M2的源(或漏)端接在上述鎖存器的連接節(jié)點(diǎn)1 上；每個(gè)門(mén)控管的漏(或源)端分別接在編程信號(hào)輸入節(jié)點(diǎn)(BU或編程信號(hào)的反相信號(hào)節(jié)點(diǎn)(BLB)上；每個(gè)門(mén)控管的柵端分別接在門(mén)控信號(hào)輸入節(jié)點(diǎn)(WL) 上；每個(gè)門(mén)控管的體端分別接地。這樣門(mén)控管Ml、 M2分別與鎖存器組成了兩個(gè) SRAM標(biāo)準(zhǔn)單元，每個(gè)SRAM標(biāo)準(zhǔn)單元的一端連接一個(gè)鐵電電容FeCapl或FeCap2， 組成兩個(gè)鐵電存儲(chǔ)單元，兩個(gè)鐵電存儲(chǔ)單元的鐵電電容的一端連接在一起后，連 接到極板信號(hào)輸入節(jié)點(diǎn)(PL)上。圖5所示為采用新型時(shí)序操作的應(yīng)用于FPGA的鐵電編程信息存儲(chǔ)單元的操 作時(shí)序圖；圖示為鐵電編程信息存儲(chǔ)單元編程步驟如下首先將編程信號(hào)施加在 門(mén)控管的編程信號(hào)輸入節(jié)點(diǎn)(BL)，將編程信號(hào)的反相信號(hào)施加在另一門(mén)控管的 編程信號(hào)反相信號(hào)節(jié)點(diǎn)(BLB)上；然后在門(mén)控信號(hào)輸入節(jié)點(diǎn)(WL)上施加一個(gè) 編程電壓的脈沖信號(hào)；門(mén)控信號(hào)脈沖高電平期間，在極板信號(hào)輸入節(jié)點(diǎn)(PL)上 施加一個(gè)編程電壓的脈沖信號(hào)；門(mén)控信號(hào)脈沖應(yīng)在極板信號(hào)脈沖到來(lái)之前開(kāi)始， 在極板信號(hào)脈沖過(guò)去后結(jié)束。讀出信息時(shí)始終保持門(mén)控信號(hào)和極板信號(hào)為0電平。 圖5中所示的數(shù)據(jù)信號(hào)，其含義為在施加數(shù)據(jù)的過(guò)程中，在編程信號(hào)輸入節(jié)點(diǎn) 上施加任意的編程信息，在編程信號(hào)反相信號(hào)節(jié)點(diǎn)上施加與編程信息相應(yīng)的反相 信息；在讀出數(shù)據(jù)過(guò)程中，施加的數(shù)據(jù)可以無(wú)改變的恢復(fù)到編程信號(hào)輸入節(jié)點(diǎn)和 編程信號(hào)反相信號(hào)節(jié)點(diǎn)上。下面以圖6所示應(yīng)用實(shí)例"應(yīng)用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元的 Hspice仿真圖"予以進(jìn)一步說(shuō)明。在此仿真結(jié)果中，WL為門(mén)控信號(hào)，PL為極板 信號(hào)，Vsup為電源，Vsdl、 Vsd2是反相器環(huán)兩內(nèi)部節(jié)點(diǎn)電壓，Polarl、 Polar2 是兩電容的極化強(qiáng)度。在10微秒之前的操作為編程操作，對(duì)原有的0、 l數(shù)據(jù)重 寫(xiě)為1、 0。首先在編程信號(hào)輸入節(jié)點(diǎn)(BL)和編程信號(hào)反相信號(hào)節(jié)點(diǎn)(BLB)上 分別施加數(shù)據(jù)l、 0;然后在WL上施加一個(gè)高電平脈沖，并在此脈沖保持高電平 的過(guò)程中在PL上施加一個(gè)寬度小于WL脈沖的高電平脈沖?？梢钥吹?，兩內(nèi)部節(jié) 點(diǎn)Vsdl和Vsd2被成功的改寫(xiě)(Vsdl從0變l， Vsd2從l變0)，兩電容的極化 強(qiáng)度也被翻轉(zhuǎn)(Polarl從正極化變?yōu)樨?fù)極化，Polar2從負(fù)極化變?yōu)檎龢O化)。寫(xiě) 入成功后去掉電源，可以看到盡管兩個(gè)內(nèi)部節(jié)點(diǎn)(Vsdl和Vsd2)電壓降為0，但 是兩電容的極化強(qiáng)度(Polarl和Polar2)并沒(méi)有改變。重新上電后，兩個(gè)內(nèi)部節(jié)點(diǎn)的數(shù)據(jù)立刻得到了恢復(fù)，無(wú)須另加存儲(chǔ)和恢復(fù)過(guò)程。
權(quán)利要求
1.一種采用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元，其特征在于，所述鐵電編程信息存儲(chǔ)單元組成包括一個(gè)鎖存器，包括兩個(gè)反相器，每個(gè)反相器的輸入都和另一個(gè)反相器的輸出相連，形成環(huán)狀，由此產(chǎn)生兩個(gè)連接節(jié)點(diǎn)；兩個(gè)門(mén)控管；兩個(gè)鐵電存儲(chǔ)電容；上述一個(gè)鎖存器和兩個(gè)門(mén)控管組成了一個(gè)SRAM標(biāo)準(zhǔn)單元，兩個(gè)鐵電電容分別連接于鎖存器的連接節(jié)點(diǎn)上。
2. 根據(jù)權(quán)利要求1所述采用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元，其特征 在于，所述兩個(gè)門(mén)控管的連接為每個(gè)門(mén)控管的源(或漏)端分別接在上述鎖存器 的一個(gè)連接節(jié)點(diǎn)上；每個(gè)門(mén)控管的漏(或源)端分別接在編程信號(hào)或編程信號(hào)的 反相信號(hào)上；每個(gè)門(mén)控管的柵端分別接在門(mén)控信號(hào)上；每個(gè)門(mén)控管的體端分別接 地。
3. 根據(jù)權(quán)利要求1所述采用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元，其特征 在于，所述兩個(gè)鐵電存儲(chǔ)電容的連接為每個(gè)鐵電存儲(chǔ)電容的一端連接在上述鎖存 器的一個(gè)連接節(jié)點(diǎn)上；每個(gè)鐵電存儲(chǔ)單元的另一端連接在極板信號(hào)上。
4. 根據(jù)權(quán)利要求1所述采用新型時(shí)序操作的應(yīng)用于現(xiàn)場(chǎng)可編程門(mén)陣列的鐵電 編程信息存儲(chǔ)單元，其特征在于，所述每個(gè)門(mén)控管為NMOS晶體管。
5. 根據(jù)權(quán)利要求1所述采用新型時(shí)序操作的應(yīng)用于現(xiàn)場(chǎng)可編程門(mén)陣列的鐵電 編程信息存儲(chǔ)單元，其特征在于，所述反相器由一個(gè)麗0S管和一個(gè)PM0S管組成。
6. —種采用新型時(shí)序操作的應(yīng)用于現(xiàn)場(chǎng)可編程門(mén)陣列的鐵電編程信息存儲(chǔ) 單元，其特征在于，其編程步驟如下首先將編程信號(hào)施加在門(mén)控管的編程信號(hào) 輸入節(jié)點(diǎn)(BL)，將編程信號(hào)的反相信號(hào)施加在另一門(mén)控管的編程信號(hào)反相信號(hào) 節(jié)點(diǎn)(BLB)上；然后在門(mén)控信號(hào)輸入節(jié)點(diǎn)(WL)上施加一個(gè)編程電壓的脈沖信 號(hào)；門(mén)控信號(hào)脈沖高電平期間，在極板信號(hào)輸入節(jié)點(diǎn)(PL)上施加一個(gè)編程電壓的脈沖信號(hào)；門(mén)控信號(hào)脈沖應(yīng)在極板信號(hào)脈沖到來(lái)之前開(kāi)始，在極板信號(hào)脈沖過(guò)去后結(jié)束；讀出信息時(shí)始終保持門(mén)控信號(hào)和極板信號(hào)為0電平。
全文摘要
本發(fā)明公開(kāi)了屬于半導(dǎo)體集成電路設(shè)計(jì)和制造技術(shù)領(lǐng)域的一種采用新型時(shí)序操作的鐵電編程信息存儲(chǔ)單元。其組成包括，一個(gè)鎖存器，兩個(gè)門(mén)控管和兩個(gè)鐵電存儲(chǔ)電容。是在普通SRAM存儲(chǔ)單元的基礎(chǔ)上通過(guò)添加鐵電電容來(lái)實(shí)現(xiàn)信息的非易失存儲(chǔ)，并通過(guò)應(yīng)用一種新型的時(shí)序操作對(duì)該編程單元進(jìn)行編程。該編程單元結(jié)構(gòu)緊湊，操作信號(hào)易于生成，操作時(shí)序簡(jiǎn)單且易于實(shí)現(xiàn)，同時(shí)降低了一定的電路功耗，適合應(yīng)用作為FPGA中的編程單元，實(shí)現(xiàn)FPGA編程信息的非易失存儲(chǔ)，并能應(yīng)對(duì)突發(fā)斷電的情況。
文檔編號(hào)G11C11/22GK101252018SQ200710121300
公開(kāi)日2008年8月27日 申請(qǐng)日期2007年9月3日 優(yōu)先權(quán)日2007年9月3日
發(fā)明者任天令, 劉理天, 章英杰, 澤 賈, 陳弘毅 申請(qǐng)人:清華大學(xué)