專(zhuān)利名稱(chēng)：記憶體的讀取操作控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種記憶體(memory,即存儲(chǔ)介質(zhì)，存儲(chǔ)器，內(nèi)存，以下均稱(chēng) 為記憶體)的讀取操作控制方法，特別是涉及一種能增加數(shù)據(jù)讀取正確率的 記憶體的讀取操作控制方法。
背景技術(shù)：
動(dòng)態(tài)隨才幾存取i己憶體(Dynamic Random Access Memory; DRAM)具有j氐 成本及大容量的特性，因此許多電子系統(tǒng)產(chǎn)品都采用其當(dāng)作記憶體解決方 案，更是電子系統(tǒng)產(chǎn)品不可或缺的零組件之一。就應(yīng)用別來(lái)看，DRAM目 前仍以信息產(chǎn)品為最主要應(yīng)用，如桌上型計(jì)算機(jī)、筆記型計(jì)算機(jī)、DRAM 升級(jí)模塊、服務(wù)器及工作站等。在通訊系統(tǒng)或計(jì)算機(jī)系統(tǒng)中，可利用循環(huán)冗余檢查(cyclic redundancy check, CRC)來(lái)提高對(duì)DRAM的錯(cuò)誤檢查能力。在數(shù)據(jù)傳輸或數(shù)據(jù)儲(chǔ)存后， CRC可用于檢查在數(shù)據(jù)傳輸過(guò)程中是否發(fā)生錯(cuò)誤。在數(shù)據(jù)傳輸過(guò)程中，收/ 發(fā)雙方都需要進(jìn)行CRC運(yùn)算，然后由某一方比對(duì)雙方所算出的CRC結(jié)果， 即可得知所接收到的數(shù)據(jù)是否有錯(cuò)誤。當(dāng)欲使用CRC來(lái)提高記憶體的數(shù)據(jù)讀取正確率時(shí)，需先確認(rèn)數(shù)據(jù)已備 妥(ready)，才能進(jìn)行CRC運(yùn)算。如果在數(shù)據(jù)尚未備妥前，就開(kāi)始對(duì)此筆數(shù) 據(jù)進(jìn)行CRC運(yùn)算，則會(huì)得到錯(cuò)誤的CRC運(yùn)算結(jié)果。此外，在DRAM中，某些數(shù)據(jù)總線可能會(huì)被共享。在連續(xù)讀取數(shù)據(jù)時(shí)， 如果不對(duì)CRC的運(yùn)算時(shí)機(jī)進(jìn)行控制，容易發(fā)生數(shù)據(jù)沖突。尤其是CRC運(yùn) 算時(shí)間較長(zhǎng)時(shí)，若CRC運(yùn)算尚未完成但下一筆數(shù)據(jù)已送到，則容易發(fā)生錯(cuò) 誤。更甚者，如果能預(yù)估出CRC運(yùn)算的完成時(shí)機(jī)，則可在CRC運(yùn)算完成 并經(jīng)由此數(shù)據(jù)總線送出后，盡快釋放出數(shù)據(jù)總線的使用權(quán)。如此，可更加 快DRAM的讀取速度。故而，較好能有一種DRAM的讀取操作控制方法，以改善習(xí)知技術(shù)的 缺點(diǎn)并提供其它優(yōu)點(diǎn)。發(fā)明內(nèi)容本發(fā)明提供一種DRAM的讀取操作控制方法，其能精準(zhǔn)模擬/預(yù)估出數(shù) 據(jù)(即資料，以下均稱(chēng)為數(shù)據(jù))何時(shí)備妥。本發(fā)明提供一種DRAM的讀取操作控制方法，其更能精準(zhǔn)模擬/預(yù)估出5CRC運(yùn)算何時(shí)完成。
本發(fā)明提供一種DRAM的讀取操作控制方法，其更能避免在讀取過(guò)程 中的數(shù)據(jù)沖突。
本發(fā)明提供一種DRAM的讀取操作控制方法，其更能避免輸出錯(cuò)誤的 CRC運(yùn)算結(jié)果。
本發(fā)明提供一種DRAM的讀取操作控制方法，其更能增加讀取速度。
本發(fā)明的范例提出一種記憶體操作控制方法，包括解碼一讀取指令 為一內(nèi)部地址(即位址，以下均稱(chēng)為地址)讀取信號(hào)；解碼一輸入地址信號(hào)為 一內(nèi)部地址信號(hào)；纟艮據(jù)該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)，從該記憶 體內(nèi)讀出一數(shù)據(jù)；模擬該讀出數(shù)據(jù)成為備妥狀態(tài)所需的數(shù)據(jù)傳輸，以指示 該讀出數(shù)據(jù)是否備妥；當(dāng)該數(shù)據(jù)傳輸模擬結(jié)果指示該讀出數(shù)據(jù)已備妥，對(duì) 該讀出數(shù)據(jù)進(jìn)行錯(cuò)誤檢查，以檢查該讀出數(shù)據(jù)是否正確；模擬該錯(cuò)誤檢查 的運(yùn)算時(shí)間，以指示該錯(cuò)誤檢查是否完成；以及當(dāng)該錯(cuò)誤模擬結(jié)果指示該 錯(cuò)誤檢查已完成，送出該錯(cuò)誤檢查結(jié)果至該記憶體外部。
此外，本發(fā)明的另一范例更提供一種記憶體操作控制方法，包括解 碼一讀取指令為一內(nèi)部地址讀取信號(hào)；解碼一輸入地址信號(hào)為一內(nèi)部地址 信號(hào)；根據(jù)該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)，從該記憶體內(nèi)的一數(shù) 據(jù)儲(chǔ)存部份讀出一數(shù)據(jù)；將該讀出數(shù)據(jù)送至該記憶體內(nèi)的一錯(cuò)誤檢查單元， 以檢查該讀出數(shù)據(jù)是否正確；模擬該錯(cuò)誤檢查單元的運(yùn)算時(shí)間，以指示該 錯(cuò)誤檢查是否完成；以及當(dāng)該錯(cuò)誤模擬顯示該錯(cuò)誤檢查已完成，送出該錯(cuò) 誤檢查單元所產(chǎn)生的該錯(cuò)誤檢查結(jié)果至該記憶體外部。
更甚者，本發(fā)明的又一范例提供一種記憶體操作控制方法。該記憶體 至少包括一記憶體單元陣列， 一數(shù)據(jù)暫存器與一錯(cuò)誤檢查單元。該方法包 括接收并解碼一讀取指令為一內(nèi)部地址讀取信號(hào)；接收并解碼一輸入地 址信號(hào)為一內(nèi)部地址信號(hào)；根據(jù)該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)， 從該記憶體單元陣列讀出數(shù)據(jù)；將該讀出數(shù)據(jù)送出至該記憶體外部；模擬 該數(shù)據(jù)從該記憶體單元陣列讀出至到達(dá)該數(shù)據(jù)暫存器間的數(shù)據(jù)傳輸，以產(chǎn) 生一數(shù)據(jù)備妥信號(hào)；根據(jù)該數(shù)據(jù)備妥信號(hào)，將該讀出數(shù)據(jù)從該數(shù)據(jù)暫存器 送至該錯(cuò)誤檢查單元；由該錯(cuò)誤檢查單元對(duì)該讀出數(shù)據(jù)進(jìn)行錯(cuò)誤檢查，以 產(chǎn)生一錯(cuò)誤檢查碼；模擬該錯(cuò)誤檢查單元的錯(cuò)誤檢查運(yùn)算時(shí)間，以輸出一 錯(cuò)誤檢查備妥信號(hào)；以及根據(jù)該錯(cuò)誤檢查備妥信號(hào)，送出該錯(cuò)誤檢查單元 所產(chǎn)生的該錯(cuò)誤;險(xiǎn)查碼至該記憶體外部。
為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配 合所附圖式，作詳細(xì)說(shuō)明如下。


圖1顯示根據(jù)本發(fā)明一實(shí)施例的記憶體讀取控制的示意圖 圖2顯示本實(shí)施例所模擬的讀取所需時(shí)間的示意圖。
102:暫存器
104:晶片外驅(qū)動(dòng)校準(zhǔn)電路
106: 1/0緩沖器
108:讀取時(shí)序模擬器
110:數(shù)據(jù)總線
112:列解碼器
22:次級(jí)感應(yīng)放大器
101:記憶體庫(kù) 103:先入先出暫存器 105: CRC運(yùn)算單元 107:解碼器 109: CRC時(shí)序模擬器 111:解碼器 21:記憶體單元陣列 23:數(shù)據(jù)總線
具體實(shí)施例方式
請(qǐng)參考圖1,其顯示根據(jù)本發(fā)明一實(shí)施例的記憶體讀取控制的示意圖。 記憶體庫(kù)(memory bank)101通過(guò)數(shù)據(jù)總線(即匯流排，以下均稱(chēng)為總線)110 而耦接至?xí)捍嫫?02與先入先出暫存器(FIFO)103。 CRC運(yùn)算單元105耦接 至?xí)捍嫫?02與I/O緩沖器106。晶片外驅(qū)動(dòng)校準(zhǔn)電路(off-chip driver, OCD)104耦接至先入先出暫存器103。解碼器107耦接至讀取時(shí)序模擬器 (read timer) 108。CRC時(shí)序模擬器(CRC timer) 109耦接至讀取時(shí)序模擬器108 與1/0緩沖器106。解碼器111耦接至列解碼器(columndecoder)112。
從記憶體庫(kù)101所讀出的數(shù)據(jù)會(huì)通過(guò)數(shù)據(jù)總線110而送至?xí)捍嫫?02 與先入先出暫存器103。
暫存器102用于暫存所讀出數(shù)據(jù)，以讓后續(xù)的CRC運(yùn)算單元105能對(duì) 所讀出的數(shù)據(jù)進(jìn)行CRC運(yùn)算。
先入先出暫存器103也是用于暫存所讀出數(shù)據(jù)，以讓所讀出的數(shù)據(jù)能 送至記憶體外部。從先入先出暫存器103所送出的數(shù)據(jù)會(huì)經(jīng)過(guò)晶片外驅(qū)動(dòng) 校準(zhǔn)電路104來(lái)調(diào)整其操作電壓。
在DDR(Double Data Rate) II DRAM中，晶片外驅(qū)動(dòng)校準(zhǔn)電路可針對(duì) DRAM的輸出入緩沖器(1/0 buffer)的工作電壓做校正，增加工作電壓的一 致性，以提高信號(hào)品質(zhì)。針對(duì)DRAM跟其它元件之間的距離長(zhǎng)短來(lái)調(diào)整其 驅(qū)動(dòng)電壓位準(zhǔn)；若線路較長(zhǎng)，則須要較高的驅(qū)動(dòng)電壓，反之亦然。OCD的 操作包括設(shè)定I/0緩沖器的電阻來(lái)調(diào)整其驅(qū)動(dòng)電壓，補(bǔ)償上拉/下拉電阻； 通過(guò)將數(shù)據(jù)偏移量(skew)降到最低來(lái)改進(jìn)訊號(hào)完整性；控制過(guò)沖 (over-shooting)和下沖(under-shooting)來(lái)改進(jìn)訊號(hào)品質(zhì)；通過(guò)I/O緩沖器的電 壓校準(zhǔn)可以修正不同DRAM供應(yīng)商之間的制程差異。經(jīng)過(guò)晶片外驅(qū)動(dòng)校準(zhǔn) 電路104校準(zhǔn)，數(shù)據(jù)便可經(jīng)由1/0緩沖器而輸出至記憶體晶片外部。
CRC運(yùn)算單元105針對(duì)所讀出的數(shù)據(jù)進(jìn)行CRC運(yùn)算。CRC運(yùn)算單元105可能包括多級(jí)的邏輯閘(比如，互斥或邏輯閘EXOR)。比如，當(dāng)讀出的 數(shù)據(jù)包括128位元時(shí)，CRC運(yùn)算單元105可能包括7級(jí)的互斥或邏輯閘， 但每級(jí)所包括的互斥或邏輯閘數(shù)量可能未必相同。
1/0緩沖器106接收由CRC運(yùn)算單元105所算出的CRC運(yùn)算結(jié)果以及 由CRC時(shí)序模擬器109所產(chǎn)生的CRC備妥信號(hào)CRC—RDY。 CRC備妥信 號(hào)CRC一RDY會(huì)控制1/0緩沖器106是否可輸出CRC運(yùn)算結(jié)果。在本實(shí)施 例中當(dāng)CRC備妥信號(hào)CRC—RDY出現(xiàn)時(shí)，代表CRC運(yùn)算單元105應(yīng)該已 完成CRC運(yùn)算并得到正確的CRC運(yùn)算結(jié)果。如此，1/O緩沖器106才可送 出CRC運(yùn)算結(jié)果。
解碼器107可將讀取指令R一CMD解碼成內(nèi)部CAS(column address strobe,列地址選通)信號(hào)CASi。內(nèi)部CAS信號(hào)CASi的出現(xiàn)代表開(kāi)始對(duì)記 憶體單元陣列進(jìn)行數(shù)據(jù)的讀取。解碼器111也可將所接收到的地址信號(hào) ADD解碼成內(nèi)部地址信號(hào)INT—ADD。
讀取時(shí)序模擬器108會(huì)根據(jù)解碼器107所產(chǎn)生的內(nèi)部CAS信號(hào)CASi 而產(chǎn)生一數(shù)據(jù)讀取備妥信號(hào)RCAS。讀取時(shí)序模擬器108用于模擬從記憶體 晶片接收讀取指令R一CMD到記憶體晶片真正將數(shù)據(jù)輸出之間所需的時(shí)間 或所經(jīng)過(guò)的信號(hào)路徑。藉由讀取時(shí)序模擬器108的時(shí)序模擬，便可確保在 進(jìn)行CRC運(yùn)算時(shí)，是針對(duì)所需數(shù)據(jù)在進(jìn)行CRC運(yùn)算，而不會(huì)對(duì)前一筆數(shù) 據(jù)進(jìn)行CRC運(yùn)算。此外，如果模擬結(jié)果十分逼近真實(shí)的讀取所需時(shí)間的話， 更可縮短數(shù)據(jù)讀出至開(kāi)始進(jìn)行CRC運(yùn)算間的時(shí)間，以增加記憶體操作速度。 也就是，在確保數(shù)據(jù)為所需的情況下，讓CRC運(yùn)算盡早開(kāi)始，以增加記憶 體操作速度。
讀取時(shí)序模擬器108所模擬的對(duì)象至少為(l)記憶體單元陣列；(2)次 級(jí)感應(yīng)放大器；以及(3)次級(jí)感應(yīng)放大器與暫存器102之間的數(shù)據(jù)傳輸路徑 (亦即金屬線)。當(dāng)然，讀取時(shí)序模擬器108所模擬的對(duì)象需視記憶體內(nèi)部架 構(gòu)而定，在此只是舉例說(shuō)明。在本實(shí)施例，讀取時(shí)序模擬器108的實(shí)施方 式可能有數(shù)種。
讀取時(shí)序模擬器108的一種可能實(shí)施架構(gòu)包括(l)簡(jiǎn)單的記憶體單元 陣列模擬電路，其模擬記憶體單元陣列內(nèi)的數(shù)據(jù)傳輸路徑；(2)筒單的次級(jí) 感應(yīng)放大器4莫擬電路，其模擬次級(jí)感應(yīng)放大器內(nèi)的數(shù)據(jù)傳輸路徑；以及(3) 模擬金屬線，其模擬次級(jí)感應(yīng)放大器與暫存器102之間的數(shù)據(jù)傳輸路徑(金 屬線)。為使模擬更加準(zhǔn)確，例如(3)模擬金屬線的長(zhǎng)度等于次級(jí)感應(yīng)放大器 與暫存器102之間的金屬線長(zhǎng)度；且這兩條金屬線的布局分式可以不同。 比如，次級(jí)感應(yīng)放大器與暫存器102之間的金屬線的布局可能為直線式， 但(3)模擬金屬線的布局可為迂回式。當(dāng)然，如果記憶體單元陣列、次級(jí)感 應(yīng)放大器；以及次級(jí)感應(yīng)放大器與暫存器102之間的金屬線的架構(gòu)/布局改變的話，則讀取時(shí)序模擬器108的架構(gòu)/布局也需隨之改變。
記憶體單元陣列、次級(jí)感應(yīng)放大器、以及次級(jí)感應(yīng)放大器與暫存器102 之間的金屬線的電氣特性可能因?yàn)橹瞥痰钠贫杂懈淖?。通過(guò)這種模擬 方式，如果制程有所漂移，則讀取時(shí)序模擬器108所模擬出的結(jié)果也會(huì)隨 之漂移。亦即，如果制程漂移使得上述被模擬電路的電氣特性加快(或變慢) 的話，所所模擬出的結(jié)果也會(huì)隨之加快(或變慢)。
讀取時(shí)序模擬器108的另一種可能實(shí)施架構(gòu)包括多個(gè)延遲單元。這些 延遲單元的總延遲時(shí)間量(比如為數(shù)個(gè)時(shí)脈周期)可確保數(shù)據(jù)已從記憶體單 元陣列讀出并已被送至?xí)捍嫫?02。不過(guò)，如果時(shí)脈愈來(lái)愈高頻，需注意總 延遲時(shí)間量是否足夠涵蓋真正的數(shù)據(jù)讀取時(shí)間。在此架構(gòu)下，可將數(shù)據(jù)讀 取備妥信號(hào)RCAS視為內(nèi)部CAS信號(hào)CASi的延遲信號(hào)。
CRC時(shí)序模擬器109用于模擬CRC運(yùn)算單元105的CRC運(yùn)算時(shí)間。 CRC時(shí)序模擬器109會(huì)根據(jù)數(shù)據(jù)讀取備妥信號(hào)RCAS而產(chǎn)生CRC備妥信號(hào) CRC_RDY。 CRC備妥信號(hào)CRC—RDY的出現(xiàn)代表CRC運(yùn)算單元105已完 成CRC運(yùn)算。在本實(shí)施例中，CRC時(shí)序模擬器109的可能實(shí)施架構(gòu)也有數(shù) 種。CRC時(shí)序模擬器109的一種可能實(shí)施架構(gòu)有關(guān)于CRC運(yùn)算單元105的 架構(gòu)。比如，如上述，當(dāng)CRC運(yùn)算單元105包括7級(jí)的的互斥或邏輯閘時(shí)， CRC時(shí)序模擬器109可能包括7個(gè)串接的互斥或邏輯閘。如此一來(lái)，CRC 運(yùn)算單元105的輸出入信號(hào)間的時(shí)間延遲量(代表真正的CRC運(yùn)算所需時(shí) 間)可盡量相等于CRC時(shí)序模擬器109輸出入信號(hào)間的時(shí)間延遲量(代表所 模擬出的CRC運(yùn)算時(shí)間)。
CRC時(shí)序模擬器109的另一種可能實(shí)施架構(gòu)則包括多個(gè)延遲單元。這 些延遲單元的總延遲時(shí)間量(比如為數(shù)個(gè)時(shí)脈周期)需確保CRC運(yùn)算單元 105已完成CRC運(yùn)算。不過(guò)，如果時(shí)脈愈來(lái)愈高頻，需注意總延遲時(shí)間量 是否足夠涵蓋真正的CRC運(yùn)算時(shí)間。在此架構(gòu)下，可將CRC備妥信號(hào) CRC—RDY視為數(shù)據(jù)讀取備妥信號(hào)RCAS的延遲信號(hào)。
列解碼器112會(huì)將內(nèi)部CAS信號(hào)CASi(由解碼器107所解出)與內(nèi)部地 址信號(hào)INT一ADD(由解碼器111所解出)解碼成列選擇線信號(hào)CSL(Column Select Line)。列選擇線信號(hào)CSL包括n條的CSU CSLn，各分別送至記憶 體庫(kù)101之一，以代表那一個(gè)記憶體庫(kù)101要被打開(kāi)并送出數(shù)據(jù)。
此外，可利用如接收器(receiver)等來(lái)接收外部讀取信號(hào)(當(dāng)成讀取指令 R一CMD)與外部地址信號(hào)(當(dāng)成地址信號(hào)ADD)。
請(qǐng)參考圖2，其顯示本實(shí)施例所模擬的讀取所需時(shí)間的示意圖。如圖2 所示，記憶體單元陣列21耦接至次級(jí)感應(yīng)放大器(SSA, Second Sense Amplifier)22。次級(jí)感應(yīng)放大器22通過(guò)數(shù)據(jù)總線23而耦接至?xí)捍嫫?02。暫存器102耦接至CRC運(yùn)算單元105。
當(dāng)記憶體單元陣列21的某一列被打開(kāi)后，數(shù)據(jù)D經(jīng)過(guò)次級(jí)感應(yīng)放大器
22、數(shù)據(jù)總線23而送至?xí)捍嫫?02。在本實(shí)施例中，讀取時(shí)序模擬器108
所模擬的讀取時(shí)間便是數(shù)據(jù)從記憶體單元陣列送出(亦即，列被打開(kāi))，通過(guò)
次級(jí)感應(yīng)放大器22與數(shù)據(jù)總線23,而到達(dá)暫存器102的傳輸時(shí)間。 在此，數(shù)據(jù)總線23可能是長(zhǎng)金屬線(比如長(zhǎng)達(dá)1000 |im的金屬線)。 本實(shí)施例除了可應(yīng)用于單一讀取指令外，也可適用于連續(xù)的讀取指令。 綜上所述，在本發(fā)明實(shí)施例中，通過(guò)模擬讀取所需時(shí)間，可預(yù)估出數(shù)
據(jù)何時(shí)由記憶體單元陣列讀至數(shù)據(jù)暫存器，如此可避免用錯(cuò)誤(或非所需)
的數(shù)據(jù)于CRC運(yùn)算中。
此外，通過(guò)模擬CRC運(yùn)算所需時(shí)間，可避免在CRC運(yùn)算尚未完成時(shí)
就將CRC運(yùn)算結(jié)果送出，提高CRC輸出時(shí)間點(diǎn)的正確性。
雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所
屬技術(shù)領(lǐng)域中具有通常知識(shí)，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些
許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書(shū)所界定的范圍為準(zhǔn)。
權(quán)利要求
1、一種記憶體的讀取操作控制方法，其特征在于其包括解碼一讀取指令為一內(nèi)部地址讀取信號(hào)；解碼一地址信號(hào)為一內(nèi)部地址信號(hào)；根據(jù)該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)，從該記憶體讀出一數(shù)據(jù)；模擬該讀出數(shù)據(jù)成為備妥狀態(tài)所需的一數(shù)據(jù)傳輸，以指示該讀出數(shù)據(jù)是否備妥；當(dāng)該數(shù)據(jù)傳輸模擬結(jié)果指示該讀出數(shù)據(jù)已備妥，對(duì)該讀出數(shù)據(jù)進(jìn)行一錯(cuò)誤檢查，以檢查該讀出數(shù)據(jù)是否正確；模擬該錯(cuò)誤檢查的運(yùn)算時(shí)間，以指示該錯(cuò)誤檢查是否完成；以及當(dāng)該錯(cuò)誤檢查模擬結(jié)果指示該錯(cuò)誤檢查已完成時(shí)，送出該錯(cuò)誤檢查結(jié)果至該記憶體外部。
2、 根據(jù)權(quán)利要求1所述的記憶體的讀取操作控制方法，其特征在于所 述的數(shù)據(jù)傳輸模擬步驟包括模擬該數(shù)據(jù)乂人該記憶體內(nèi)的一數(shù)據(jù)儲(chǔ)存部^f分讀出至送到該記憶體內(nèi)的 一數(shù)據(jù)暫存器間的一數(shù)據(jù)傳輸路徑。
3、 根據(jù)權(quán)利要求1所述的記憶體的讀取操作控制方法，其特征在于所 述的數(shù)據(jù)傳輸模擬步驟包括延遲該內(nèi)部地址讀取信號(hào)；以及借由延遲后的該內(nèi)部地址讀取信號(hào)，指示該讀出數(shù)據(jù)已備妥。
4、 根據(jù)權(quán)利要求1所述的記憶體的讀取操作控，方法，其特征在于所 述的模擬該錯(cuò)誤檢查的該運(yùn)算時(shí)間的該步驟包括'模擬該記憶體內(nèi)的用于執(zhí)行該錯(cuò)誤檢查的一錯(cuò)誤檢查單元的電路架構(gòu)。
5、 根據(jù)權(quán)利要求1所述的記憶體的讀取操作控制方法，其特征在于所 述的模擬該錯(cuò)誤檢查的該運(yùn)算時(shí)間的該步驟包括延遲用于指示該讀出數(shù)據(jù)已備妥的該數(shù)據(jù)傳輸^t擬結(jié)果；以及 借由延遲后的該數(shù)據(jù)傳輸模擬結(jié)果，指示該錯(cuò)誤檢查已完成。
6、 根據(jù)權(quán)利要求1所述的記憶體的讀取操作控制方法，其特征在于， 其中根據(jù)該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)，從該記憶體讀出該數(shù)據(jù) 的該步驟包括將該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)解碼成一列選擇線信號(hào)；以及根據(jù)該列選擇線信號(hào)，從該記憶體讀出該數(shù)據(jù)。
7、 一種記憶體的讀取操作控制方法，其特征在于其包括解碼一讀取指令為 一 內(nèi)部地址讀取信號(hào)； 解碼一地址信號(hào)為一內(nèi)部地址信號(hào)；根據(jù)該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)，從該記憶體內(nèi)的一數(shù)據(jù) 儲(chǔ)存部份讀出一數(shù)據(jù)；將該讀出數(shù)據(jù)送至該記憶體內(nèi)的一錯(cuò)誤4全查單元，以檢查該讀出數(shù)據(jù) 是否正確；模擬該錯(cuò)誤檢查單元的運(yùn)算時(shí)間，以指示該錯(cuò)誤檢查是否完成；以及 當(dāng)該錯(cuò)誤檢查模擬顯示該錯(cuò)誤檢查已完成，送出該錯(cuò)誤檢查單元所產(chǎn) 生的該錯(cuò)誤檢查結(jié)果至該記憶體外部。
8、 根據(jù)權(quán)利要求7所述的記憶體的讀取操作控制方法，其特征在于， 其中模擬該錯(cuò)誤檢查單元的該運(yùn)算時(shí)間的該步驟包括模擬該錯(cuò)誤檢查單元的電路架構(gòu)。
9、 根據(jù)權(quán)利要求7所述的記憶體的讀取操作控制方法，其特征在于， 其中模擬該錯(cuò)誤;險(xiǎn)查單元的該運(yùn)算時(shí)間的該步驟包括延遲用于指示該讀出數(shù)據(jù)已備妥的該數(shù)據(jù)傳輸模擬結(jié)果；以及 藉由延遲后的該數(shù)據(jù)傳輸模擬結(jié)果，指示該錯(cuò)誤檢查已完成。
10、 根據(jù)權(quán)利要求7所述的記憶體的讀取操作控制方法，其特征在于， 其中根據(jù)該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)，從該記憶體的該數(shù)據(jù)儲(chǔ) 存部份讀出該數(shù)據(jù)的該步驟包括將該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)解碼成一列選擇線信號(hào)；以及根據(jù)該列選擇線信號(hào)，從該記憶體讀出該數(shù)據(jù)。
11、 一種記憶體的讀取操作控制方法，該記憶體至少包括一記憶體單 元陣列， 一數(shù)據(jù)暫存器與一錯(cuò)誤檢查單元，其特征在于，該方法包括接收并解碼一讀取指令為一內(nèi)部地址讀取信號(hào)； 解碼 一地址信號(hào)為 一 內(nèi)部地址信號(hào)；才艮據(jù)該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)，從該記憶體單元陣列讀 出一數(shù)據(jù)；將該讀出數(shù)據(jù)送出至該記憶體外部；模擬該數(shù)據(jù)從該記憶體單元陣列讀出至到達(dá)該數(shù)據(jù)暫存器間的數(shù)據(jù)傳 輸，以產(chǎn)生一數(shù)據(jù)備妥信號(hào)；根據(jù)該數(shù)據(jù)備妥信號(hào)，將該讀出數(shù)據(jù)從該數(shù)據(jù)暫存器送至該錯(cuò)誤檢查 單元；由該錯(cuò)誤檢查單元對(duì)該讀出數(shù)據(jù)進(jìn)行錯(cuò)誤檢查，以產(chǎn)生一錯(cuò)誤檢查碼； 模擬該錯(cuò)誤檢查單元的錯(cuò)誤檢查運(yùn)算時(shí)間，以輸出一錯(cuò)誤檢查備妥信 號(hào)；以及根據(jù)該錯(cuò)誤檢查備妥信號(hào)，送出該錯(cuò)誤檢查單元所產(chǎn)生的該錯(cuò)誤 檢查碼至該記憶體外部。
12、 根據(jù)權(quán)利要求11所述的記憶體的讀取操作控制方法，其特征在于， 其中該記憶體更包括 一次級(jí)感應(yīng)放大器，以及介于該次級(jí)感應(yīng)放大器與 該數(shù)據(jù)暫存器間的一數(shù)據(jù)總線；該數(shù)據(jù)傳輸模擬步驟包括^t擬該讀出#:據(jù)>^人該記憶體單元陣列送出，通過(guò)該次級(jí)感應(yīng)》欠大 器與該數(shù)據(jù)總線而到達(dá)該數(shù)據(jù)暫存器的傳輸路徑。
13、 根據(jù)權(quán)利要求11所述的記憶體的讀取操作控制方法，其特征在于， 其中該數(shù)據(jù)傳輸模擬步驟包括延遲該內(nèi)部地址讀取信號(hào)；以及藉由延遲后的該內(nèi)部地址讀取信號(hào)，指示該讀出數(shù)據(jù)已備妥。
14、 根據(jù)權(quán)利要求11所述的記憶體的讀取操作控制方法，其特征在于， 其中模擬該錯(cuò)誤檢查單元的該錯(cuò)誤檢查運(yùn)算時(shí)間的該步驟包括模擬該錯(cuò)誤檢查單元的電路架構(gòu)。
15、 根據(jù)權(quán)利要求11所述的記憶體的讀取操作控制方法，其特征在于， 其中模擬該錯(cuò)誤檢查單元的該錯(cuò)誤檢查運(yùn)算時(shí)間的該步驟包括延遲該數(shù)據(jù)備妥信號(hào)；以及藉由延遲后的該數(shù)據(jù)備妥信號(hào)，指示該錯(cuò)誤檢查運(yùn)算已完成。
16、 根據(jù)權(quán)利要求11所述的記憶體的讀取操作控制方法，其特征在于， 其中根據(jù)該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)，從該記憶體單元陣列讀 出該數(shù)據(jù)的該步驟包括將該內(nèi)部地址讀取信號(hào)與該內(nèi)部地址信號(hào)解碼成一列選擇線信號(hào)；以及根據(jù)該列選擇線信號(hào)，從該記憶單元陣列讀出數(shù)據(jù)。
全文摘要
本發(fā)明是關(guān)于一種記憶體的讀取操作控制方法，將所接收到的讀取指令與地址信號(hào)分別解碼為內(nèi)部地址讀取信號(hào)與內(nèi)部地址信號(hào)，以從記憶體內(nèi)的數(shù)據(jù)儲(chǔ)存部分讀出數(shù)據(jù)。接著，模擬所讀出的數(shù)據(jù)成為備妥狀態(tài)所需的時(shí)間或所傳輸?shù)穆窂?。?dāng)模擬結(jié)果指示數(shù)據(jù)已備妥時(shí)，對(duì)所讀出的數(shù)據(jù)進(jìn)行錯(cuò)誤檢查。模擬此錯(cuò)誤檢查所需的時(shí)間。當(dāng)模擬結(jié)果指示該錯(cuò)誤檢查已完成，將錯(cuò)誤檢查結(jié)果送出該記憶體外部。
文檔編號(hào)G11C11/4078GK101295537SQ20071010172
公開(kāi)日2008年10月29日 申請(qǐng)日期2007年4月24日 優(yōu)先權(quán)日2007年4月24日
發(fā)明者劉維理 申請(qǐng)人:南亞科技股份有限公司