專利名稱：：帶厚柵極氧化層的多次可編程非易失性存儲器件的制作方法
技術領域：
：本發(fā)明的實施例涉及多次可編程(MTP)存儲器件。技術背景被援引包含于此的美國專利No.6,271,560教示了一種可用CMOS兼容電壓編程的浮柵雪崩型PMOS(FAMOS)器件結構作為非易失性存儲元件的使用。該浮柵PMOS與作為寫使能(enable)開關的NMOS晶體管串聯(lián)設置。被援引包含于此的美國專利No.6,157,574教示了通過添加浮柵多晶硅-多晶硅耦合電容器使得能進行擦除操作在多次可編程(MTP)模式下對可用CMOS兼容電壓編程的FAMOS器件結構的使用。擦除操作是通過對耦合電容器的多晶硅-2板施加負電壓脈沖來實現(xiàn)的。或者，擦除操作可通過對收容該浮柵器件的n阱施加高值正電壓來實現(xiàn)。被援引包含于此的美國專利No.6,137,723教示了將柵極氧化層用于p阱耦合電容以實現(xiàn)擦除操作。這種方法要求額外的隔離阱(第3阱)以使(向p阱施加的)負的單元擦除電壓與襯底(在CMOS技術中通常為p型)隔離。或者，擦除操作可通過將高值正電壓施加于收容該浮柵器件的n阱來實現(xiàn)。對包含與存取晶體管(accesstransistor)串聯(lián)的FAMOS器件的n阱施加的高值正擦除電壓被限制在低于P+N二極管的結擊穿電壓或柵極氧化層擊穿電壓(PMOS存取器件)或P+N和N+P二極管的串聯(lián)組合的擊穿電壓(NMOS存取器件)。這限制了將用于MTP的現(xiàn)有單元應用于要求低于12V的擦除電莊的相對較薄的(小于10nm，3.3V的I/0器件)柵極氧化層。由于許多CMOS技術使用并將繼續(xù)使用其柵介電層厚度在10-15nm的范圍內(要求12V—18V的擦除電壓)的5V的I/0器件，，因此顯然需要一種能夠承受高值正擦除電壓的MTP器件。
發(fā)明內容本發(fā)明的諸實施例針對多次可編程(MTP)存儲單元。根據(jù)本發(fā)明的一個實施例，一種MTP存儲單元包括浮柵PMOS晶體管、高壓NMOS晶體管以及n阱電容器。該浮柵PMOS晶體管包括形成該存儲單元第一端子的源極，并包括漏極和柵極。該高壓NMOS晶體管包括接地的源極、連接于PMOS晶體管漏極的延長的漏極、以及形成該存儲單元第二端子的柵極。該n阱電容器包括連接于PMOS晶體管的柵極的第一端子、以及形成該存儲單元第三端子的第二端子。該浮柵PMOS晶體管能存儲一邏輯狀態(tài)。可對該存儲單元的第一、第二和第三端子施加各種電壓的組合以編程、禁止編程、讀取和擦除由該浮柵PMOS晶體管存儲的邏輯狀態(tài)。根據(jù)特定實施例，該浮柵PMOS晶體管的柵極被形成在厚度范圍為10nm到15nm且優(yōu)選為至少12nm的柵極氧化層上。該高壓NMOS晶體管的柵極形成在柵極氧化層上。根據(jù)本發(fā)明的一個實施例，為了生產出高壓NMOS晶體管，高壓NMOS晶體管的延長的漏極由場氧化區(qū)或介電區(qū)與高壓NMOS晶體管的柵極氧化層隔離。根據(jù)本發(fā)明的一個實施例，用來存儲邏輯狀態(tài)的浮柵晶體管(也被稱為存儲晶體管)包括形成在襯底材料(例如p型襯底)中的第一傳導類型阱(例如n阱)、生長在該n阱上的柵極氧化層以及在該氧化層上形成浮柵的多晶硅層。通過還對浮柵摻雜多晶硅p+的離子注入在該阱中形成隔開的第二傳導類型的源極區(qū)和漏極區(qū)(例如p+區(qū))。在該源極區(qū)和漏極區(qū)之間形成溝道區(qū)，在該溝道區(qū)上形成柵極氧化層，并在該柵極氧化層上形成浮柵。根據(jù)一個實施例，還在襯底上形成用來存取存儲晶體管的高壓晶體管。更具體地說，該高壓晶體管包括形成在襯底材料中的第一傳導類型的第一阱(例如，n阱)以及形成在襯底材料中的第二傳導類型的第二阱(例如p阱)兩者。該高壓晶體管的漏極由第一阱形成，而該高壓晶體管的源極被形成在第二阱中。溝道區(qū)被限定在源極區(qū)和漏極區(qū)之間，其中該溝道處于第二阱中。在該溝道上形成柵極氧化層，其中柵極形成在該柵極氧化層上。在漏極區(qū)(更具體地說是在漏極區(qū)的歐姆縛點上)、柵極和源極襯底縛點區(qū)上形成硅化層以構成接觸表面。隔離材料使硅化層與柵極隔離。根據(jù)一個實施例，隔離材料是至少部分地形成在第一阱中的場氧化層。在另一實施例中，隔離材料是使用例如掩模操作形成在第一阱的一部分上的介電區(qū)。根據(jù)一個實施例，用于將存儲晶體管的柵極耦合到地電位的電容器包括形成在襯底中的第一傳導類型阱(例如n阱)、生長在該阱上的柵極氧化層、以及沉積在該柵極氧化層上以形成耦合電容器頂板的柵極多晶硅層。隔開的第一和第二擴散區(qū)(例如N+區(qū))，即阱分接區(qū)(welltap)通過還摻雜多晶硅的離子注入而形成。在本實施例中，浮柵的一部分(存儲元件)被摻雜成P+而浮柵的另一部分(控制柵)被摻雜成N+，其中這兩部分由例如場氧化層上的硅化物短接。根據(jù)另一實施例，耦合電容器被形成在n阱、生長在該阱上的柵極氧化層以及沉積在該柵極氧化層上以形成電容器頂板的柵極多晶硅層中。通過還摻雜多晶硅柵極的離子注入形成隔幵的第一和第二擴散區(qū)(例如P+區(qū))。還設置N+分接區(qū)觸點(通過硅化物或金屬與P+擴散區(qū)短接，其中設置了到P+區(qū)和N+區(qū)兩者的觸點)以接觸n阱。本實施例提供沉積在兩n阱區(qū)上的P+摻雜的浮柵。根據(jù)另一實施例，如果工藝允許，則耦合電容器被形成在柵極多晶硅層和第二多晶硅層之間。以上概述并不旨在作為本發(fā)明諸實施例的完整描述。其它實施例和替換實施例以及本發(fā)明的特征、方面和優(yōu)點通過下文中的詳細說明，附圖和權利要求將變得更為明顯。圖1示出根據(jù)本發(fā)明一個實施例的多次可編程(MTP)存儲器件。圖2示出根據(jù)本發(fā)明另一實施例的多次可編程(MTP)存儲器件。圖3是圖1和圖2所示的MTP存儲器件的原理圖。圖4示出本發(fā)明的MTP存儲器件如何組織成陣列。圖5和圖6示出能與圖1和圖2的實施例一起使用的替換的耦合電容器。具體實施方式圖1示出一種基于多次可編程(MTP)PMOS浮柵的非易失性存儲單元IOO的截面。如圖1所示，MTP存儲單元100包括存儲晶體管120、耦合電容器140和高壓存取晶體管160。存儲晶體管120包括形成在n型阱121(n阱)中的各自隔開的p型源極區(qū)和漏極區(qū)122和124。N型阱121進而形成在p型襯底102中。溝道區(qū)126被限定在源極區(qū)122和漏極區(qū)124之間。在溝道區(qū)126上形成柵極氧化層128，并且在柵極氧化層128上形成多晶硅柵極130。由于柵極130被隔離，因此經(jīng)常將其稱為浮柵。還在n型阱121中，鄰近(可能接觸但不一定要接觸)p型源極區(qū)122的地方形成n型區(qū)123。n型區(qū)123為n阱121提供歐姆體縛點，因此n阱121被束縛于Vpp端子(如果沒有，則n阱121將會浮置)。在p型區(qū)122和n型區(qū)123上形成硅化層132，由此為Vpp端子形成觸點區(qū)。還在p型漏極區(qū)124上形成硅化層134。可采用現(xiàn)代CMOS技術中所使用的將源極/漏極注入物與柵極隔開以防止擴散成柵硅化層短路的常規(guī)側壁間隔件，但為簡明起見在附圖中沒有示出。浮柵130可任選地被覆以硅化物或通過常規(guī)(硅化物阻斷)手段阻止硅化物在該區(qū)域中形成。在所示實施例中，存儲晶體管120是浮柵PMOS晶體管。存儲晶體管120也被稱為存儲晶體管，因為它能被編程以存儲一邏輯狀態(tài)。電容器140包括形成在n型阱141中的隔開的N型擴散區(qū)143和145(也被稱為阱分接區(qū))，n型阱141形成在p型襯底102中，溝道區(qū)146被限定在N型區(qū)143和145之間，在溝道區(qū)146上形成一柵極氧化層148，并且在柵極氧化層148上形成多晶硅柵極層150以構成耦合電容器頂板。在n型區(qū)143上形成一硅化層153，并且在n型區(qū)145上形成一硅化層155。使用例如淺溝槽隔離(STI)工藝、硅局部氧化(LOCOS)工藝、多晶硅緩沖LOCOS工藝等形成的場氧化(FOX)區(qū)135將耦合電容器140與存儲晶體管120隔離。在所示實施例中，電容器140是耗盡型NMOS器件，并且也被稱為n阱電容器。另一場氧化(FOX)區(qū)136將高壓存取晶體管160與存儲晶體管120隔離。p阱192優(yōu)選將n阱141與n阱121電隔離，并且既不接觸n阱141也不接觸n阱121。類似地，p阱194優(yōu)選將n阱121與n阱171電隔離，既不接觸n阱121也不接觸n阱171尤佳。包括p阱192和194通過防止相鄰n阱141與121之間、以及相鄰n阱121與171之間的擊穿來允許施加較高的電壓。p阱192和194因為其功能可被稱為隔離阱。存儲晶體管120的P+摻雜柵極區(qū)130和耦合電容器件的N+摻雜柵極區(qū)150可任選地由自對準硅化物(salicide)排除阻斷保護以提高單元保持時間。如果采用這種方法，則浮柵的N+和P+摻雜區(qū)可由有源器件區(qū)外部的硅化物縛定。圖5和圖6中示出在圖1和圖2實施例中使用的替換電容器140'和140"。參閱圖5，電容器140'包括形成在n型阱141中的隔開的P型擴散區(qū)143'和145'，其中n型阱141形成在p型襯底102中。設一附加N+區(qū)144作為到n阱141的歐姆觸點。在n型區(qū)144和p型區(qū)143'上形成硅化層153，并在p型區(qū)145，上形成硅化層155以使這兩個區(qū)短接。在圖5的實施例中，電容器140是增強型PMOS器件并且也被稱為n阱電容器。存儲晶體管120的P+摻雜柵極區(qū)130和耦合電容器件的P+摻雜柵極區(qū)150可任選地由自對準硅化物排除阻斷保護以提高單元保持時間。圖5在149處示出這樣一個自對準硅化物排除阻斷。圖6與圖5相似，但不包括自對準硅化物排除阻斷149。高壓存取晶體管160包括p型阱161(p阱)和n型阱171(n阱)。n型阱171形成晶體管160的漏極，其中n型區(qū)174為硅化物觸點區(qū)176提供歐姆體縛點。在p型阱161中形成n型源極區(qū)162。溝道區(qū)166被限定在n型源極區(qū)162和n型阱漏極區(qū)171之間。在p阱的一部分和n阱171的一部分上(包括它們彼此相抵的地方)形成柵極氧化層168，并且在柵極氧化層168上形成柵極180，這導致柵極180位于溝道166之上。還在p型阱161中鄰近(可能接觸但不一定要接觸)n型源極區(qū)162的地方形成P型區(qū)163。P型區(qū)163為p阱161提供歐姆體縛點以使p阱121被束縛于地電位(如果沒有，則p阱161將會浮置)。要注意解釋一端子接地或束縛于地電位同樣涵蓋該端子連接或束縛于非常接近地電位但略微偏離地電位的電壓的意思。在n型區(qū)和p型區(qū)162、163之上形成硅化層165，由此形成圖示為接地的觸點區(qū)。在n型區(qū)174上形成硅化層176。在n阱171中形成場氧化(FOX)區(qū)178以將硅化物觸點區(qū)176(它是漏極171的觸點)與柵極180隔離。就是這種隔離使存取晶體管160能夠承受在擦除操作期間產生的較高的電壓。在所示實施例中，高壓存取晶體管160是高壓NMOS器件。高壓存取晶體管160也可被稱為高壓選擇晶體管。由于其延長的漏極171，存取晶體管160也可被稱為高壓延長漏極NMOS晶體管。上述硅化區(qū)132、134、153、155、165和176為硅提供低阻觸點區(qū)。這些區(qū)一般是自對準的，這意味著所曝露的硅的任何非介電區(qū)將被硅化。另外，多晶硅柵極180也可能被硅化，但為簡明起見未將其示出，并且這對本發(fā)明諸實施例而言并不重要。根據(jù)本發(fā)明的優(yōu)選實施例，特別地不對柵極130、150進行硅化，以防止電荷可能從這些柵極泄露到相應的源極區(qū)和漏極區(qū)并由此提高單元的保持特性。然而，柵極150被硅化的實施例也是可行的，盡管并不是最理想。根據(jù)本發(fā)明的諸實施例，每個柵極氧化層128、148和168的柵極氧化層厚度優(yōu)選與用作工作電壓為5V的輸入/輸出接口器件的CMOS器件的柵極氧化層厚度相同。換句話說，柵極氧化層128、148和168的厚度優(yōu)選為5VI/O器件的制造工藝的原有厚度。這允許器件120、140和160能以標準CMOS工藝制造。更具體地說，根據(jù)本發(fā)明的實施例，每個柵極氧化層128、148和168的厚度范圍在10-15nm(即，100-150埃)。優(yōu)選地，每個柵極氧化層128、148和168的厚度至少為12nm(即，至少120埃)。據(jù)信本發(fā)明諸實施例將可在最厚達約20nm(即，200埃)的柵極氧化層厚度下工作，從而允許這些實施例有用于具有甚至更高I/O電壓的器件。N阱電容器140的頂板150例如通過跡線137電氣連結于存儲晶體管的柵極130。不存在到存儲晶體管120的浮柵130的觸點。電容器140將浮柵130容性耦合到地電位(其電位不一定正好為OV)，從而當對Vpp端子施加高值擦除電壓(例如14-20V)時，電子從浮柵130隧穿而出。如圖1所示，存儲晶體管120的p型漏極區(qū)124例如由跡線138電氣連結于高壓存取晶體管160的n型漏極區(qū)171(通過歐姆體縛點174)。根據(jù)本發(fā)明的實施例，MTP存儲單元包括三個端子。電容器端子(Vcap)由n阱電容器140的n型擴散區(qū)143形成。編程端子(Vpp)由存儲晶體管120的p型源極區(qū)122形成。也被稱為選擇或存取端子的控制端子(Vc)由高壓存取晶體管160的柵極180形成。下面示出的表1用來概括MTP存儲單元100的操作。<table>tableseeoriginaldocumentpage13</column></row><table>表1為了對MTP存儲單元編程，應當將編程電壓電平施加于Vpp端子，并且應將選擇電壓電平施加于Vc端子和Vcap端子。選擇電壓應足以導通存取晶體管160。編程電壓電平應足以誘發(fā)浮柵PMOS存儲晶體管120中的溝道擊穿。擊穿電流進而產生將被注入到浮柵130上并在此被捕俘以導通PMOS存儲晶體管120的熱電子。Vpp電壓可從外部施加或在芯片上產生。Vpp的增大將可縮短對單元編程所需的時間。Vpp的大小也是浮柵存儲晶體管120的溝道126的長度的函數(shù)。為了禁制對單元IOO編程，Vc端子應當被連接到GND?？赏ㄟ^在Vc端子接收選擇電壓電平的同時將顯著較低的讀取電壓(例如，約為IV)施加于Vpp端子來讀取存儲單元100。為了擦除存儲單元100，應在Vc端子和Vcap端子被連接到GND的同時向Vpp端子施加可能至少兩倍于編程電壓電平的擦除電壓。因此，根據(jù)特定實施例，Vpp端子既被用來編程存儲單元lOO又被用來擦除存儲單元lOO。根據(jù)本發(fā)明的特定實施例，編程電壓電平約為5V-10V，并且擦除電壓電平約為14-20V。擦除操作將導致連接于同一Vpp總線的所有單元同時被擦除。根據(jù)特定實施例，選擇電壓電平約為5V。圖1中的高壓NMOS存取晶體管160由CMOS器件原有的元件構成，即n阱、p阱、FOX、源極、漏極、柵極氧化層和柵極。然而，如下所述那樣，并非必須如此。圖2示出根據(jù)本發(fā)明的一替換實施例的MTP存儲單元200，其中使用了一替換高壓NMOS存取晶體管160'。由于圖1和圖2中的大多數(shù)元件是相同的，因此使用相同標號指示相同元件。存儲單元200和存儲單元100之間的顯著區(qū)別在于圖2中的高壓存取晶體管160'不包括用來使硅化區(qū)176(并因此使漏極174)與柵極氧化層168和溝道166在p阱161內的部分隔離的FOX區(qū)178，而是包括用來實現(xiàn)同一目的的介電區(qū)179。介電區(qū)179可以是例如二氧化硅或氮化硅，但不局限于此。盡管介電區(qū)179可為制造工藝所原有的，但用來形成介電區(qū)179的掩模操作不一定是原有的。用來防止硅化物形成在柵極130和150上的相同掩模步驟可用來對介電區(qū)179進行圖案化。如上面所解釋的那樣，本發(fā)明諸實施例使用高壓晶體管(例如160或160，)作為存取晶體管。如上所述，為了擦除單元100/200，對Vpp端子施加相對較高的電壓(例如，約為15V),以跨存儲器件的柵極氧化層128形成足以引起Fowler-Nordheim隧穿的電壓降。然而，在存取晶體管160/160'的情形中，跨由存儲晶體管120的n阱121和P+區(qū)124形成的二極管和由存取晶體管160的N+區(qū)174、n阱171和p阱161形成的二極管的串聯(lián)施加高電壓。制造工藝中固有的標準MOS晶體管將無法承受這樣高的擦除電壓。這就是為什么使用高壓晶體管160/160'作為存取晶體管。更具體地說，在擦除期間，存取晶體管被截止，從而使相對較高的電壓(例如，15V)出現(xiàn)在存取晶體管160/160，的延長的輕摻雜漏極171處。為使存取晶體管160/160'發(fā)生作用，在電流到達p阱161中的溝道166之前，必須使硅中某些電壓下降。如果硅化層176—路延伸至柵極氧化層168，則所有電流將通過硅化層176(由于其低阻性)并且在那里將幾乎沒有多少電壓降。通過在p阱161中的溝道166前斷開硅化層(使用圖l中的FOX178或圖2中的介電區(qū)179)，就強制電流流入相對較高阻性的硅。通過恰當?shù)卦O計未硅化區(qū)的長度，在擦除操作期間，溝道166在p阱161內的部分邊緣處的電壓相比漏極電壓而言相對較低(例如，至5V)。本文中使用的術語"高壓MOS晶體管"是能夠在至少一個端子(例如，漏極)上相比制造工藝中固有的標準NMOS和/或PMOS晶體管而言維持一更高電壓(不被擊穿)的晶體管。已在上文中描述出兩種不同類型的高壓NMOS存取晶體管(160和160')。本領域普通技術人員將能理解，使用替換類型的高壓NMOS(或PMOS)器件作為基于浮柵的非易失性存儲單元的存取晶體管同樣落在本發(fā)明的范圍內，因此本發(fā)明諸實施例不限于本文所公開的這兩種器件。圖3是本發(fā)明的MTP存儲單元100/200的示意圖。圖3中示出浮柵PMOS存儲晶體管120、高壓NMOS存取晶體管160/160，以及n阱CMOS電容器140。浮柵PMOS晶體管120包括形成Vpp端子的源極、連接于高壓NMOS存取晶體管160/160'漏極的漏極，以及連接于n阱CMOS電容器140的一個端子的浮柵。n阱CMOS電容器的另一端子形成Vcap端子。高壓NMOS存取晶體管160/160'具有接地的源極、連接于浮柵PMOS存儲晶體管120漏極的漏極(如上所述那樣)以及形成Vc端子的柵極。圖4示出如何將本發(fā)明的MTP存儲器件組織成陣列或行(它可以是一頁或其一部分)。如圖所示，一行中的諸單元100/200的Vpp端子由例如Vpp總線或頁線連接在一起。另外，一行中諸單元100/200的Vcap端子被連接在一起。與此相對，諸單元100/200的Vc端子不被連接在一起。為了對一行內的單個單元進行編程，對Vpp端子施加編程電壓電平(例如，約為7V)，并對要被編程的單元100/200的Vc端子和Vcap端子施加選擇電壓電平(例如，約為5V)，同時應使不被編程的所有單元的Vc端子接地。如果想要一次對多個單元100/200(即，并聯(lián)的多個單元)編程，則可對一行中的一個以上單元100/200施加選擇電壓電平?？赏ㄟ^順序地對該行的諸Vc端子和Vcap端子施加選擇電壓電平來順序地對諸單元100/200編程。正如業(yè)內公知的那樣，可使用一讀出放大器(未圖示)通過在對一單元100/200的Vpp端子施加讀取電壓電平(例如，約為IV)的同時讀出該單元的PMOS存儲晶體管120的漏極處的電壓來讀取該單元的內容?？梢淮巫x取一個以上的單元100/200，例如可一次讀取整行或整頁。讀出放大器的晶體管的漏極將需要承受高電壓，因此可用與存取晶體管160/160'相似的方式形成(但由于較低的電流要求因而可具有較小的尺寸)?？蓪⒍嘈袉卧?00/200并行設置以進而形成多列單元100/200。與一行相關聯(lián)的Vpp總線因此作為行或頁選擇總線。一列中的每個單元100/200的諸Vc端子可連接在一起以形成列選擇總線?？扇绾闻渲谩⒕幊毯妥x取存儲單元陣列的其它示例性細節(jié)于美國專利6,055,185、6,081,451、6,118,691、6,122,204、6,130,840、6,137,721、6,137,722、6,137,723、6,137,724、6,141,246和6,157,574中公開，每篇文獻均援引包含于此。盡管上面己對本發(fā)明的多個實施例進行了說明，然而應當理解它們是作為示例而不是作為限制給出。本領域內技術人員將很清楚地知道可在其中作出形式和細節(jié)上的各種改變而不會脫離本發(fā)明的精神和范圍。已在示出給定功能的性能及其關系的功能構件塊的協(xié)助下對本發(fā)明進行如上的說明。為了方便說明，這些功能構件塊的邊界在本文中經(jīng)常是任意限定的。除非另有規(guī)定，否則將可定義其它的邊界，只要能正確地執(zhí)行這些給定的功能及其關系即可。因此任何此類替換邊界落在要求保護的本發(fā)明的精神和范圍內。本發(fā)明的廣度和范圍不應由上述范例性實施例所限定，而是僅根據(jù)所附權利要求及其等效技術方案來定義。權利要求1.一種多次可編程(MTP)存儲單元，包括浮柵PMOS晶體管，包括形成所述存儲單元的第一端子的源極、并包括漏極和柵極；高壓NMOS晶體管，包括源極、連接于所述PMOS晶體管漏極的延長的漏極、以及形成所述存儲單元的第二端子的柵極；以及n阱電容器，包括連接于所述PMOS晶體管的柵極的第一端子、以及形成所述電路的第三端子的第二端子；其中所述浮柵PMOS晶體管可存儲一邏輯狀態(tài)；以及其中可對所述存儲單元的第一、第二和第三端子施加各種電壓的組合以編程、禁止編程、讀取和擦除由所述浮柵PMOS晶體管存儲的邏輯狀態(tài)。2.如權利要求1所述的MTP存儲單元，其特征在于，所述高壓NMOS晶體管的源極接地。3.如權利要求1所述的MTP存儲單元，其特征在于，所述浮柵PMOS晶體管的柵極被形成在厚度在大約10nm到大約15nm范圍的柵極氧化層上。4.如權利要求1所述的MTP存儲單元，其特征在于，所述浮柵PMOS晶體管的柵極被形成在厚度至少12nm的柵極氧化層上。5.如權利要求1所述的MTP存儲單元，其特征在于所述高壓NMOS晶體管的柵極被形成在柵極氧化層上；以及所述高壓NMOS晶體管的延長的漏極通過場氧化區(qū)與所述高壓NMOS晶體管的柵極氧化層隔離。6.如權利要求1所述的MTP存儲單元，其特征在于所述高壓NMOS晶體管的柵極被形成在柵極氧化層上；并且所述高壓NMOS晶體管的延長的漏極通過介電區(qū)與所述高壓NMOS晶體管的柵極氧化層隔離。7.如權利要求6所述的MTP存儲單元，其特征在于，所述介電區(qū)包括氮化硅區(qū)或二氧化硅區(qū)。8.如權利要求1所述的MTP存儲單元，其特征在于-要對所述單元編程則需對所述第一端子施加一編程電壓并對所述第二端子和第三端子施加一選擇電壓；要禁止對所述單元編程則需將所述第二端接地；要讀取所述單元則需對所述第一端子施加一讀取電壓，對所述第二端子施加一選擇電壓，并將所述第三端子接地；要擦除所述單元則需對所述第一端子施加一擦除電壓并將所述第二和第三端子接地。9.如權利要求8所述的MTP存儲單元，其特征在于，所述擦除電壓至少兩倍于所述編程電壓。10.如權利要求8所述的MTP存儲單元，其特征在于所述編程電壓約為5到10伏；所述讀取電壓約為l伏；并且所述擦除電壓約為14到20伏。11.一種形成在襯底材料中的多次可編程(MTP)存儲單元，包括用于存儲一邏輯狀態(tài)的第一晶體管，所述第一晶體管包括-形成在所述襯底材料中的第一傳導類型的阱；形成在所述阱中的第二傳導類型的隔開的源極區(qū)和漏極區(qū)；形成在所述源極和漏極區(qū)之間的溝道區(qū)；形成在所述溝道區(qū)上的柵極氧化層；以及形成在所述柵極氧化層上的浮柵；用于存取存儲在所述第一存儲器上的邏輯狀態(tài)的第二晶體管，所述第二晶體管包括形成在所述襯底材料中的第一傳導類型的第一阱；形成在所述襯底中并與所述第一阱相抵的第二傳導類型的第二阱；由所述第一阱形成的漏極區(qū)；形成在所述第二阱中并與所述漏極區(qū)隔開的源極區(qū)；在所述源極區(qū)和漏極區(qū)之間限定的溝道區(qū)；形成在所述溝道區(qū)上的柵極氧化層；形成在所述柵極氧化層上的柵極；為所述漏極區(qū)提供接觸表面的硅化層；以及使所述硅化層與所述柵極隔離的隔離材料；以及用來將所述第一晶體管的柵極接地的電容器，所述電容器包括形成在所述基板中的第一傳導類型的阱；形成在所述阱中的隔開的多個阱分接區(qū)；形成在所述阱分接區(qū)之間的溝道區(qū)；形成在所述溝道區(qū)上的柵極氧化層；以及形成在所述柵極氧化層上的多晶硅層；其中所述第一晶體管的漏極區(qū)電連接于所述第二晶體管的漏極區(qū)；并且其中所述第一晶體管的浮柵電連接于所述電容器的多晶硅層。12.如權利要求11所述的MTP存儲單元，其特征在于，還包括第二傳導類型的第一隔離阱，形成在所述襯底材料中在所述第一晶體管的所述第一傳導類型的阱與所述電容器的所述第一傳導類型的阱之間的地方；以及第二傳導類型的第二隔離阱，形成在所述襯底材料中在所述第一晶體管的所述第一傳導類型的阱與所述第二晶體管的所述第一傳導類型的第一阱之間的地方。13.如權利要求12所述的MTP存儲單元，其特征在于，所述第二傳導類型的第一隔離阱被形成在所述襯底材料中在所述第一晶體管的所述第一傳導類型的阱與所述電容器的所述第一傳導類型的阱之間的地方，但不與這兩者接觸；以及所述第二傳導類型的第二隔離阱被形成在所述襯底材料中在所述第一晶體管的所述第一傳導類型的阱與所述第二晶體管的所述第一傳導類型的第一阱之間的地方，但不與這兩者接觸。14.如權利要求U所述的MTP存儲單元，其特征在于，所述隔離材料包括場氧化區(qū)。15.如權利要求11所述的MTP存儲單元，其特征在于，所述隔離材料包括介電區(qū)。16.如權利要求11所述的MTP存儲單元，其特征在于所述第一晶體管的源極形成所述存儲單元的第一端子；所述第二晶體管的柵極形成所述存儲單元的第二端子；以及所述電容器的柵極形成所述存儲單元的第三端子；其中可對所述存儲單元的第一、第二和第三端子施加各種電壓的組合以編程、禁止編程、讀取和擦除所述存儲單元。17.如權利要求11所述的MTP存儲單元，其特征在于所述第一傳導類型包括n型；并且所述第二傳導類型包括p型。18.如權利要求11所述的MTP存儲單元，其特征在于，所述柵極氧化層的厚度在大約10nm到大約15nm范圍內。19.如權利要求11所述的MTP存儲單元，其特征在于，所述柵極氧化層的厚度至少為12nm。20.—種操作多次可編程(MTP)存儲單元的方法，所述多次可編程(MTP)存儲單元包括浮柵PMOS晶體管，包括形成所述存儲單元的第一端子的源極，并包括漏極和柵極；高壓NMOS晶體管，包括源極、連接于所述PMOS晶體管的漏極的延長的漏極、以及形成所述存儲單元的第二端子的柵極；以及n阱電容器，包括連接于所述PMOS晶體管的柵極的第一端子、以及形成所述電路的第三端子的第二端子；所述方法包括通過對所述第一端子施加一編程電壓并對所述第二和第三端子施加一選擇電壓來對所述單元編程；通過將所述第二端子接地來禁止對所述單元編程；通過對所述第一端子施加一讀取電壓，對所述第二端子施加一選擇電壓，并將所述第三端子接地來讀取所述單元；通過對所述第一端子施加一擦除電壓，并將所述第二和第三端子接地來擦除所述單元。21.如權利要求20所述的方法，其特征在于，所述高壓NMOS晶體管的源極接地。22.如權利要求20所述的方法，其特征在于，所述擦除電壓至少兩倍于所述編程電壓。23.如權利要求20所述的方法，其特征在于所述編程電壓約為5到10伏；所述讀取電壓約為l伏；并且所述擦除電壓約為14到20伏。全文摘要根據(jù)一個實施例的一種多次可編程(MTP)存儲單元，包括浮柵PMOS晶體管、高壓NMOS晶體管、以及n阱電容器。浮柵PMOS晶體管包括形成該存儲單元第一端子的源極，并包括漏極和柵極。該高壓NMOS晶體管包括連接地的源極、連接于PMOS晶體管漏極的延長的漏極、以及形成該存儲單元第二端子的柵極。該n阱電容器包括連接于PMOS晶體管柵極的第一端子、以及形成該存儲單元第三端子的第二端子。該浮柵PMOS晶體管可存儲一邏輯狀態(tài)?？蓪Υ鎯卧牡谝弧⒌诙偷谌俗邮┘痈鞣N電壓的組合以編程、禁止編程、讀取和擦除該邏輯狀態(tài)。文檔編號G11C16/10GK101110268SQ200710101379公開日2008年1月23日申請日期2007年4月20日優(yōu)先權日2006年4月21日發(fā)明者A·卡爾尼特斯基,M·丘奇申請人:英特賽爾美國股份有限公司