專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，特別是涉及具備進行不合格存儲單元的補救的冗余電路的多存儲體構(gòu)成的半導(dǎo)體裝置。
背景技術(shù)：
在半導(dǎo)體存儲裝置中，為了提高產(chǎn)品的成品率，在用存儲單元陣列的測試，在一部分的存儲單元中檢測出缺陷的情況下，采用使缺陷單元與冗余單元進行置換加以進行補救的系統(tǒng)?，F(xiàn)在通常使用的冗余系統(tǒng)采用以含有缺陷單元的一行或多行的單元陣列作為單位，用與之大小相同的備用部件進行置換(單元陣列單位的置換)的方式。
含有缺陷單元的單元陣列單位的地址信息，用使用熔絲的非易失性的存儲器件進行存儲。由于地址信息用多位構(gòu)成，故使用含有與之對應(yīng)的多條熔絲的熔絲組。該熔絲組，通常，與備用部件1對1地對應(yīng)，在芯片內(nèi)設(shè)有與備用部件同數(shù)的熔絲組。因此，在使用備用部件的情況下，根據(jù)地址信息切斷與之對應(yīng)的熔絲組內(nèi)的熔絲。
如上所述，由于冗余系統(tǒng)需要備用部件和熔絲組等的冗余電路，故將增大存儲器芯片的面積。由于能補救的缺陷的個數(shù)和冗余電路的面積具有相互妥協(xié)的關(guān)系，故人們提出了種種提高面積效率的冗余系統(tǒng)。
例如，有Kirihata等人所提出的靈活的冗余系統(tǒng)(參看”Fault-Torerant Design for 256Mb DRAM”(IEEE JOURNAL ofSOLID-STATE CIRCUITS，VOL.31，NO.4，April 1996))。由于該方式的一個備用部件覆蓋寬廣的單元陣列區(qū)域，故即便是缺陷單元不均衡地集中于芯片的一部分內(nèi)存在的情況下，也可以和缺陷均等地分散于單元陣列內(nèi)同樣地進行補救。因此，可以削減備用部件個數(shù)，提高冗余電路的面積效率，在已經(jīng)判明每個芯片的缺陷個數(shù)的情況下，或在可以預(yù)測的情況下是有效的。
另一方面，近些年來，已開發(fā)了把存儲單元陣列分割成多個的存儲器芯片。例如，有在芯片內(nèi)部具有多個存儲體，且可以使這些存儲體同時被激活的存儲器芯片。
由于這樣的存儲器芯片，不可能超越存儲體使用那些用來以行單位對不合格存儲單元進行補救的行備用部件，故產(chǎn)生了不得不對每個存儲體準(zhǔn)備備用部件的制約。因此，存儲體的個數(shù)越多，芯片內(nèi)的存儲單元陣列的分割數(shù)就要增加，一個備用部件所能夠覆蓋的單元陣列區(qū)域就變得越窄。
而且，在給每個存儲體配置備用部件的情況下，隨著存儲器容量的增大，存儲單元的缺陷不均衡地發(fā)生的概率相當(dāng)高，故為了確保高的成品率，不可避免地要增加在各個存儲體中所含的備用部件的個數(shù)，作為結(jié)果，將引起芯片面積的激增。
即，如上所述，在備用部件只能覆蓋狹窄的范圍的情況下，為了使得即便是在缺陷不均衡地集中于存儲單元陣列的一部分內(nèi)的情況下也可以對缺陷單元進行補救，就必須在每一個狹窄的單元陣列區(qū)域內(nèi)設(shè)置備用部件。作為芯片整體來看，由于結(jié)果就變成為要在芯片中組裝進大幅度地超過了每一個芯片的平均缺陷個數(shù)的備用部件個數(shù)，故將使面積效率惡化。
此外，在使備用部件和熔絲組1對1地對應(yīng)的現(xiàn)有方式中，隨著備用部件個數(shù)的增加，熔絲組的個數(shù)也將增加。但是，一般說，由于熔絲組比起備用部件來需要更大的面積，故冗余電路的面積效率大大地降低。
對于這樣的事態(tài)，有這樣的手法把超過了存儲單元全體的缺陷設(shè)想個數(shù)的熔絲組的個數(shù)，抑制得比總的備用部件的個數(shù)少。作為其具體例，采用使與各個存儲體內(nèi)的多個備用行譯碼器的對應(yīng)信息關(guān)系含于各個熔絲組內(nèi)的辦法，使得沒有必要再使各個熔絲組與備用部件1對1地對應(yīng)。
就是說，在現(xiàn)有的DRAM內(nèi)，有這樣的構(gòu)成把單元陣列全體分割成16個存儲體，為應(yīng)付不合格不均衡地存在的情況，在各個存儲體內(nèi)設(shè)置8個備用部件，在把整個單元陣列中的平均缺陷個數(shù)設(shè)想為約20個的情況下，借助于比總備用部件個數(shù)128還少的28個熔絲組，使得無論是在不合格均一地分散的情況下還是不均衡地存在的情況下都可以對付。但是，由于具有總數(shù)128個備用部件，故不能說備用部件的面積效率是高的。
然而，雖然具有與存儲器容量的增大成比例，存儲體個數(shù)也增加的傾向，但今后，傾向是存儲體個數(shù)的增加的必要性不一定增大，與存儲器容量的增大比較起來存儲體個數(shù)的增加率鈍化。對此，由于在位線長度和字線長度上存在著上限，故構(gòu)成存儲體的子陣列在其大小上存在著上限，其個數(shù)有增加的傾向。與這樣的傾向相對應(yīng)，結(jié)果就變成為采用這樣的構(gòu)成存在著雖然在某一存儲體被激活時屬于該存儲體但卻處于非激活狀態(tài)的子陣列。
但是，在雖然屬于同一存儲體卻存在著激活狀態(tài)的子陣列和非激活狀態(tài)的子陣列的這樣構(gòu)成的半導(dǎo)體存儲器中，若在每一個子陣列中都配置多個備用部件，則存在著招致芯片面積激增的問題。
另一方面，由于隨著器件的微細化，缺陷并不是也將微細化，故在缺陷之中，寬度(面積)相對地變大，發(fā)生了不得不消費多個備用部件的情況。
但是，在把熔絲組的個數(shù)抑制得比總備用部件的個數(shù)少的方式中，由于如果消費多個備用部件，當(dāng)然地也要消費同數(shù)量的熔絲組，故結(jié)果就變成為較少的熔絲組的一方所受到的由比備用部件的面積還大的缺陷所產(chǎn)生的損害大。
圖21總結(jié)歸納示出了由在一個存儲體內(nèi)可以發(fā)生的缺陷所產(chǎn)生的不合格例A、B。
不合格例A示出了為了對具有2條字線那么大的量的面積的寬廣的缺陷進行補救，使用一個備用部件的情況。在這種情況下，使用1個熔絲組。
不合格例B，示出了為了對具有2條字線那么大的量的面積的寬廣的缺陷進行補救，不得已使用2個備用部件的情況。在這種情況下，使用2個熔絲組。
隨著器件的微細化的進步，不合格例B也增加了起來。在極端的情況下，如果設(shè)所設(shè)想的20個的缺陷中的任何一個都跨越置換單位的邊界，則雖然備用部件的個數(shù)變得不足的概率會更低，但結(jié)果將變成為熔絲組的一方確實地不足。
于是，在與缺陷的面積比起來圖形的微細化提高得更快的情況下，就要面對這樣的狀態(tài)盡管想減少占有面積大的熔絲組但卻不能減少。

發(fā)明內(nèi)容
如上所述，現(xiàn)有的多存儲體構(gòu)成的DRAM，存在著備用部件個數(shù)的增加使面積效率降低的問題。
此外，即便是在各個存儲體分別由多個子陣列構(gòu)成的現(xiàn)有的多存儲體構(gòu)成的DRAM中，由于為應(yīng)付不合格不均衡地存在的情況而在各個存儲體的每個子陣列中具有獨立的備用部件，故存在著備用部件的個數(shù)的增加使面積效率降低的問題。
此外，現(xiàn)有的多存儲體構(gòu)成的DRAM，若隨著器件的微細化的進步，缺陷跨越作為置換單位的備用部件的邊界的狀況增加起來的話，則存在著備用部件不足的問題。
本發(fā)明就是為解決上述這些問題而發(fā)明的，目的是提供這樣的半導(dǎo)體存儲裝置即便是在使與存儲單元陣列的近年來的細分化的多個單位分別對應(yīng)地設(shè)置的備用部件個數(shù)減少的情況下，也可以應(yīng)付在整個單元陣列中缺陷不均衡地存在的情況，且可以在維持補救率和補救自由度的同時，對使總備用部件個數(shù)減少，提高芯片上的冗余電路的面積效率作出貢獻。
此外，本發(fā)明的另外一個目的是提供這樣的半導(dǎo)體存儲裝置使得可以用一個熔絲組擔(dān)當(dāng)多個備用部件的置換，可以抑制在應(yīng)付面積大的缺陷時的熔絲組的消費，可以得到高的合格品率而不增加占有面積大的熔絲組。
本發(fā)明的第1半導(dǎo)體存儲裝置，其特征是具備與存儲單元陣列單位對應(yīng)地設(shè)置的第1冗余單元陣列單位；第2冗余單元陣列單位；把上述第2冗余單元陣列單位選擇性地分配給多個上述存儲單元陣列單位內(nèi)的任意單位的裝置。
本發(fā)明的第2半導(dǎo)體存儲裝置，其特征是具備把存儲單元陣列分割成多個構(gòu)成的多個標(biāo)準(zhǔn)存儲體；在為置換上述存儲單元陣列的不合格存儲單元而設(shè)置的一個備用存儲體中匯總地配置的第1冗余單元陣列，該第1冗余單元陣列被選擇性地分配給上述多個標(biāo)準(zhǔn)存儲體；與上述多個標(biāo)準(zhǔn)存儲體對應(yīng)地設(shè)置的多個第2冗余單元陣列；與上述多個標(biāo)準(zhǔn)存儲體對應(yīng)地設(shè)置，用輸入地址對上述存儲單元陣列的行、列進行選擇的標(biāo)準(zhǔn)譯碼器；選擇驅(qū)動上述第1冗余單元陣列的第1備用譯碼器；對應(yīng)地選擇驅(qū)動上述多個第2冗余單元陣列的多個第2備用譯碼器；供給驅(qū)動控制上述第1備用譯碼器的第1置換控制信號的第1置換控制信號線；供給驅(qū)動控制上述多個第2備用譯碼器的第2置換控制信號的第2置換控制信號線；預(yù)先存儲好不合格存儲單元的地址與上述第1冗余單元陣列或第2冗余單元陣列之間的對應(yīng)關(guān)系信息，并根據(jù)所存儲的上述不合格存儲單元的地址與輸入地址之間的一致檢測結(jié)果和與上述第1冗余單元陣列或第2冗余單元陣列之間的對應(yīng)關(guān)系信息，選擇性地輸出上述第1置換控制信號或第2置換控制信號的多個第1存儲電路；在上述第1置換控制信號線和第2置換控制信號線中的任何一條為激活狀態(tài)時把上述標(biāo)準(zhǔn)譯碼器控制為非激活狀態(tài)的控制電路。
本發(fā)明的第3半導(dǎo)體存儲裝置，其特征是具備把存儲單元陣列分割成多個構(gòu)成的多個標(biāo)準(zhǔn)存儲體；在為置換上述存儲單元陣列的不合格存儲單元而設(shè)置的多個備用存儲體中配置的多個第1冗余單元陣列；與上述多個標(biāo)準(zhǔn)存儲體對應(yīng)地設(shè)置的多個第2冗余單元陣列；與上述多個標(biāo)準(zhǔn)存儲體對應(yīng)地設(shè)置，用輸入地址進行上述存儲單元陣列的行、列的選擇的標(biāo)準(zhǔn)譯碼器；對應(yīng)地選擇驅(qū)動上述多個第1冗余單元陣列的多個第1備用譯碼器；對應(yīng)地選擇驅(qū)動上述多個第2冗余單元陣列的多個第2備用譯碼器；供給擇一性地驅(qū)動控制上述多個第1備用譯碼器的第1置換控制信號的多條第1置換控制信號線；供給驅(qū)動控制上述多個第2備用譯碼器的第2置換控制信號的第2置換控制信號線；預(yù)先存儲好不合格存儲單元的地址與上述多個第1冗余單元陣列或第2冗余單元陣列之間的對應(yīng)關(guān)系信息，并根據(jù)所存儲的上述不合格存儲單元的地址和輸入地址之間的一致檢測結(jié)果和與上述多個第1冗余單元陣列或第2冗余單元陣列之間的對應(yīng)關(guān)系，選擇性地輸出上述第1置換控制信號或第2置換控制信號的多個第1存儲電路；在上述第1置換控制信號線和第2置換控制信號線中的任何一條為激活狀態(tài)時把上述標(biāo)準(zhǔn)譯碼器控制為非激活狀態(tài)的控制電路。
本發(fā)明的第4半導(dǎo)體存儲裝置，其特征是具備把存儲單元陣列分割成多個構(gòu)成的多個標(biāo)準(zhǔn)存儲體；在為置換上述存儲單元陣列的不合格存儲單元而設(shè)置的一個備用存儲體中匯總地配置的多個第1冗余單元陣列，該第1冗余單元陣列被選擇性地分配給上述多個標(biāo)準(zhǔn)存儲體；與上述多個標(biāo)準(zhǔn)存儲體對應(yīng)地設(shè)置的多個第2冗余單元陣列；與上述多個標(biāo)準(zhǔn)存儲體對應(yīng)地設(shè)置，用輸入地址進行上述存儲單元陣列的行、列的選擇的標(biāo)準(zhǔn)譯碼器；對應(yīng)地選擇驅(qū)動上述多個第1冗余單元陣列的多個第1備用譯碼器；對應(yīng)地選擇驅(qū)動上述多個第2冗余單元陣列的多個第2備用譯碼器；供給對應(yīng)地驅(qū)動控制上述多個第1備用譯碼器的第1置換控制信號的多條第1置換控制信號線；供給驅(qū)動控制上述多個第2備用譯碼器的第2置換控制信號的第2置換控制信號線；與上述多條第1置換控制信號線對應(yīng)地設(shè)置，具備預(yù)先存儲不合格存儲單元的地址的第1存儲裝置，且根據(jù)存儲在上述第1存儲裝置中的不合格存儲單元的地址和輸入地址之間的一致檢測結(jié)果，向?qū)?yīng)的第1置換控制信號線選擇性地輸出上述第1置換控制信號的多個第1存儲電路；具備預(yù)先存儲上述不合格存儲單元的地址與上述多個第2冗余單元陣列之間的對應(yīng)關(guān)系信息的第2存儲裝置，且根據(jù)存儲在上述第2存儲裝置中的不合格存儲單元的地址和輸入地址之間的一致檢測結(jié)果和與上述多個第2冗余單元陣列之間的對應(yīng)關(guān)系信息，向上述第2置換控制信號線選擇性地輸出上述第2置換控制信號的多個第2存儲電路；在上述多條第1置換控制信號線和第2置換控制信號線中的任何一條為激活狀態(tài)時把上述標(biāo)準(zhǔn)譯碼器控制為非激活狀態(tài)的控制電路。
本發(fā)明的第5半導(dǎo)體存儲裝置，其特征是具備把存儲單元陣列分割成多個而構(gòu)成，且分別由多個子陣列構(gòu)成的多個存儲體；分別設(shè)置在上述多個子陣列中，與不合格存儲單元進行置換的多個備用部件；與上述多個子陣列對應(yīng)地設(shè)置，用輸入地址進行上述子陣列的行選擇的多個標(biāo)準(zhǔn)譯碼器；與上述多個子陣列對應(yīng)地設(shè)置，且對應(yīng)地驅(qū)動上述多個備用部件的多個備用譯碼器；選擇指定上述多個存儲體的多條存儲體選擇線；分別從上述多個存儲體各選擇一個上述子陣列而構(gòu)成的多個子陣列組；為選擇控制上述子陣列組中的上述標(biāo)準(zhǔn)譯碼器而與上述子陣列組對應(yīng)地設(shè)置的多條標(biāo)準(zhǔn)譯碼器控制線；為選擇控制上述子陣列組中的上述備用譯碼器而與上述子陣列組對應(yīng)地設(shè)置的多條備用譯碼器控制線；擇一性地指定上述各子陣列中的多個上述備用譯碼器的多條備用譯碼器選擇線；把上述多個子陣列中的備用部件選擇性地分配給屬于同一存儲體內(nèi)的別的子陣列的分配裝置。
上述第5半導(dǎo)體存儲裝置中的分配裝置的一個例子，其特征是具備多個存儲電路。該存儲電路預(yù)先存儲有使不合格存儲單元的地址和上述不合格存儲單元的地址1對1地對應(yīng)的上述備用譯碼器之間的關(guān)系信息，對輸入地址和所存儲的上述不合格存儲單元的地址進行比較，在一致檢測時則輸出使上述多條備用譯碼器控制線選擇性激活的信號，同時，根據(jù)上述所存儲的上述不合格存儲單元的地址與備用譯碼器之間的關(guān)系信息，輸出使上述多條備用譯碼器控制線選擇性地激活的信號，在不一致檢測時，則輸出使上述多條標(biāo)準(zhǔn)譯碼器控制線選擇性地激活的信號。
上述第5半導(dǎo)體存儲裝置中的分配裝置的一個例子中的各個存儲電路，其特征是具備存儲上述不合格存儲單元的地址的第1存儲裝置；存儲與構(gòu)成上述多個存儲體的多組子陣列之間的對應(yīng)關(guān)系信息的第2存儲裝置；存儲與上述多個備用譯碼器之間的對應(yīng)關(guān)系信息的第3存儲裝置；對上述第1存儲裝置的存儲信息和輸入地址進行比較的比較電路；根據(jù)上述比較電路的比較輸出和上述第2存儲裝置的存儲信息，輸出使上述多條備用譯碼器控制線中的任意一條激活的信號的第1輸出電路；在使上述多條備用譯碼器控制線中的任意一條激活時，根據(jù)上述第3存儲裝置的存儲信息，輸出選擇性地使上述多條備用譯碼器選擇線激活的信號的第2輸出電路；根據(jù)上述比較電路的比較輸出和輸入地址，輸出使上述多條標(biāo)準(zhǔn)譯碼器控制線中的任意一條激活的信號的第3輸出電路。
上述第5半導(dǎo)體存儲裝置中的分配裝置的另一個例子，其特征是具備存儲電路，該存儲電路預(yù)先存儲好不合格存儲單元的地址，對輸入地址和所存儲的上述不合格存儲單元的地址進行比較，在一致檢測時，輸出選擇性地使上述多條備用譯碼器控制線激活的信號，在不一致檢測時，則輸出使上述多條標(biāo)準(zhǔn)譯碼器控制線激活的信號。
上述第5半導(dǎo)體存儲裝置中的分配裝置的另一個例子中的存儲電路，其特征是具備僅僅具有一個對應(yīng)的備用譯碼器，存儲上述不合格存儲單元的地址的第1存儲裝置；存儲與構(gòu)成上述多個存儲體的多組子陣列之間的對應(yīng)關(guān)系信息的第2存儲裝置；對上述第1存儲裝置的存儲信息和輸入地址進行比較的比較電路；根據(jù)上述比較電路的比較輸出和上述第2存儲裝置的存儲信息，輸出使上述多條備用譯碼器控制線中的任意一條激活的信號的第1輸出電路；在使上述多條備用譯碼器控制線中的任意一條激活時，輸出使上述對應(yīng)的備用譯碼器激活的信號的第2輸出電路；根據(jù)上述比較電路的比較輸出和輸入地址的規(guī)定的位信號輸出使上述多條標(biāo)準(zhǔn)譯碼器控制線中的任意一條激活的信號的第3輸出電路。
上述第5半導(dǎo)體存儲裝置中的子陣列的一個例子，其特征是具備由字線、備用字線、位線對和與它們的各個交叉部分對應(yīng)地配置的存儲單元構(gòu)成的子單元陣列部分；配置在上述子單元陣列部分的兩側(cè)，含有受均衡信號控制并使上述位線對均衡于位線均衡電位的多個均衡電路和讀出放大從被選擇的行的存儲單元讀出到位線上的數(shù)據(jù)的多個讀出放大器的均衡電路·讀出放大器列；輸入上述存儲體選擇線和上述標(biāo)準(zhǔn)譯碼器控制線和上述備用譯碼器控制線的信號，在存儲體激活開始時，把與同一存儲體的所有子陣列對應(yīng)的均衡電路控制為解除均衡狀態(tài)，把讀出放大器暫時控制為激活準(zhǔn)備狀態(tài)，使上述多條標(biāo)準(zhǔn)譯碼器控制線和多條備用譯碼器控制線的任意一條激活，由此對于應(yīng)當(dāng)激活的子陣列，把對應(yīng)的均衡電路控制為保持解除均衡狀態(tài)不變并使讀出放大器維持激活準(zhǔn)備狀態(tài)不變，對于剩下的應(yīng)當(dāng)非激活的子陣列，則使對應(yīng)的均衡電路返回均衡狀態(tài)，使讀出放大器返回非激活狀態(tài)的控制電路。
上述第5半導(dǎo)體存儲裝置中的子陣列的另一個例子，其特征是具備由字線、備用字線、位線對和與它們的各個交叉部分對應(yīng)配置的存儲單元構(gòu)成的子單元陣列部分；配置在上述子單元陣列部分的兩側(cè)，含有受均衡信號控制并使上述位線對均衡于位線均衡電位的多個均衡電路；分別連接在含有配置在相鄰的子陣列之間且在相鄰的子陣列之間共用的多個位線讀出放大器的讀出放大器列和各個位線對之間的陣列選擇開關(guān)；輸入上述存儲體選擇線和上述標(biāo)準(zhǔn)譯碼器控制線和上述備用譯碼器控制線的信號，在存儲體激活開始時，把與同一存儲體的所有子陣列對應(yīng)的上述均衡電路控制為解除均衡狀態(tài)同時使上述陣列選擇開關(guān)處于解除連接狀態(tài)，把讀出放大器暫時控制為激活準(zhǔn)備狀態(tài)，使上述多條標(biāo)準(zhǔn)譯碼器控制線和多條備用譯碼器控制線的任意一條激活，由此對于應(yīng)當(dāng)激活的子陣列，使對應(yīng)的上述均衡電路維持解除均衡狀態(tài)，同時，把相鄰的子陣列的陣列選擇開關(guān)控制為連接解除狀態(tài)，使讀出放大器維持激活準(zhǔn)備狀態(tài)不變，對于剩下的應(yīng)當(dāng)非激活的子陣列，則把對應(yīng)的上述均衡電路控制為均衡狀態(tài)，同時，把上述陣列選擇開關(guān)控制為連接狀態(tài)，使讀出放大器返回非激活狀態(tài)的控制電路。
上述第5半導(dǎo)體存儲裝置的子陣列中的控制電路，其特征是具備輸入上述存儲體選擇線的信號，生成與其前沿同步以縮短時間寬度的脈沖信號的第1電路；向柵極輸入上述第1電路的輸出信號的第1NMOS晶體管；連接在上述第1NMOS晶體管的漏極和電源節(jié)點之間，向柵極輸入上述存儲體選擇線的信號的PMOS晶體管；連接在上述第1NMOS晶體管的源極和接地節(jié)點之間，向柵極輸入上述標(biāo)準(zhǔn)譯碼器控制線的信號的第2NMOS晶體管；連接在上述第1NMOS晶體管的源極和接地節(jié)點之間，向柵極輸入上述備用譯碼器控制線的信號的第3NMOS晶體管；鎖存上述第1NMOS晶體管的漏極電位的鎖存電路；進行上述鎖存電路的輸出信號和來自上述存儲體選擇線的輸入信號的邏輯處理，并輸出上述均衡電路的均衡控制信號的邏輯門電路。
本發(fā)明的第6半導(dǎo)體存儲裝置，其特征是具備把存儲單元陣列分割成多個而成的多個存儲體；分別設(shè)置在上述多個存儲體內(nèi)，與不合格存儲單元進行置換的多個備用部件；與上述多個存儲體對應(yīng)地設(shè)置，用輸入地址進行上述存儲體的行選擇的多個標(biāo)準(zhǔn)譯碼器；與上述多個存儲體對應(yīng)地設(shè)置，對應(yīng)地驅(qū)動上述多個備用部件的多個備用譯碼器；選擇指定上述多個存儲體的多條存儲體選擇線；用來選擇控制上述存儲體中的上述標(biāo)準(zhǔn)譯碼器的標(biāo)準(zhǔn)譯碼器控制線；用來選擇控制上述存儲體中的上述備用譯碼器的備用譯碼器控制線；擇一性地指定上述各存儲體中的多個上述備用譯碼器的多條備用譯碼器選擇線；存儲電路，該存儲電路預(yù)先存儲好一個或多個不合格存儲單元的地址和與上述不合格存儲單元的地址1對1地對應(yīng)的上述備用譯碼器之間的關(guān)系信息，對輸入地址和所存儲的上述一個或多個不合格存儲單元的地址進行比較，與一致檢測時/不一致檢測時對應(yīng)地輸出使上述備用譯碼器控制線激活/非激活的信號，在一致檢測時，根據(jù)所存儲的上述不合格存儲單元的地址與備用譯碼器之間的關(guān)系信息，輸出使上述多個備用譯碼器選擇線選擇性地激活的信號。
上述第6半導(dǎo)體存儲裝置中的存儲電路，其特征是具備存儲一個或多個上述不合格存儲單元的地址的第1存儲裝置；對上述第1存儲裝置的信息和輸入地址進行比較的比較電路；根據(jù)由上述比較電路得到的一致檢測時的輸出，輸出使上述備用譯碼器控制線激活的信號的第1輸出電路；存儲上述多個備用譯碼器與上述不合格存儲單元的地址之間的1對1的對應(yīng)關(guān)系信息的第2存儲裝置；在使上述備用譯碼器控制線激活時，根據(jù)在上述第2存儲裝置的信息和在置換中使用的地址的至少是最低位位信號，輸出使上述多條備用譯碼器選擇線選擇性地激活的信號的第2輸出電路。
在上述第6半導(dǎo)體存儲裝置中，上述第1存儲裝置所存儲的多個不合格存儲單元的地址，定為僅僅在置換中使用的地址的最低位或由上述最低位與其高位的1位構(gòu)成的僅僅2位不同的2種到4種的地址，上述第2輸出電路的輸入中含有上述1位或上述2位的地址位。
在這種情況下，上述第1存儲裝置具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲在上述不合格存儲單元的置換中使用的地址的最低位位信號、其反轉(zhuǎn)信號和比上述最低位處于高位的各個位數(shù)據(jù)的多個第1熔絲器件，上述第2存儲裝置具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲表示與上述多個備用譯碼器之間的對應(yīng)關(guān)系的編碼器之內(nèi)的最低位以外的各個位數(shù)據(jù)的第2熔絲器件，上述第1輸出電路具備對在上述置換中使用的地址的最低位位信號及其反轉(zhuǎn)信號和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第1比較電路；對比上述地址的最低位處于高位的各個位數(shù)據(jù)和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第2比較電路；進行上述第1比較電路的比較輸出和第2比較電路的比較輸出的邏輯處理，輸出使上述備用譯碼器控制線激活的信號的第1與門電路，上述第2輸出電路是輸入上述地址的最低位位數(shù)據(jù)和上述第2存儲裝置的存儲數(shù)據(jù)，對之進行譯碼后使上述多條備用譯碼器選擇線選擇性地激活的譯碼器。
此外，在上述第6半導(dǎo)體存儲裝置中，上述第1存儲裝置具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲在上述不合格存儲單元的置換中使用的地址的最低位位信號、其反轉(zhuǎn)信號和比上述最低位處于高位的各個位數(shù)據(jù)的多個第1熔絲器件，上述第2存儲裝置具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲表示與上述多個備用譯碼器之間的對應(yīng)關(guān)系的編碼數(shù)據(jù)的各個位數(shù)據(jù)的第2熔絲器件，上述第1輸出電路具備對在上述置換中使用的地址的最低位位信號及其反轉(zhuǎn)信號和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第1比較電路；對比上述地址的最低位處于高位的各個位數(shù)據(jù)和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第2比較電路；進行上述第1比較電路的比較輸出和第2比較電路的比較輸出的邏輯處理，輸出使上述備用譯碼器控制線激活的信號的第1與門電路，上述第2輸出電路，是輸入已把在上述第2存儲裝置中存儲的編碼數(shù)據(jù)或其最低位位數(shù)據(jù)切換成在上述置換中使用的地址的最低位位數(shù)據(jù)的編碼數(shù)據(jù)，并對之進行譯碼后使上述多條備用譯碼器選擇線選擇性地激活的譯碼器。
此外，在上述第6半導(dǎo)體存儲裝置中，上述第1存儲裝置具備與切斷/非切斷狀態(tài)對應(yīng)起來，從在上述不合格存儲單元的置換中使用的地址的最低位開始存儲2位的信號、它們的反轉(zhuǎn)信號和比它們處于高位的各個位數(shù)據(jù)的多個第1熔絲器件，上述第2存儲裝置具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲表示與上述多個備用譯碼器之間的對應(yīng)關(guān)系的編碼數(shù)據(jù)的各個位數(shù)據(jù)的第2熔絲器件，上述第1輸出電路具備對從在上述置換中使用的地址的最低位開始2位的信號及它們的反轉(zhuǎn)信號和與它們對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第1比較電路；對從上述地址的最低位開始比2位處于高位的各個位數(shù)據(jù)和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第2比較電路；進行上述第1比較電路的比較輸出和第2比較電路的比較輸出的邏輯處理，輸出使上述備用譯碼器控制線激活的信號的第1與門電路，上述第2輸出電路，是輸入已把在上述第2存儲裝置中存儲的編碼數(shù)據(jù)或從其最低位開始2位的數(shù)據(jù)之內(nèi)的至少一位已切換成上述地址的對應(yīng)的位數(shù)據(jù)的編碼數(shù)據(jù)，并對之進行譯碼后使上述多條備用譯碼器選擇線選擇性地激活的譯碼器。


圖1的框圖示出了實施例1的多存儲體構(gòu)成的DRAM的關(guān)鍵部位的構(gòu)成。
圖2的電路圖代表性地示出了圖1中的各個存儲體之內(nèi)的一個。
圖3的電路圖代表性地取出圖1中的熔絲組之內(nèi)的一個示出了具體的構(gòu)成例。
圖4的框圖示出了本發(fā)明的實施例2的多存儲體構(gòu)成的DRAM的關(guān)鍵部位的構(gòu)成。
圖5的框圖示出了本發(fā)明的實施例3的多存儲體構(gòu)成的DRAM的關(guān)鍵部位的構(gòu)成。
圖6的電路圖詳細地示出了圖2的存儲體的一部分。
圖7的框圖示出了本發(fā)明的實施例4的多存儲體構(gòu)成的DRAM的關(guān)鍵部位的構(gòu)成。
圖8的電路圖代表性地示出了圖7中的各個子陣列之內(nèi)的一個。
圖9的電路圖代表性地取出圖7中的熔絲組之內(nèi)的一個示出了具體的構(gòu)成例。
圖10的波形圖示出了圖9所示的熔絲組的不同的動作例。
圖11的電路圖和波形圖分別示出了在圖8的各個讀出放大器控制電路SACa內(nèi)與子陣列SUBA1-0對應(yīng)地設(shè)置的讀出放大器控制電路SACa中含有的均衡信號產(chǎn)生電路的一個例子及其動作例。
圖12的電路圖示出了本發(fā)明的實施例5的多存儲體構(gòu)成的DRAM中的相鄰的子陣列的一部分。
圖13的框圖示出了本發(fā)明的實施例8的多存儲體構(gòu)成的DRAM的關(guān)鍵部位的構(gòu)成。
圖14的電路圖代表性地取出圖13中的各個熔絲組之內(nèi)的一個示出了具體的構(gòu)成例。
圖15的框圖示出了用圖14的熔絲組進行圖13中的存儲體內(nèi)的置換的情況。
圖16的電路圖示出了圖14中的熔絲組的變形例1。
圖17的電路圖示出了圖14中的熔絲組的變形例2。
圖18的框圖示出了用圖17的熔絲組進行圖13中的存儲體內(nèi)的置換的情況。
圖19的電路圖示出了圖14中的熔絲組的變形例3。
圖20的框圖示出了用圖19的熔絲組進行圖13中的存儲體內(nèi)的置換的情況。
圖21的框圖示出了現(xiàn)有的進行DRAM的存儲體內(nèi)置換的情況。
具體實施例方式
以下，參照附圖詳細說明本發(fā)明的實施例。
<實施例1>
首先，對實施例1的具備冗余電路的多存儲體構(gòu)成的DRAM中的不合格存儲單元的補救說明其概要。
為了簡化起見，假定DRAM芯片上邊的多存儲體構(gòu)成的存儲單元陣列中的存儲單元的缺陷的分布遵從泊松分布。
Pλ(n)＝λnexp(-λ)/n！..................(1)上式(1)，在芯片上邊的存儲單元的缺陷的平均數(shù)為λ個的情況下，表示存在著n個缺陷。
如果規(guī)定可以用一個備用部件來補救一個缺陷，若在芯片上邊有R個備用部件，則可以得到下式所示的補救率。
Sλ(R)=Σn=0RPλ(n).........(2)]]>其中，若假定把存儲單元的平均缺陷數(shù)設(shè)想為20并希望95％以上的補救率，則將變成為[式3]S20(28)＝0.966..................(3)結(jié)果變成為只要準(zhǔn)備28個備用部件即可。
根據(jù)上述那樣的假定，雖然變成為28個熔絲組的裝置，但在把補救單位分成16個存儲體的情況下，應(yīng)當(dāng)準(zhǔn)備的備用部件數(shù)將增加。即，變成為[式4]{S20/16(8)}16＝0.998，{S20/16(4)}16＝0.864......(4)結(jié)果變成為在各個存儲體中需要8個備用部件。
在實施例1中，如圖1所示，具備分別在存儲單元陣列的多個單位(在本例中為16個標(biāo)準(zhǔn)存儲體BANK0～BANK15)中設(shè)置的第1備用部件；在與上述16個標(biāo)準(zhǔn)存儲體BANK0～BANK15不同的別的備用存儲體BANKP中設(shè)置的第2備用部件(例如，4個備用部件)；把上述第2備用部件選擇性地分配給上述16個標(biāo)準(zhǔn)存儲體BANK0～BANK15內(nèi)的任意存儲體的分配裝置。
在這里，考慮如下的構(gòu)成16個存儲體BANK0～BANK15的每一個中都準(zhǔn)備有例如4個備用部件，除此之外，在各個存儲體中還具備可以共用(但是，具有存儲應(yīng)用于哪一個存儲體的裝置)的例如4個備用部件。
如上所述，采用減少在作為補救單位的各個存儲體中具備的備用部件個數(shù)，另外準(zhǔn)備少數(shù)備用部件，把它們分給多個存儲體中的某一個到少數(shù)任意存儲體的辦法，使得在存儲單元的缺陷不均衡存在的情況下可以應(yīng)付。
即，16個存儲體BANK0～BANK15中的15個存儲體，存儲單元的不合格數(shù)(缺陷數(shù))在4以內(nèi)，只有剩下的1個存儲體存儲單元的不合格數(shù)在5個以上8個以下所具有的概率為[式5]{S20/16(8)-S20/16(4)}·16·{S20/16(4)}15＝0.127...(5)此外，存儲單元的不合格數(shù)在5個以上8個以下的存儲體為2的概率為{式6}{S20/16(8)-S20/16(4)}2·120·{S20/16(4)}14＝0.009...(6)由于該概率小，故各個存儲體共用的備用部件要先準(zhǔn)備好4個，如果預(yù)先作成為使得與存儲單元的不合格不均衡得多的一個存儲體對應(yīng)，則可以得到以下的補救率0.864+0.127＝0.991圖1概略性地示出了實施例1的多存儲體構(gòu)成的DRAM的關(guān)鍵部位的構(gòu)成。在這里，作為進行不合格存儲單元的補救的冗余電路，舉出的是具備以行單位對不合格存儲單元進行補救的行備用部件，不具備以列單位進行補救的列備用部件的情況下的例子存儲單元陣列整體，具有分割成16個的存儲體(標(biāo)準(zhǔn)存儲體)BNAK0～BANK15和1個備用存儲體BANKP。各個標(biāo)準(zhǔn)存儲體BANK0～BANK15具備4個備用部件(分散備用)，與上述256個通常的行譯碼器(標(biāo)準(zhǔn)行譯碼器)NRD0～NRD255和上述4個備用部件對應(yīng)，具備4個備用行譯碼器SRD0～SRD3，一個標(biāo)準(zhǔn)行譯碼器接受4條標(biāo)準(zhǔn)字線WL，一個備用行譯碼器接受4條備用字線SWL。上述行譯碼器NRD0～NRD255對行地址譯碼，進行標(biāo)準(zhǔn)字線WL的選擇。
在上述一個備用存儲體BANKP中，集中配置可以超越上述各個存儲體BANK0～BANK15共通使用的4個備用部件(共用備用部件)，與上述4個備用部件對應(yīng)起來設(shè)置4個備用行譯碼器SRD0～SRD3。因此，構(gòu)成為使得被選備用行譯碼器SRD0～SRD3先鎖存該選擇狀態(tài)，其次，直到預(yù)充電指令到來為止得以進行保持。
列譯碼器CD對列地址譯碼，進行標(biāo)準(zhǔn)存儲體BANK0～BANK15、備用存儲體BANKP的列選。
圖2代表性地示出了圖1中的標(biāo)準(zhǔn)存儲體BANK0～BANK15中的一個。
圖2所示的存儲體，具有配置在行方向上的字線WLi；備用字線SWLi；在與它們垂直的列方向上配置的位線對BLi、bBLi和由與各個交叉部分對應(yīng)地配置(矩陣配置)的存儲單元MC構(gòu)成的子單元陣列部分21；配置在該子單元陣列部分21的兩側(cè)，用讀出放大器對從被選的行存儲單元MC讀出到位線BLi或bBLi上的數(shù)據(jù)進行放大，并通過被列譯碼器選擇的列開關(guān)輸出數(shù)據(jù)的讀出放大器列22。
各個標(biāo)準(zhǔn)存儲體BANK0～BANK15，如上所述，具備256個標(biāo)準(zhǔn)行譯碼器NRD0～NRD255和4個備用行譯碼器SRD0～SRD3，一個標(biāo)準(zhǔn)行譯碼器接受4條字線WL，一個備用行譯碼器接受4條備用字線SWL。在本例中，示出的是在一個存儲體內(nèi)存在4條×256＝1024條字線WL和4條×4＝16條備用字線SWL和2048對的位線對BL/bBL的例子。
另外，并不限于上述那樣一個行譯碼器接受4條字線WL的形式，采用別的形式也是可能的。此外，讀出放大器列22既可以是在相鄰的存儲體間共有的形式的讀出放大器列，也可以是在每一個存儲體內(nèi)獨立的讀出放大器列。
在圖1中，為了控制置換，作為存儲不合格存儲單元的地址的非易失性存儲電路，設(shè)有充分超過了在整個單元陣列內(nèi)的平均缺陷數(shù)(在本例中設(shè)想為10個)的28個熔絲組FS0～FS27。作為各熔絲組FS0～FS27的輸出信號，連接2條置換控制信號線RWLON1、RWLON2和4條備用行譯碼器選擇線SRDact0～SRDact3。
上述第1置換控制信號線RWLON1的信號選擇控制標(biāo)準(zhǔn)存儲體BANK0～BANK15的各4個備用行譯碼器SRD0～SRD3。第2置換控制信號線SWLON2的信號選擇控制備用存儲體BANKP的4個備用行譯碼器SRD0～SRD3。
此外，上述4條備用行譯碼器選擇線SRDact0～SRDact3的信號，用來指定選擇全部存儲體BANK0～BANK15、BANKP的各4個備用行譯碼器SRD0～SRD3中的哪一個。
此外，各個標(biāo)準(zhǔn)存儲體BANK0～BANK15的256個標(biāo)準(zhǔn)譯碼器NRD0～NRD255，通過或門電路NOR，作為激活/非激活控制信號，分別供給上述2條置換控制信號線RWLON1、RWLON2的信號，2條置換控制信號線RWLON1、RWLON2中的任意一條，在非激活狀態(tài)(‘L’電平)時，也被驅(qū)動，2條置換控制信號線RWLON1、RWLON2中的任意一條在激活狀態(tài)(‘H“電平)時則變成為不被驅(qū)動。
另外，上述存儲體BANK0～BANK15被構(gòu)成為可以連續(xù)地激活，在某一存儲體被激活之后，在再次被預(yù)充電之前，別的存儲體也可以被存取。即，被選的存儲體的行譯碼器NRD0～NRD255、備用行譯碼器SRD0～SRD3，被構(gòu)成為鎖存其選擇狀態(tài)，使得可以進行保持直到下一個預(yù)充電指令到來為止。
作為其具體例，與各個存儲體BANK0～BANK15對應(yīng)地設(shè)置16條存儲體激活線BACT0～BACT15(未畫出來)。這些存儲體激活線BACT0～BACT15，在選擇激活對應(yīng)的存儲體期間為‘H’，在除此之外的期間為‘L’。因此，被構(gòu)成為鎖存與所選擇的存儲體對應(yīng)的行譯碼器(標(biāo)準(zhǔn)譯碼器或備用行譯碼器)，使得可以進行保持直到與該存儲體對應(yīng)的預(yù)充電指令到來為止。即，有可能使所選擇的存儲體中的行譯碼器NRD0～NRD255和4個備用行譯碼器SRD0～SRD3之內(nèi)，借助于提供不同的存儲體間與存取間隔對應(yīng)的脈沖的地址線AR的信號等進行選擇的行譯碼器，直到與該存儲體對應(yīng)的預(yù)充電指令到來為止變成為ON。
圖3代表性地取出圖1中的熔絲組之內(nèi)的一個并示出了具體的構(gòu)成例。
在圖3所示的熔絲組中，16條熔絲f1～f16內(nèi)的2條熔絲f1～f12存儲指定存儲單元的不合格地址的信息(還含有究竟是哪一個存儲體的信息)。上述12條熔絲f1～f12之內(nèi)，8條熔絲f1～f8指定與存儲體內(nèi)的256個行譯碼器之間的對應(yīng)關(guān)系，剩下的4條熔絲f9～f12存儲選擇16個存儲體BANK0～BANK15的信息。
熔絲f13是選擇標(biāo)準(zhǔn)存儲體BANK0～BANK15中的備用部件的選通熔絲，熔絲f14是選擇備用存儲體BANKP中的備用部件的選通熔絲，剩下的2條熔絲f15、f16存儲指定與標(biāo)準(zhǔn)存儲體BANK0～BANK15和備用存儲體BANKP內(nèi)的4個備用存儲體SRD0～SRD3的哪一個對應(yīng)的信息。
在這種情況下，在本例的DRAM中，由于可以有存儲體的連續(xù)存取，由于不可能用一個備用存儲體BANKP與多個標(biāo)準(zhǔn)存儲體BANK0～BANK15的行缺陷對應(yīng)，故結(jié)果就變成為備用存儲體BANKP和標(biāo)準(zhǔn)存儲體BANK0～BANK15中的不論哪一個對應(yīng)，上述熔絲f13、f14可以僅僅切斷其中的一方。
上述各個熔絲f1～f16，不論哪一個，都與預(yù)充電用PMOS晶體管TP和選擇用NMOS晶體管TN一起，直接連接在電源(Vcc)節(jié)點和接地(Vss)節(jié)點之間。
這樣一來，每一個熔絲的存儲信息(熔絲數(shù)據(jù))，在PMOS晶體管TP導(dǎo)通(ON)、NMOS晶體管TN切斷(OFF)并被預(yù)充電后，在PMOS晶體管TP切斷(OFF)，NMOS晶體管TN導(dǎo)通(ON)的狀態(tài)下進行讀出。這時，若該熔絲被切斷，則輸出‘H’電平，若該熔絲未被切斷，則輸出‘L’電平。
從上述12條熔絲f1～f12讀出來的(預(yù)先存儲起來的)熔絲數(shù)據(jù)(也包括究竟是存儲單元的哪一個存儲體在內(nèi)的不合格地址)和與從外部供給的輸入地址對應(yīng)的行地址A0～A7、存儲體地址B0～B3的各個位信號輸入到12個比較電路CMP中去，對應(yīng)的熔絲數(shù)據(jù)的邏輯電平和地址位的邏輯電平分別進行比較，進行兩者的一致檢測。
然后，12個比較電路CMP的各個輸出，向第1與門電路AND1輸入，在所有的12個比較電路CMP都檢測出一致時，第1與門電路AND1的輸出變成為激活狀態(tài)(‘H’)。借助于此，譯碼器dec1被激活，對在2條熔絲f15、f16中存儲的熔絲數(shù)據(jù)C1、C2進行譯碼，在連接在該譯碼器Dec1的輸出一側(cè)的4條備用行譯碼器選擇線SRDact0～SRDact3上出現(xiàn)譯碼輸出，指定標(biāo)準(zhǔn)存儲體BANK0～BANK15和備用存儲體BANKP內(nèi)的4個備用行譯碼器SRD0～SRD3之內(nèi)的一個備用行譯碼器。
此外，上述第1與門電路AND1的輸出和在熔絲f13中存儲的熔絲數(shù)據(jù)向第2與門電路AND2輸入，第1與門電路AND1的輸出和在熔絲f14中存儲的熔絲數(shù)據(jù)向第3與門電路AND3輸入。在上述第2與門電路AND2的輸出一側(cè)，通過取用所有的熔絲組FS0～FS27的第2與門電路AND2的各個輸出的邏輯和的第1或門電路OR1，連接上述第1置換控制線RWLON1。此外，在第3與門電路AND3的輸出一側(cè)，通過取用所有的熔絲組FS0～FS27的第3與門電路AND3的各個輸出的邏輯和的第2或門電路OR2，連接上述第2置換控制線RWLON2。
因此，當(dāng)?shù)?與門電路AND1的輸出變成為激活狀態(tài)(‘H’)時，與2條熔絲f13、f14中的哪一條被切斷相對應(yīng)起來，第2與門電路AND2、第3與門電路AND3的輸出中的不論哪一方(即，置換控制線RWLON1、RWLON2中的不論哪一方)將變成為‘H’。
借助于此，與按理說應(yīng)被來自外部的輸入地址選擇的標(biāo)準(zhǔn)存儲體BANK0～BANK15的特定的行譯碼器對應(yīng)的或非門電路NOR的輸出將變成為‘L’，上述特定的行譯碼器則借助于該或非門電路NOR的輸出非激活。
與此同時，被備用行譯碼器選擇線SRDact0～SRDact3中的任意一條和置換控制線RWLON1的信號選擇的標(biāo)準(zhǔn)存儲體BANK0～BANK15內(nèi)的特定的備用行譯碼器，或被備用行譯碼器選擇線SRDact0～SRDact3中的任意一條和置換控制線RWLON2的信號選擇的備用存儲體BANKP內(nèi)的特定的備用行譯碼器被激活。
如上所述，實施例1中，預(yù)先準(zhǔn)備好集中配置了備用部件的一個備用存儲體BANKP，在缺陷個數(shù)超過了4這樣的缺陷多的標(biāo)準(zhǔn)存儲體頂多只有一個的情況下，采用使該一個標(biāo)準(zhǔn)存儲體與一個備用存儲體BANKP對應(yīng)的辦法，總數(shù)為68(＝4×17個存儲體)個即可。
對此，在把全部備用部件分散到各個存儲體中的現(xiàn)有的DRAM中，即便是在不合格數(shù)超過4的這種存儲體頂多只有一個的情況下，在各個存儲體中也需要8個備用部件，由于總備用部件數(shù)需要128(＝8×16個存儲體)個之多，故在本例中，總備用部件數(shù)已經(jīng)激減，得以使芯片的面積效率顯著地提高。
<實施例2>
對實施例2進行說明，該實施例2，即便是在取決于單元陣列的缺陷分布不合格數(shù)超過了4這樣的存儲體存在多個的情況下，也采用在芯片的面積效率比現(xiàn)有的DRAM提高的范圍內(nèi)設(shè)置多個備用存儲體的辦法進行對付。
圖4概略性地示出了實施例2的多存儲體構(gòu)成的DRAM的關(guān)鍵部位的構(gòu)成。
圖4所示的DRAM，與參照圖1所述的DRAM比較，由于在如下的點上構(gòu)成和動作不同，除此之外則相同，故賦予與圖1中同一標(biāo)號。
(1)設(shè)有2個備用存儲體(第1備用存儲體BANKSP1和第2備用存儲體BANKSP2)，在各個備用存儲體BANKSP1、BANKSP2中具備4個備用部件(共用備用部件)。
(2)在各個熔絲組FS0a～FS27a中，如圖3所示，通過第1或門電路OR1、第2或門電路OR2連接第1置換控制信號線RWLON1、第2置換控制信號線RWLON2，同樣，通過第3或門電路(未畫出來)連接第3置換控制信號線RWLON3，此外，還連接4條備用行譯碼器選擇線SRDact0～SRDact3。在這種情況下，第1置換控制信號線RWLON1的信號用來選擇控制標(biāo)準(zhǔn)存儲體BANK0～BANK15的備用行譯碼器SRD0～SRD3，第2置換控制信號線RWLON2的信號用來選擇控制第1備用存儲體BANKSP1的備用行譯碼器SRD0～SRD3，第3置換控制信號線RWLON3的信號用來選擇控制第2備用存儲體BANKSP2的備用行譯碼器SRD0～SRD3，4條備用行譯碼器選擇線SRDact0～SRDact3的信號分別用來對應(yīng)地指定全部存儲體BANK0～BANK15、BANKSP1、BANKSP2的4個備用行譯碼器SRD0～SRD3。
這樣一來，各個標(biāo)準(zhǔn)存儲體BANK0～BANK15的標(biāo)準(zhǔn)譯碼器NRD0～NRD255分別通過或非門電路NOR作為激活/非激活控制信號供給上述3條置換控制信號線RWLON1、RWLON2、RWLON3的信號，3條置換控制信號線RWLON1、RWLON2、RWLON3的不論哪一條都為非激活狀態(tài)(‘L’電平)時，被驅(qū)動，在3條置換控制信號線RWLON1、RWLON2、RWLON3的不論哪一條都為激活狀態(tài)(‘H’電平)時，則不被驅(qū)動。
倘采用上述實施例2的DRAM，除了可以得到基本上與實施例1的DRAM同樣的效果之外，在取決于存儲單元的缺陷分布不合格數(shù)超過4這樣的存儲體有多個的情況下，也可以在芯片的面積效率比現(xiàn)有的DRAM提高的范圍內(nèi)進行補救。
<實施例3>
在實施例1中，不論哪一個熔絲組FS0～FS27都構(gòu)成為既可以選擇標(biāo)準(zhǔn)存儲體BANK0～BANK15的備用部件又可以選擇備用存儲體BANKP的備用部件，在這里，對于備用存儲體BANKP的備用部件來說，對變更為使得使用1對1地對應(yīng)的熔絲組的實施例3進行說明。
圖5概略性地示出了實施例3的多存儲體構(gòu)成的DRAM的關(guān)鍵部位的構(gòu)成。
圖5所示的DRAM，與參照圖1所述的DRAM比較，在28個的熔絲組FS0b～FS27b中，4個熔絲組FS24b～FS27b被分配為與備用存儲體BANKSP的4個備用部件對應(yīng)的4個備用行譯碼器SRD0～SRD3一一對應(yīng)地進行指定。剩下的24個熔絲組FS0b～FS13b則被分配為指定標(biāo)準(zhǔn)存儲體BANK0～BANK15的備用行譯碼器SRD0～SRD3。因此，在24個熔絲組FS0b～FS23b上，通過或門電路(未畫出來)連接置換控制線，在4個熔絲組FS24b～FS27b上，對應(yīng)地連接置換控制線RWLON1～RWLON4。由于這5條置換控制線RWLON1～RWLON4的信號通過或非門電路并作為標(biāo)準(zhǔn)存儲體BANK0～BANK15的備用行譯碼器SRD0～SRD3的控制輸入這一點不同，而除此之外皆相同，故賦予與圖1中同一標(biāo)號。
在這種情況下，熔絲組FS0b～FS27b，與圖4中的熔絲組FS0～FS27比較，由于不再需要選擇備用存儲體BANKSP中的備用部件的選通熔絲f14，備用存儲體BANKSP用的4個熔絲組FS24b～FS27b不再需要指定與4個備用行譯碼器SRD0～SRD3之間的對應(yīng)關(guān)系的熔絲f15、f16和與之對應(yīng)的熔絲數(shù)據(jù)C1、C2的譯碼器Dec1，故可以減少總?cè)劢z數(shù)。
倘采用上述實施例3的DRAM，除可以得到基本上與實施例1的DRAM同樣的效果外，還可以減少熔絲組FS0b～FS27b的總?cè)劢z數(shù)。
<實施例1～3的存儲體的變形例>
圖6詳細地示出了參照圖2所述的存儲體的變形例。
該存儲體具有子單元陣列部分61和均衡電路·讀出放大器列62。均衡電路·讀出放大器列62配置在子單元陣列部分61的兩側(cè)，含有受均衡信號EQL控制用來把位線對BL/bBL預(yù)充電·均衡為位線均衡電位VBLEQ的多個均衡電路PREQ和對從被選行的存儲單元MC讀出到位線BL或bBL上的數(shù)據(jù)進行讀出放大的多個讀出放大器SA。
上述讀出放大器SA，通過用從上述列譯碼器CD輸出的列選擇信號進行控制的列開關(guān)(未畫出來)與數(shù)據(jù)線之間進行數(shù)據(jù)授受。此外，為了控制上述均衡電路·讀出放大器列62，在存儲體中還設(shè)置有含有均衡信號產(chǎn)生電路的讀出放大器控制電路(未畫出來)。
實施讀出放大器控制電路，在供給了用來使對應(yīng)的存儲體激活的存儲體激活信號時(存儲體激活指令時)，對于對應(yīng)的存儲體解除位線均衡變成為等待字線選擇的狀態(tài)。
另外，在上述實施例1～3中，雖然說明的是進行不合格字線的置換的情況，但是，在進行不合格列選擇線的置換的情況下，也可以以實施例1～3為準(zhǔn)則進行應(yīng)用。
<實施例4>
圖7概略性地示出了實施例4的多存儲體構(gòu)成的DRAM的關(guān)鍵部位的構(gòu)成。在這里，舉出作為進行不合格存儲單元的補救的冗余電路，具備以行單位對不合格存儲單元進行補救的行備用部件，不具備以列單位進行補救的列備用部件的情況的例子。
圖7所示的DRAM的特征，是具備把各個子陣列SUBA1-0～SUBA1-7、SBUA2-0～SUBA27中的多個備用部件之內(nèi)的至少一部分，選擇性地分配給屬于同一存儲體的別的子陣列的分配裝置這一點。
由于具備該分配裝置，故可以用同一存儲體內(nèi)的別的子陣列內(nèi)的行備用部件置換某一子陣列內(nèi)的不合格的行。另外，在現(xiàn)有的DRAM中，只能用同一存儲體內(nèi)的行備用部件置換某一子陣列內(nèi)的不合格的行。
上述分配裝置具有下述構(gòu)成要素。
即，與構(gòu)成8個存儲體BANK0～BANK7的2組子陣列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA27)對應(yīng)起來設(shè)置，具有用來對應(yīng)地選擇指定各組的子陣列的2條標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu、NWLONd，和用來對應(yīng)地選擇指定上述各組的子陣列的2條備用譯碼器選擇控制線SWLONu、SWLONd。此外，還具備具有在根據(jù)不合格地址的一致檢測結(jié)果選擇性地驅(qū)動備用譯碼器SRD0～SRD7時，根據(jù)預(yù)先存儲的與子陣列的各組之間的對應(yīng)關(guān)系信息，輸出用來選擇性地指定上述2條備用譯碼器選擇控制線SWLONu、SWLONd的功能的熔絲組FS0c～FS27c。
在這里，首先，說明圖7所示的DRAM的概要。該DRAM，為了實現(xiàn)上述分配裝置，具有以下的(1)～(4)所述的那種構(gòu)成上的特征。
(1)與8個存儲體對應(yīng)地設(shè)置8條存儲體激活線BACT0～BACT7，這些存儲體激活線BACT0～BACT7選擇對應(yīng)的存儲體，在激活期間變成為‘H’，此外的期間變成為‘L’。
(2)在8個存儲體BANK0～BANK7之內(nèi)，把第1標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu連接到構(gòu)成第1組的8個子單元陣列(SUBA1-0～SUBA1-7)中的標(biāo)準(zhǔn)行譯碼器NRD0～NRD255上，把第2標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONd連接到構(gòu)成第2組的剩下的8個子單元陣列(SUBA2-0～SUBA2-7)中的標(biāo)準(zhǔn)行譯碼器NRD0～NRD255上。
(3)在8個存儲體BANK0～BANK7之內(nèi)，把第1備用行譯碼器選擇控制線SWLONu連接到構(gòu)成第1組的8個子單元陣列(SUBA1-0～SUBA1-7)中的備用行譯碼器SRD0～SRD255上，把第2備用行譯碼器選擇控制線SWLONd連接到構(gòu)成第2組的剩下的8個子單元陣列(SUBA2-0～SUBA2-7)中的備用行譯碼器SRD0～SRD255上。
(4)作為存儲不合格存儲單元的地址的非易失性存儲電路而設(shè)置的28個熔絲組FS0c～FS27c，如后述那樣，通過與門電路(未畫出來)連接到上述2條標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu、NWLONd上，此外，還通過或門電路(未畫出來)連接到上述2條備用行譯碼器選擇控制線SWLONu、SWLONd上。
(5)與各個子陣列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7對應(yīng)地設(shè)置的讀出放大器控制電路SACa，在從對應(yīng)的存儲體激活線BACT0～BACT7供給存儲體激活信號時(存儲體激活指令時)，對于8個存儲體BANK0～BANK7中的2組子單元陣列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)，分別解除位線均衡，變成為等待字線選擇的狀態(tài)。
然后，在等待用熔絲組進行的標(biāo)準(zhǔn)譯碼器的選擇/備用行譯碼器的選擇判定后，對于在2組子單元陣列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)之內(nèi)應(yīng)當(dāng)激活的一組子單元陣列，繼續(xù)位線均衡的解除狀態(tài)，對于應(yīng)當(dāng)變成為非激活狀態(tài)的一組子單元陣列，則控制為使得重開位線均衡電路的均衡化。
在這里，說明上邊所說的(1)～(5)的構(gòu)成的動作。
例如，在想存取屬于存儲體BANK0的第1組的一個子單元陣列SUBA1-0的情況下，分別和與存儲體BANK0對應(yīng)的2個子單元陣列SUBA1-0、SUBA2-0對應(yīng)的均衡電路將變成為切斷(OFF)。
在這種情況下，在不合格地址與外部地址不一致的情況下(非置換時)，僅僅上述2條標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu、NWLONd之內(nèi)的第1標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu被熔絲組FS0c～FS27c的輸出激活，屬于上述BANK0的第1組的僅僅一個子單元陣列SUBA1-0被存取，該子單元陣列SUBA1-0的標(biāo)準(zhǔn)行譯碼器NRD0～NRD255的不論哪一個根據(jù)外部地址被選。于是，與屬于上述BANK0的第2組的一個子單元陣列SUBA2-0對應(yīng)的均衡電路變成為導(dǎo)通(ON)，該子單元陣列SUBA2-0變成為非激活狀態(tài)。
對此，在上述不合格地址和外部地址一致的情況下(置換時)，僅僅上述4條選擇控制線NWLONu、NWLONd、SWLONu、SWLONd之內(nèi)的2條備用行譯碼器選擇控制線SWLONu、SWLONd之內(nèi)的不論那一條備用行譯碼器選擇控制線被激活，在這種情況下，若第1備用行譯碼器選擇控制線SWLONu被激活，則屬于上述存儲體BANK0的第1組的一個子單元陣列SUBA1-0內(nèi)的備用行譯碼器SRD0～SRD7中的任意一個被熔絲組FS0c～FS27c的輸出選擇。于是，與屬于上述BANK0的第2組的一個子單元陣列SUBA2-0對應(yīng)的均衡電路變成為導(dǎo)通(ON)，該子單元陣列SUBA2-0變成為非激活狀態(tài)。
其次，詳細地說明圖7所示的DRAM的構(gòu)成。
存儲單元陣列全體，被分割成分別由2個子單元陣列構(gòu)成的8個存儲體BANK0～BANK7。即，8個存儲體BANK0～BANK7，被劃分為構(gòu)成第1組的8個子單元陣列(SUBA1-0～SUBA1-7)和構(gòu)成第2組的8個子單元陣列(SUBA2-0～SUBA2-7)這么2組。這些存儲體存儲體BANK0～BANK7被構(gòu)成為可以連續(xù)地激活，在某一存儲體被激活之后，在再次被預(yù)充電(變成為等待狀態(tài))之前，別的存儲體也可以被存取。
列譯碼器CD對列地址AC進行譯碼，進行各個子單元陣列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7的列選。
各個子單元陣列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7，如圖8所示，具有子單元陣列部分71和均衡電路·讀出放大器列72。
在圖8中，子單元陣列部分71，由配置在行方向上的字線WL、備用字線SWL、配置在與這些垂直的列方向上的位線對BL/bBL和與各個交叉部分對應(yīng)地配置的存儲單元MC構(gòu)成。在本例中，舉出的是這樣的例子一個標(biāo)準(zhǔn)行譯碼器接受4條字線WL，一個備用行譯碼器接受4條備用字線SWL，一個子單元陣列部分71內(nèi)存在4條×256＝1024條字線WL和4條×8＝32條備用字線SWL和2048對的位線對BL/bBL。
此外，均衡電路·讀出放大器列72配置在上述子單元陣列部分71的兩側(cè)，含有被EQL控制且用來把位線對BL/bBL預(yù)充電·均衡為位線均衡電位VBLEQ的多個均衡電路PREQ和對從被選行的存儲單元MC讀出到位線BL或bBL上的數(shù)據(jù)進行讀出放大的多個讀出放大器SA。
上述讀出放大器SA，通過用從上述列譯碼器CD輸出的列選擇信號進行控制的列開關(guān)(未畫出來)與數(shù)據(jù)線之間(未畫出來)進行數(shù)據(jù)授受。
另外，并不限于上述那樣地一個行譯碼器接受4條字線WL的形式，還可以采用別的形式。
再有，與各個子單元陣列SUBA1-0～～SUBA1-7、SUBA2-0～SUBA2-7對應(yīng)地分別設(shè)有256個標(biāo)準(zhǔn)行譯碼器NRD0～NRD255、8個備用行譯碼器SRD0～SRD7、用來控制配置在子單元陣列部分的兩側(cè)的均衡電路·讀出放大器列72的讀出放大器控制電路SACa。該讀出放大器控制電路SACa含有產(chǎn)生用來供向?qū)?yīng)的均衡電路·讀出放大器列72的均衡電路PREQ的信號的均衡信號產(chǎn)生電路。
在上述8個存儲體BANK0～BANK7之內(nèi)，構(gòu)成第1組的8個子單元陣列(SUBA1-0～SUBA1-7)中的標(biāo)準(zhǔn)行譯碼器NRD0～NRD255上，連接用來對之進行控制的第1標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu(在選擇時變成為激活狀態(tài)‘H’電平)。
此外，構(gòu)成第2組的剩下的8個子單元陣列(SUBA2-0～SUBA2-7)中的標(biāo)準(zhǔn)行譯碼器NRD0～NRD255上，連接用來對之進行選擇控制的第2標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONd(選擇時變成為激活狀態(tài)‘H’電平)。
此外，在構(gòu)成上述第1組的8個子單元陣列(SUBA1-0～SUBA1-7)中的備用行譯碼器SRD0～SRD255上，連接用來對之進行控制的第1備用行譯碼器選擇控制線SWLONu(在選擇時變成為激活狀態(tài)‘H’電平)。
此外，構(gòu)成上述第2組的8個子單元陣列(SUBA2-0～SUBA2-7)中的備用行譯碼器SRD0～SRD255上，連接用來對之進行選擇控制的第2備用行譯碼器選擇控制線SWLONd(選擇時變成為激活狀態(tài)‘H’電平)。
此外，在全部存儲體BANK0～BANK7的各8個備用行譯碼器SRD0～SRD7上，連接用來指定究竟選擇8個之內(nèi)哪一個的8條備用行譯碼器激活線SRDact0～SRDact7(選擇時變成為激活狀態(tài)‘H’電平)。
此外，與上述8個存儲體BANK0～BANK7對應(yīng)地設(shè)置8條存儲體激活線BACT0～BACT7。這些存儲體激活線BACT0～BACT7，在選擇對應(yīng)的存儲體而激活期間變成為‘H’，在此外的期間則變成為‘L’。因此，就被構(gòu)成為鎖存與被選存儲體對應(yīng)的行譯碼器(標(biāo)準(zhǔn)行譯碼器或備用行譯碼器)的選擇狀態(tài)，使得可以保持選擇狀態(tài)直到對該存儲體的預(yù)充電指令到來為止。
即，在被選存儲體中的行譯碼器NRD0～NRD255和8個備用行譯碼器SRD0～SRD7之內(nèi)，可以使被在不同的存儲體間提供與存取間隔對應(yīng)的脈沖的地址線AR、第1標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu、第2標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONd、第1備用行譯碼器選擇控制線SWLONu、第2備用行譯碼器選擇控制線SWLONd、8條備用行譯碼器激活線SRDact0～SRDact7的各個信號選擇的數(shù)據(jù)變成為ON，直到對該存儲體的預(yù)充電指令到來為止。
圖9代表性地取出圖7中的熔絲組FS0c～FS27c之內(nèi)的一個示出了具體的構(gòu)成例。
該熔絲組具有以下特征。
(1)附加有1條熔絲f17，這條熔絲用來根據(jù)其導(dǎo)通/切斷狀態(tài)，指定構(gòu)成上述8個存儲體BANK0～BANK7的2組子單元陣列之內(nèi)選擇哪一組子單元陣列的備用部件。
(2)輸入上述12個比較電路CMP的輸出和熔絲f13的輸出的多輸入與門電路AND的輸出和上述熔絲f17的輸出，向2輸入的第1與門電路AND1輸入且取用邏輯與。因此，所有的熔絲組FS0c～FS27c的第1與門電路AND1的各個邏輯與輸出，通過第1或門電路OR1向第1備用行譯碼器選擇控制線SWLONu輸出。此外，上述熔絲f17的輸出被反相器IV1反轉(zhuǎn)后的信號和上述與門電路AND的輸出，向2輸入的與門電路AND2輸入且取用邏輯與。因此，所有的熔絲組FS0c～FS27c的第2與門電路AND2的各個邏輯與輸出，通過第2或門電路OR2向第2備用行譯碼器選擇控制線SWLONd輸出。
(3)輸入上述12個比較電路CMP的輸出和熔絲f13的輸出的或非門電路NAND的輸出和用來指定選擇構(gòu)成上述8個存儲體BANK0～BANK7的2組子陣列之內(nèi)的哪一組的子陣列的地址位A8的信號，向2輸入的第3與門電路AND3輸入且取用邏輯與。因此，所有的熔絲組FS0c～FS27c的第3與門電路AND3的各個邏輯與輸出，通過第5與門電路AND5向第1標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu輸出。此外，上述地址位A8被反相器IV2反轉(zhuǎn)后的信號和上述或非門電路NAND的輸出，向2輸入的第4與門電路AND4輸入且取用邏輯與。因此，所有的熔絲組FS0c～FS27c的第4與門電路AND4的各個邏輯與輸出，通過第6與門電路AND6向第2標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONd輸出。
即，在圖9所示的熔絲組中，16條熔絲f1～f16之內(nèi)的12條熔絲f1～f12存儲指定存儲單元不合格地址的信息(也含有究竟是哪一個存儲體的信息)，1條熔絲f13存儲表示是否使用該熔絲組的信息，3條熔絲f14～f16存儲指定使之與存儲體內(nèi)的8個備用行譯碼器SRD0～SRD7中的哪一個對應(yīng)的信息。
在上述不合格地址指定信息存儲用的12條熔絲f1～f12內(nèi)，8條熔絲f1～f8指定與存儲體內(nèi)的256個標(biāo)準(zhǔn)行譯碼器NRS0～NRS255之間的對應(yīng)關(guān)系，剩下的4條熔絲f9～f12存儲用來選擇16個子陣列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7的信息。
上述各個熔絲f1～f16，不論哪一條預(yù)充電用PMOS晶體管TP和選擇用NMOS晶體管TN都串聯(lián)地連接在電源(Vcc)節(jié)點和接地(Vss)節(jié)點之間。
因此，在各個熔絲的存儲信息(熔絲數(shù)據(jù))，在因PMOS晶體管TP導(dǎo)通、NMOS晶體管TN被切斷而預(yù)充電之后，在PMOS晶體管TP被切斷、NMOS晶體管TN變成為導(dǎo)通的狀態(tài)下被讀出。這時，若該熔絲被切斷則輸出‘H’電平，若該熔絲未被切斷則輸出‘L’電平。
從上述12條熔絲f1～f12讀出來的熔絲數(shù)據(jù)和與地址輸入對應(yīng)的行地址A0～A7、存儲體地址B0～B2、行地址A8的各個位信號，分別輸入比較電路CMP。該比較電路CMP借助于比較信號控制比較動作，對熔絲數(shù)據(jù)和地址輸入進行比較并進行兩者的一致檢測。
上述行地址A8，用來區(qū)別構(gòu)成存儲體BANK0～BANK7的2組子陣列(在圖7中，上側(cè)的組SUBA1-0～SUBA1-7和下側(cè)的組SUBA2-0～SUBA2-7)。
因此，與上述行地址A0～A7、存儲體地址B0～B2、行地址A8對應(yīng)的12個比較電路CMP的各個檢測輸出和上述激活信息存儲用熔絲f13的輸出，向與門電路AND輸入并取其邏輯與。
譯碼器DEC，作為激活/非激活性控制信號向譯碼器DEC輸入與上述與門電路AND的輸出同相的控制信號SWLON’，對熔絲f14～f16的輸出數(shù)據(jù)進行譯碼，并向8條備用行譯碼器激活線SRDact0～SRDact7輸出。
此外，與上述行地址A0～A7、存儲體地址B0～B2、行地址A8對應(yīng)的12個比較電路CMP的各個檢測輸出和上述激活信息存儲用熔絲f13的輸出，向與非門電路NAND輸入并取其邏輯或。
其次，參照圖10(a)、(b)，說明在圖7所示的熔絲組中，在熔絲f13的數(shù)據(jù)為‘H’狀態(tài)的情況下的動作。
在地址輸入A0～A7、B0～B2和熔絲f1～f12的數(shù)據(jù)一致(冗余命中，redundancy hit)時，與門電路AND的輸出在一定期間變成為‘H’(在其它的期間為‘L’)。
這樣一來，相應(yīng)于熔絲f17的導(dǎo)通切斷狀態(tài)，第1備用行譯碼器選擇控制線SWLONu或第2備用行譯碼器選擇控制線SWLONd在一定期間變成為‘H’(此外的期間為‘L’)，2組子陣列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)之內(nèi)的被選擇的1組子陣列的備用行譯碼器SRD0～SRD7的激活就成為可能。
這時，譯碼器DEC被控制信號SWLON’激活，相應(yīng)于熔絲f14～f16的熔絲數(shù)據(jù)，使8條備用行譯碼器激活線SRDact0～SRDact7之內(nèi)的1條SRDacti變成為‘H’，選擇選擇子陣列內(nèi)的8個備用行譯碼器SRD0～SRD7內(nèi)的一個。
此外，在上述冗余命中時，與非門電路NAND的輸出，在一定期間將變成為‘L’(與上述與門電路AND的輸出的邏輯電平相反)(此外的期間為‘L’)。這時，第1標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu和第2標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONd為‘L’而與行地址A8的邏輯電平無關(guān)，選擇子陣列的標(biāo)準(zhǔn)行譯碼器NRD0～NRD255則變成為非激活狀態(tài)。
另一方面，在上述地址輸入和熔絲數(shù)據(jù)不一致(冗余遺漏，redundancy miss)時，在某一期間與非門電路NAND的輸出變成為‘H’(此外的期間為‘L’)。
這樣一來，與行地址相對應(yīng)，第1標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu或第2標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONd在一定期間變成為‘H’(此外的期間為‘L’)，2組的子陣列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)之內(nèi)的被選擇的一組的子陣列的標(biāo)準(zhǔn)行譯碼器NRD0～NRD255就相應(yīng)于地址A0～A7被激活。
此外，在上述冗余遺漏時，與門電路AND的輸出保持‘L’不變。這時，第1標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONu和第2標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONd為‘L’而與行地址A8的邏輯電平無關(guān)，選擇子陣列的標(biāo)準(zhǔn)行譯碼器NRD0～NRD255則變成為非激活狀態(tài)。此外，這時，譯碼器DEC借助于控制信號SWLON′被激活，8條備用行譯碼器激活線(備用譯碼器選擇線)SRDact0～SRDact7都變成為‘L’電平。
即，各個熔絲組FS0c～FS27c具有下述構(gòu)成要素。
首先，具有存儲不合格存儲單元地址的第1存儲裝置(熔絲f1～f12)；存儲與構(gòu)成上述8個存儲體BANK0～BANK7的2組子陣列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)之間的對應(yīng)關(guān)系信息的第2存儲裝置(f17)；存儲與8個備用行譯碼器SRD0～SRD7之間的對應(yīng)關(guān)系信息的第3存儲裝置(f14～f16)。
此外，還具有對上述第1存儲裝置的存儲信息和輸入地址A0～A7進行比較的比較電路CMP；根據(jù)該比較電路的比較輸出和上述第2存儲裝置的存儲信息，輸出用來使上述2條備用行譯碼器控制線SWLONu、SWLONd中的任意一條激活的信號的第1輸出電路(AND、AND1、AND2)。
此外，還具有在使上述2條備用行譯碼器控制線SWLONu、SWLONd中的任意一條激活時，根據(jù)上述第3存儲裝置的存儲信息，輸出用來使上述8條備用行譯碼器選擇線SRDact0～SRDact7選擇性激活的信號的第2輸出電路(DEC)；根據(jù)上述比較電路的比較輸出和輸入地址A8，輸出用來使上述2條標(biāo)準(zhǔn)行譯碼器控制線NWLONu、NWLONd中的任意一條激活的信號的第3輸出電路(AND、AND1、AND2)。
圖11(a)，在與圖7中的各個子陣列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7對應(yīng)起來分別設(shè)置的讀出放大器控制電路SACa之內(nèi)，代表性地取出屬于例如第1組的子陣列(SUBA1-0～SUBA1-7)的一個子陣列SUBAli對應(yīng)地設(shè)置的讀出放大器控制電路SACa，示出了含于其中的均衡信號產(chǎn)生電路EQLGEN的一個例子。
在圖11(b)中，示出了連續(xù)地供給存儲體激活信號BACTi、BACTj、BACTk、......，在正在供給BACTi的期間途中開始供給下一個BACTj的情況。
圖11(a)的均衡信號產(chǎn)生電路EQLGEN，產(chǎn)生與輸入的存儲體激活信號(在本例中為BACTi)反相的均衡信號(EQLi)，具有如下構(gòu)成。
首先，具有輸入從對應(yīng)的存儲體激活線BACT0～BACT7供給的存儲體激活信號BACTi，使之僅僅延遲一定時間，同時，使之反轉(zhuǎn)并進行輸出的延遲門電路41和輸入該延遲門電路41的輸出和上述存儲體激活信號BACTi的2輸入的與門電路42。
此外，還具有向柵極輸入該與門電路42的輸出信號AAi的第1NMOS晶體管43；向柵極輸入上述存儲體激活信號BACTi，連接在電源電位(VCC)節(jié)點和上述第1NMOS晶體管43的漏極之間的第1PMOS晶體管44；向柵極輸入從與上述第2組子陣列(SUBA2-0～SUBA2-7)對應(yīng)的第2標(biāo)準(zhǔn)行譯碼器選擇控制線NWLONd供給的第2標(biāo)準(zhǔn)行譯碼器選擇控制信號，連接在上述第1NMOS晶體管43的源極和接地電位(VSS)節(jié)點之間的第2NMOS晶體管45；向柵極輸入從與上述第2組子陣列(SUBA2-0～SUBA2-7)對應(yīng)的第2備用行譯碼器選擇控制線SWLONd供給的第2備用行譯碼器選擇控制信號，連接在上述第1NMOS晶體管43的源極和接地電位(VSS)節(jié)點之間的第3NMOS晶體管46。
此外，還具有輸入輸出節(jié)點連接在上述第1PMOS晶體管44和第1NMOS晶體管43的漏極相互連接節(jié)點上的鎖存電路47；輸入該鎖存電路47的輸出和上述存儲體激活信號BACTi，輸出上述均衡信號EQLi的2輸入與非門電路48。
另外，上述延遲門電路41和與門電路42，具有產(chǎn)生距存儲體激活信號BACTi的前沿具有上述延遲時間td的脈沖寬度的信號AAi的作用。
其次，邊參照圖11(b)邊說明圖11(a)的均衡信號產(chǎn)生電路EQLGEN的動作。
例如設(shè)從與存儲體BANKi的2組子陣列SUBA1-i、SUBA2-i之內(nèi)的一方的子陣列SUBA1-I對應(yīng)的存儲體激活線BACTi供給的存儲體激活信號BACTi，從‘L’上升為‘H’(激活狀態(tài))，則伴隨于此，作為與非門電路48的輸出的均衡信號EQLi將從‘H’變成為‘L’(激活狀態(tài))。此外，伴隨著上述存儲體激活信號BACTi的上升，與門電路42的輸出信號AAi變成為‘H’，第1NMOS晶體管43變成為ON狀態(tài)。
此外，在距上述存儲體激活信號BACTi的上升某一延遲時間后(在進行了利用熔絲組FS0c～FS27c進行的標(biāo)準(zhǔn)行譯碼器的選擇/備用行譯碼器的選擇的判定之后)，向上述4條行譯碼器選擇控制線NWLONu、NWLONd、SWLONu、SWLONd之內(nèi)的一條上輸出‘H’。
在這種情況下，假定例如屬于第2組的子陣列(SUBA2-0～SUBA2-7)的子陣列SUBA2-I被激活，則向與第2組的子陣列(SUBA2-0～SUBA2-7)對應(yīng)的行譯碼器選擇控制線NWLONd或SWLONd上輸出‘H’。
借助于此，上述第2NMOS晶體管45或第3NMOS晶體管46變成為ON，第1PMOS晶體管44和第1NMOS晶體管48的漏極相互連接節(jié)點變成為‘L’，該電平被鎖存電路47鎖存。
與此相伴，作為與非門電路48的輸出的均衡信號EQLi則從‘L’變成為‘H’(非激活狀態(tài))，屬于第1組的子陣列(SUBA1-0～SUBA1-7)的子陣列SUBA1-i變成為非激活狀態(tài)。
接著，當(dāng)上述存儲體激活信號BACTi從‘H’返回‘L’(非激活狀態(tài))時，第1PMOS晶體管44就變成為ON，第1PMOS晶體管44和第1NMOS晶體管43的漏極相互連接節(jié)點變成為‘H’(VCC)，該電平被鎖存電路鎖存。
另外，在上述存儲體激活信號BACTi為‘H’(激活狀態(tài))時，別的存儲體的子陣列被由別的存儲體激活線BACT0～BACT7供給的存儲體激活信號BACTj連續(xù)地選擇的情況下，如圖11(b)中用虛線所示的那樣，再次向上述4條行譯碼器選擇控制線NWLONu、NWLONd、SWLONu、SWLONd之內(nèi)的一條上輸出‘H’。
另外，與屬于第2組子陣列(SUBA2-0～SUBA2-7)的子陣列SUBA2-i對應(yīng)地設(shè)置的讀出放大器控制電路SCAa的均衡信號產(chǎn)生電路，與圖11(a)所示的激活信號產(chǎn)生電路比較，不同之點是向第2NMOS晶體管45和第3NMOS晶體管46輸入從與第1組的子陣列(SUBA1-0～SUBA1-7)對應(yīng)的行譯碼器選擇控制線NWLONu、NWLONd輸出的信號。
與上述子陣列SUBA2-i對應(yīng)的激活信號產(chǎn)生電路，在分別輸入行譯碼器選擇控制線SWLONu、SWLONd的‘L’電平的狀態(tài)下，第2NMOS晶體管45和第3NMOS晶體管46分別保持OFF的狀態(tài)不變。
因此，第1PMOS晶體管44和第1NMOS晶體管43的漏極相互連接節(jié)點保持‘H’不變，作為與非門電路42的輸出的均衡信號EQLi則保持‘L’(激活狀態(tài))不變。
即，激活信號產(chǎn)生電路EQLGEN，在從對應(yīng)的存儲體激活線BACT0～BACT7供給存儲體激活信號BACTi時(存儲體激活指令時)，在譯碼器確定之前，對于屬于同一存儲體的2個子單元陣列分別解除位線均衡變成為等待字線選擇的狀態(tài)，然后，在等待利用熔絲組FS0c～FS27c進行的標(biāo)準(zhǔn)行譯碼器的選擇/備用行譯碼器的選擇判定之后，在屬于上述同一存儲體的2個子單元陣列之內(nèi)對于應(yīng)當(dāng)激活的1個子單元陣列來說，繼續(xù)位線均衡的解除狀態(tài)，對于應(yīng)當(dāng)變成為非激活狀態(tài)的1組子單元陣列，則控制為重開位線均衡的均衡化。
如上所述，在實施例4中，由于使各個存儲體的每一個子陣列所具有的8個備用部件都變成為可以在同一存儲體內(nèi)共用，故結(jié)果變成為實質(zhì)上在每個存儲體中都準(zhǔn)備有16個備用部件。
因此，變成為充分地應(yīng)付在在單元陣列全體中缺陷不均衡地存在的情況，且可以增加補救率(合格品率)和補救自由度。換句話說，可以在維持補救率和補救自由度的同時，減少總備用部件數(shù)以提高芯片上邊的冗余電路的面積效率。
<實施例5>
在上述實施例4中，示出的是在相鄰的存儲體間不共有讀出放大器SA的情況，在這里，對在不使相鄰的存儲體同時激活的條件下，對在相鄰的存儲體間可以共有讀出放大器SA的實施例5進行說明。
圖12概略性示出了實施例5的多存儲體構(gòu)成的DRAM中的一部分存儲體的構(gòu)成。
在圖12中，存儲體BANK1的子陣列SUBA1-1，特征在于在相鄰的存儲體間共有讀出放大器SA。
即，在存儲體BANK1的子陣列SUBA1-1的一端一側(cè)的均衡電路·讀出放大器列中的均衡電路和與之相鄰的存儲體BANK0的子陣列SUBA1-0的一端一側(cè)的均衡電路·讀出放大器列中的均衡電路，分別通過由NMOS晶體管構(gòu)成的陣列選擇開關(guān)SW，共通地連接到配置在存儲體BANK0、BANK1間的讀出放大器SA上。
同樣，在存儲體BANK1的子陣列SUBA1-1的另一端一側(cè)的均衡電路·讀出放大器列中的均衡電路和與之相鄰的存儲體BANK2的子陣列SUBA1-2的一端一側(cè)的均衡電路·讀出放大器列中的均衡電路，分別通過由NMOS晶體管構(gòu)成的陣列選擇開關(guān)SW，共通地連接到配置在存儲體BANK1、BANK2間的讀出放大器SA上。其中，用EQL0表示控制存儲體BANK0的子陣列SUBA1-0的均衡電路PREQ的均衡信號，用EQL1表示控制存儲體BANK1的子陣列SUBA1-1的均衡電路PREQ的均衡信號，用EQL2表示控制存儲體BANK2的子陣列SUBA1-2的均衡電路PREQ的均衡信號，用VBLEQ表示位線預(yù)充電·均衡電源電位。
此外，用0表示存儲體BANK1的存儲體BANK0一側(cè)的陣列選擇開關(guān)SW的控制信號，用2表示存儲體BANK1的存儲體BANK2一側(cè)的陣列選擇開關(guān)SW的控制信號，用1表示相鄰的存儲體BANK0和存儲體BANK2的各自的存儲體BANK1一側(cè)的陣列選擇開關(guān)SW的控制信號。
通常，在位線的預(yù)充電時，使均衡信號變成為EQL0～EQL2，使陣列選擇開關(guān)控制信號0～2變成為‘H’。
在存儲體BANK1的子陣列SUBA1-1的激活時，使控制該子陣列SUBA1-1的均衡電路PREQ的均衡信號變成為EQL1，使相鄰的存儲體BANK0的子陣列SUBA1-0的陣列選擇開關(guān)SW和相鄰的存儲體BANK2的子陣列SUBA1-2的陣列選擇開關(guān)SW的控制信號變成為1。
于是，如果把上述均衡信號EQL1和陣列選擇開關(guān)控制信號1看作是與圖8中的均衡信號EQL等效，則可以進行以在圖4的實施例中說明的那樣的相鄰存儲體間不共有讀出放大器SA的動作情況下的動作為準(zhǔn)的動作。
倘采用上述實施例5的DRAM，除基本上可以得到與實施例4的DRAM同樣的效果外，還可以在不使相鄰的存儲體同時激活的條件下，在相鄰的存儲體間共有讀出放大器SA。
<實施例6>
在上述實施例4和實施例5中，說明的是在屬于同一存儲體的多個子陣列之內(nèi)，可被激活的子陣列和不可被激活的子陣列為1∶1的情況，在實施例6中，說明可被激活的子陣列和不可被激活的子陣列為1∶n(2以上)的情況。
即，在可被激活的子陣列和不可被激活的子陣列為1∶n(2以上)的情況下，就是說，采用構(gòu)成為使得在多個存儲體被劃分為(1+n)組子陣列的情況下，也以上述實施例為準(zhǔn)，與各組子陣列對應(yīng)起來，分區(qū)設(shè)置置換控制線，從熔絲組FS0c～FS27c向該分區(qū)后的各個置換控制線選擇性地輸出置換控制信號的辦法，就構(gòu)成為使得可以用屬于同一存儲體的子陣列的備用部件置換控制某一子陣列的不合格的行。
<實施例7>
在上述實施例4～實施例6中，不論哪一個熔絲組FS0c～FS27c都構(gòu)成為使得可以選擇各個子陣列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7內(nèi)的所有備用部件，在這里，說明對于一部分備用部件來說變更為使用1對1地對應(yīng)的熔絲組(對于一部分熔絲組來說僅僅具有一個對應(yīng)的備用部件)的實施例7。
在這種情況下，熔絲組只要具備下述裝置和電路即可存儲不合格存儲單元的地址的第1存儲裝置；對第1存儲裝置的存儲信息和輸入地址進行比較的比較電路；根據(jù)該比較電路的比較輸出，輸出使上述多條備用譯碼器控制線的不論哪一條激活的信號的輸出電路；在使多條備用譯碼器控制線的不論哪一條激活時，輸出使對應(yīng)的備用譯碼器激活的信號的輸出電路。
換句話說，如上所述，以1∶1與備用譯碼器對應(yīng)的熔絲組和圖9所示的熔絲組FS0c～FS27c比較起來，由于不再需要用來選擇備用譯碼器控制線的熔絲f14～f16，故可以減少總?cè)劢z數(shù)。
倘采用上述實施例7的DRAM，則除基本上可以得到與實施例4同樣的效果外，還可以減少熔絲組的總?cè)劢z數(shù)。
另外，在上述實施例4～實施例7中，雖然示出的是各個子陣列的備用部件數(shù)相等的情況，但是，根據(jù)存儲單元整體實際的不合格分布的假想，即便是在各個子陣列的備用部件數(shù)并不相等(至少一部分的子陣列的備用部件數(shù)與其它的子陣列的備用部件數(shù)不同)的情況下，采用預(yù)先設(shè)置覆蓋子陣列內(nèi)的最大備用部件數(shù)的個數(shù)的備用行譯碼器激活線SRDact，從熔絲組向該備用行譯碼器激活線上選擇性地輸出備用行譯碼器選擇信號的辦法，也可以應(yīng)用本發(fā)明。
<實施例8>
在上述各個實施例中，示出的是在用一個備用部件進行置換的情況下使用一個熔絲組的例子，在實施例8中，說明在缺陷面積大的情況下使用多個備用部件(置換單位)和一個熔絲組的例子。
圖13概略性地示出了實施例8的多存儲體DRAM的關(guān)鍵部位的構(gòu)成。在這里，舉出的是具備以行單位對不合格存儲單元進行補救的行備用部件，不具備以列單位進行補救的列備用部件的情況。因此，示出的是這樣的例子例如在置換中所用的僅僅地址的最低位位A0不同的相鄰的2個行譯碼器都為不合格的情況下，或跨越僅僅最低位位A0不同的2個行譯碼器變成為不合格的情況下，僅僅使用一個熔絲組指定2個備用行譯碼器。
存儲單元全體被分割成16個存儲體BANK0～BANK15。這些存儲體BANK0～BANK15被構(gòu)成為可以連續(xù)地激活，在某一存儲體被激活之后，在再次被預(yù)充電(變成為等待狀態(tài))之前，別的存儲體有可能被存取。
列譯碼器CD，對列地址進行譯碼，并進行各個存儲體BANK0～BANK15的列選。
各個存儲體BANK0～BANK15的構(gòu)成與圖8所示的實施例4的存儲體相同，具有子單元陣列部分71和均衡電路·讀出放大器列72。
即，與各個存儲體BANK0～BANK15對應(yīng)地分別設(shè)置256個標(biāo)準(zhǔn)行譯碼器NRD0～NRD255、8個備用行譯碼器SRD0～SRD7、用來控制配置在上述子單元陣列部分71的兩側(cè)的均衡電路·讀出放大器列72的讀出放大器控制電路SAC。
如圖13所示，標(biāo)準(zhǔn)行譯碼器NRD0～NRD255上，連接用來對之進行控制的標(biāo)準(zhǔn)行譯碼器選擇控制線NWLON(在選擇時變成為激活狀態(tài)‘H’電平)。此外，在備用行譯碼器SRD0～SRD7上，連接用來對之進行選擇控制的備用行譯碼器選擇控制線SWLON(在選擇時變成為激活狀態(tài)‘H’電平)。此外，還連接用來指定選擇8個備用譯碼器SRD0～SRD7內(nèi)的哪一個的8條備用行譯碼器激活線SRDact0～SRDact7(在選擇時變成為激活狀態(tài)‘H’電平)。
此外，與各個存儲體對應(yīng)地設(shè)置16條存儲體激活線BACT0～BACT15。這些存儲體激活線BACT0～BACT15，在選擇對應(yīng)的存儲體使之激活期間為‘H’，在此外的期間變成為‘L’。因此，被構(gòu)成為鎖存與被選的存儲體對應(yīng)的行譯碼器(標(biāo)準(zhǔn)行譯碼器或備用行譯碼器)的選擇狀態(tài)，使得可以保持選擇狀態(tài)直到對于該存儲體的預(yù)充電指令到來為止。
即，在所選擇的存儲體中的行譯碼器NRD0～NRD255和8個備用行譯碼器SRD0～SRD7之內(nèi)，可以借助于被在不同的存儲體間提供與存取間隔對應(yīng)的脈沖的地址線AR、標(biāo)準(zhǔn)行譯碼器選擇控制線NWLON、備用行譯碼器選擇控制線SWLON、8條備用行譯碼器激活線SRDact0～SRDaet7的各個信號進行選擇的行譯碼器變成為ON，直到對該存儲體的預(yù)充電指令到來為止。
圖14代表性地取出圖13中的各個熔絲組FS0d～FS27d之內(nèi)的一個示出了具體的構(gòu)成例的同時，還取出其一部分示出了具體的構(gòu)成例和動作例。
在圖14所示的熔絲組中，16條熔絲f0～f15之內(nèi)的13條f0～f12，存儲指定不合格存儲單元的地址的信息(也包括究竟是哪一個存儲體的信息)，一條熔絲f13存儲表示是否使用該熔絲組的信息，2條熔絲f14、f15存儲指定與8個備用行譯碼器SRD0～SRD7中的哪一個對應(yīng)的信息(編碼數(shù)據(jù))的一部分。
上述不合格地址指定信息存儲用的13條熔絲f0～f12之內(nèi)，9條熔絲f0～f8指定與存儲體內(nèi)的256個標(biāo)準(zhǔn)行譯碼器NRD0～NRD255之間的對應(yīng)關(guān)系，剩下的4條熔絲f9～f12，存儲用來選擇16個存儲體BANK0～BANK15的信息。
上述各個熔絲f0～f15，不論哪一個的預(yù)充電用PMOS晶體管TP和選擇用NMOS晶體管TN，都串聯(lián)地連接在Vcc節(jié)點和Vss節(jié)點之間。各個熔絲的存儲信息(熔絲數(shù)據(jù))，在因PMOS晶體管TP變成為導(dǎo)通，NMOS晶體管TN變成為切斷而預(yù)充電后，在PMOS晶體管TP變成為切斷，NMOS晶體管TN變成為導(dǎo)通的狀態(tài)下進行讀出。這時，若該熔絲被切斷就輸出‘H’電平，若該熔絲未被切斷則輸出‘L’電平。
上述13條熔絲f0～f12之內(nèi)，2條熔絲f0、f1，是為了與在置換中使用的行地址的最低位位互補的信號A0、/A0對應(yīng)而準(zhǔn)備的，由上述熔絲f0、f1讀出的熔絲數(shù)據(jù)F0、F1和上述行地址的互補的為信號A0、/A0輸入往一致檢測電路(第1比較電路CMP-A0)。
該第1比較電路CMP-A0，由輸入上述F0和F1的第1或門電路141、輸入上述F1和/A0的第2或門電路142、輸入這些或門電路141、142的各個輸出的與門電路143構(gòu)成，并用脈沖信號控制比較動作。
該第1比較電路CMP-A0的動作，在熔絲f0被切斷的狀態(tài)(F0＝‘H’)的情況下，第1或門電路141的輸出為‘H’，在/A0＝‘H’時，第2或門電路142的輸出變成為‘H’，與門電路143的輸出變成為‘H’。
對此，在熔絲f1被切斷的狀態(tài)(F1＝’H’)的情況下，第2或門電路142的輸出為‘H’，在/A0＝‘H’時，第1或門電路141的輸出變成為‘H’，與門電路143的輸出變成為‘H’(一致檢測輸出)。
即，若預(yù)先切斷2條熔絲f0、f1這兩方，則結(jié)果將變成為可以從第1比較電路CMP-A0得到輸出(一致檢測輸出)而和地址位信號A0的邏輯電平無關(guān)。
此外，在2條熔絲f0、f1兩方都不切斷的情況下，由于第1或門電路141、第2或門電路142的各個輸出變成為‘L’，故與門電路143的輸出變成為‘L’(非激活狀態(tài))，結(jié)果變成為不使用對應(yīng)的熔絲組。
上述13條熔絲f0～f12之內(nèi)，與從f1～f12讀出的熔絲數(shù)據(jù)和地址輸入對應(yīng)的行地址的各個位信號A1～A7、存儲體地址的各個位信號B0～B3分別對應(yīng)地向比較電路CMP輸入。這些比較電路CMP用脈沖信號控制比較動作，對熔絲數(shù)據(jù)和地址輸入進行比較以進行兩者的一致檢測。
上述第1比較電路CMP-A0和其它的比較電路CMP的各個檢測輸出和上述激活信息存儲用熔絲f13的輸出，向與非門電路NAND輸入并取其邏輯與，同時，還向與門電路AND輸入并取其邏輯與。因此，所有的熔絲組FS0d～FS27d的與非門電路NAND的各個輸出，都通過與門電路AND10連接到標(biāo)準(zhǔn)行譯碼器選擇控制線NWLON上，此外，所有的熔絲組FS0d～FS27d的與門電路AND的輸出，都通過或門電路OR10連接到備用行譯碼器選擇控制線SWLON上。
從上述備用行譯碼器選擇用的2條熔絲f14、f15讀出的熔絲數(shù)據(jù)C1、C2，與地址位信號A0一起，向備用行譯碼器選擇用譯碼器DEC輸入。
上述譯碼器DEC，作為激活/非激活性控制信號輸入與上述與門電路AND的輸出(備用行譯碼器選擇控制信號)SWLON同相的控制信號SWLON’，對熔絲f14、f15的數(shù)據(jù)C1、C2和地址位信號A0進行譯碼，選擇8條備用行譯碼器激活線SRDact0～SRDact7內(nèi)的一條SRDacti。其具體例由3個輸入的‘H’、‘L’的8個組合之內(nèi)的一個和控制信號SWLON’和與之分別對應(yīng)地輸入的8個與門電路構(gòu)成。
其次，說明圖14所示的熔絲組的動作。
在地址輸入和熔絲數(shù)據(jù)一致(冗余命中)時，備用行譯碼器選擇控制線SWLON的備用行譯碼器選擇控制信號，在一定期間變成為‘H’(此外的期間為‘L’)。該備用行譯碼器選擇控制線SWLON的信號，如上所述，進行備用行譯碼器SRD0～SRD7的激活/非激活性的控制。
這時，譯碼器DEC被控制信號SWLON’激活，根據(jù)熔絲f14、f15的C1、C2和地址位信號A0使8條備用行譯碼器激活線SRDact0～SRDact7之內(nèi)的SRDacti變成為‘H’，選擇子陣列內(nèi)的8個備用行譯碼器SRD0～SRD7內(nèi)的一個。
此外，在上述冗余命中時，標(biāo)準(zhǔn)行譯碼器選擇控制線NWLON，與非門電路NAND的輸出(標(biāo)準(zhǔn)行譯碼器選擇控制線)經(jīng)由與門電路AND10輸出，在一定期間變成為‘L’(此外的期間為‘L’)。該標(biāo)準(zhǔn)行譯碼器選擇控制線NWLON的信號，如上所述，進行標(biāo)準(zhǔn)行譯碼器NRD0～NRD255的激活/非激活性的控制。
另一方面，在上述地址輸入和熔絲數(shù)據(jù)不一致(冗余遺漏)時，標(biāo)準(zhǔn)行譯碼器選擇控制線NWLON，經(jīng)由與門電路AND10輸出上述與非門電路NAND的輸出，在某一期間變成為‘H’(此外的期間為‘L’)。
對此，作為與門電路AND的輸出的備用行譯碼器選擇控制線SWLON的備用行譯碼器選擇控制信號，保持‘L’的原樣不變。這時，譯碼器DEC借助于控制信號SWLON’非激活，8條備用行譯碼器激活線SRDact0～SRDact7全都變成為‘L’電平。
圖15示出了使用圖14的熔絲組進行圖13中的一個存儲體內(nèi)的置換的不合格例A、B。
不合格例B示出的是這樣的情況在僅僅地址位信號A0不同的相鄰的2個行譯碼器都為不合格的情況下，或在跨越僅僅地址位信號A0不同的2個行譯碼器變成為不合格的情況下，僅僅用一個熔絲組，借助于地址的最低位不同的2個備用行譯碼器，進行置換。在這種情況下，為了進行2個備用行譯碼器的選擇，向備用行譯碼器選擇用的譯碼器DEC的輸入挪用地址位信號A0。
不合格例A，示出的是這樣的情況利用不合格行譯碼器和地址的最低位是相同的邏輯電平的備用部件進行置換。
借助于以上的構(gòu)成，將會發(fā)生這樣的情況在對于存儲單元陣列內(nèi)的不合格存儲單元的平均缺陷設(shè)想數(shù)20準(zhǔn)備了128個備用部件和28個熔絲組的情況下，即便是在因?qū)挾?面積)寬的缺陷多發(fā)而不得不使用28個以上的備用部件的狀況下，也可以進行補救而不會把熔絲組用盡。
如上所述，倘采用實施例4，則即便是隨著器件的微細化的進步，缺陷的大小相對地變大，也可以節(jié)約芯片上的占有面積大的熔絲組的使用(抑制熔絲組數(shù)的增加)，可以使面積效率改善而不會使合格品率降低。
另外，若進行上述那樣的置換，則雖然置換可能個數(shù)為0.5個存儲體中4個備用部件，但是，如果預(yù)先準(zhǔn)備好比較多的備用部件的量，則可以抑制伴隨有巨大缺陷的熔絲組的使用(阻止不必要的消費)而不會有大的損失，而且是非常有效的。
<實施例8的熔絲組的變形例1>
圖16示出了實施例8中的圖14所示的熔絲組的變形例1，同時，還取出其一部分示出了具體的構(gòu)成例和動作例。
該熔絲組與圖14所示的熔絲組比，除省去了存儲是否使用熔絲組的熔絲f13和與之串聯(lián)連接的1組MOS晶體管對TP、TN這一點不同之外，其它都相同，故賦予與圖14中同一標(biāo)號。
即便是省去了上述熔絲f13，仍可以得到與圖14所示的熔絲組同樣的效果。即，結(jié)果變成為與上述互補的地址信號位A0、/A0對應(yīng)地準(zhǔn)備的2條熔絲f0、f1，如上所述，在切斷了不論哪一方的情況下使用熔絲組，而在兩方都沒切斷的情況下則不使用熔絲組。
即，與上述熔絲f0、f1對應(yīng)的第1比較電路CMP-A0的輸出，雖然在熔絲f0、f1的不論哪一方切斷的情況下都變成為激活狀態(tài)‘H’，但由于在熔絲f0、f1兩方都未被切斷的情況下卻變成為非激活狀態(tài)‘L’，故該比較電路CMP-A0的輸出與來自熔絲f13的讀出數(shù)據(jù)是等效的，可以用該比較電路CMP-A0的輸出，與圖14所示的熔絲組同樣地控制與非門電路NAND和與門電路AND。
倘采用上述變形例1的熔絲組，與圖14所示的熔絲組比，由于省去了熔絲f13和與之串聯(lián)連接的1組MOS晶體管對TP、TN，此外，還由于與非門電路NAND和與門電路AND可以減少相應(yīng)于不輸入來自熔絲f13的讀出數(shù)據(jù)那么多的量的輸入個數(shù)，故在面積上是有利的。
對此，圖14所示的熔絲組，由于具有偶數(shù)的16條熔絲f0～15和與之串聯(lián)連接的16組MOS晶體管對的圖形的反復(fù)重復(fù)，故在圖形制作處理方面很合適。
<實施例8的熔絲組的變形例2>
圖17示出了實施例8中的圖14所示的熔絲組的變形例2，同時，取出其一部分示出了具體的構(gòu)成例和動作例。
該熔絲組，與圖16所示的熔絲組比，在以下的點上不同，除此之外則是相同的，故賦予與圖16中同一標(biāo)號。
(1)在譯碼器(備用行譯碼器選擇電路)DEC的輸入一側(cè)，追加了熔絲f16和與之串聯(lián)連接的一組MOS晶體管TP、TN，使備用行譯碼器選擇用熔絲增加為f14～f163條。
(2)追加了用來擇一性地選擇上述熔絲f16的讀出數(shù)據(jù)C3和地址位信號A0以向譯碼器DEC輸入的第1選擇器SEL1。作為產(chǎn)生用來控制該第1選擇器SEL1的選擇動作的控制信號的產(chǎn)生電路，追加了取用上述熔絲f0、f1的讀出數(shù)據(jù)F0、F1的邏輯與的與門電路144和使其輸出反轉(zhuǎn)的反相器IV。
上述第1選擇器SEL1的構(gòu)成是使與上述譯碼器C3和地址位信號A0對應(yīng)地向各自一端輸入的2個CMOS傳送門電路TG1、TG2的各自另一端(輸出端一側(cè))進行共通連接，上述2個傳送門電路TG1、TG2借助于由上述與門電路144和反相器IV供給的互補的控制信號互補地進行控制。
該第1選擇器SEL1的動作，在與門電路144的輸出為‘H’的情況下，輸入地址位信號A0的傳送門電路TG1變成為ON狀態(tài)，剩下的傳送門電路TG2變成為OFF狀態(tài)，地址位信號A0作為備用行譯碼器選擇的最低位地址向譯碼器DEC輸入。
對此，在與門電路144的輸出為‘L’的情況下，輸入熔絲f16的讀出數(shù)據(jù)的傳送門電路TG2變成為ON狀態(tài)，剩下的傳送門電路TG1變成為OFF狀態(tài)，熔絲f16的讀出數(shù)據(jù)C3作為備用行譯碼器選擇的最低位地址向譯碼器DEC輸入。
圖18示出了使用圖16的熔絲組進行圖13中的一個存儲體內(nèi)的置換的不合格例A、B、C。
不合格例B示出的是這樣的情況在僅僅地址位信號A0不同的相鄰的2個行譯碼器都為不合格的情況下，或在跨越僅僅地址位信號A0不同的2個行譯碼器變成為不合格的情況下，僅僅用一個熔絲組，借助于地址的最低位不同的2個備用行譯碼器進行置換。在這種情況下，為了進行2個備用行譯碼器的選擇，向備用行譯碼器選擇用的譯碼器DEC的輸入挪用地址位信號A0。為此，若預(yù)先把上述2條熔絲f0、f1兩方都切斷，則數(shù)據(jù)F0、F1都變成為‘H’，與門電路144的輸出變成為‘H’，地址位信號A0向譯碼器DEC輸入，故可以進行與圖16所示的熔絲組同樣的動作，可以得到同樣的效果。
不合格例A示出的是這樣的情況用不合格行譯碼器與地址的最低位是相同的邏輯電平的備用部件進行置換。
不合格例C示出了用不合格行譯碼器與地址的最低位是相反的邏輯電平的備用部件進行置換的情況。在這種情況下，如果2條熔絲f0、f1中的至少一方未預(yù)先切斷，則熔絲f0、f1的不論哪一方會變成為‘L’，與非門電路的輸出變成為‘L’，熔絲f16的讀出數(shù)據(jù)C3向譯碼器DEC輸入。因此，倘采用上述熔絲組，則采用預(yù)先進行熔絲f16的切斷/非切斷的辦法，就可以進行所希望的置換。
<實施例8中的熔絲組的變形例3>
在上述實施例8及其變形例1、2中，示出了用一個熔絲組應(yīng)付需要2個備用部件的置換的例子，在這里，對用一個熔絲組應(yīng)付需要4個備用部件的置換的變形例3進行說明。
圖19的電路圖示出了實施例8中的圖14所示的熔絲組的變形例3。由于該熔絲組，與圖17所示的熔絲組比，在以下的點上不同，此外是相同的，故賦予與圖17中同一標(biāo)號。
(1)使用17條熔絲f0～f16和與之串聯(lián)連接的17組MOS晶體管對TP、TN，其中14條熔絲f0～f13存儲指定存儲單元不合格地址的信息(也包括是哪一個存儲體的信息)，3條熔絲f14～f16存儲指定與存儲體內(nèi)的8個備用行譯碼器SRD0～SRD7中的哪一個對應(yīng)的信息。
(2)上述不合格地址指定信息存儲用的14條熔絲f0～f13之內(nèi)，10條熔絲f0～f9指定與存儲體內(nèi)256個標(biāo)準(zhǔn)行譯碼器NRS0～NRS255之間的對應(yīng)關(guān)系，剩下的4條熔絲f10～f13，存儲用來選擇16個存儲體BANK0～BANK15的信息。
上述14條熔絲f0～f13之內(nèi)，4條熔絲f0～f13是與行地址的最低位的互補信號A0、/A0及其高位的互補信號A1、/A1對應(yīng)地準(zhǔn)備的。從上述熔絲f0、f1、f2、f3讀出的熔絲數(shù)據(jù)F0、F1、F3、F4和上述互補地址信號A0、/A0、A1、/A1，向一致檢測電路(第2比較電路CMP-A01)輸入。
該第2比較電路CMP-A01，由輸入上述F0和A0的第1或門電路191、輸入上述F1和/A0的第2或門電路192、輸入上述F2和A1的第3或門電路193、輸入實施F2和/A1的第4或門電路194和輸入這些或門電路191～194的各個輸出的與門電路195構(gòu)成。
該第2比較電路CMP-A01的動作，在熔絲f0、f1、f2、f3分別不切斷的情況下，第1或門電路191～第4或門電路194的輸出之內(nèi)的2個變成為‘L’，與門電路195的輸出變成為‘L’(非激活狀態(tài))，結(jié)果變成為不使用對應(yīng)的熔絲組。
對此，在熔絲f0、f2被切斷的狀態(tài)(F0、F2＝‘H’)的情況下，第1或門電路191、第3或門電路193的輸出為‘H’，在/A0、/A1＝‘H’時，第2或門電路192、第4或門電路194的輸出變成為‘H’，與門電路195的輸出變成為‘L’(一致檢測輸出)，結(jié)果變成為把/A0、/A1＝‘H’的地址(一種的組合)看作是不合格。
此外，在熔絲f1、f2被切斷的狀態(tài)(F1、F2＝‘H’)的情況下，第2或門電路192、第3或門電路193的輸出為‘H’，在A0、/A1＝‘H’時，第1或門電路191、第4或門電路194的輸出變成為‘H’，與門電路195的輸出變成為‘H’，結(jié)果變成為把/A0、/A1＝‘H’的地址(一種的組合)看作是不合格。
此外，在熔絲f1、f3被切斷的狀態(tài)(F1、F3＝‘H’)的情況下，第2或門電路192、第4或門電路194的輸出為‘H’，在A0、A1＝‘H’時，第1或門電路191、第3或門電路193的輸出變成為‘H’，與門電路195的輸出變成為‘H’，結(jié)果變成為把A0、A1＝‘H’的地址(一種的組合)看作是不合格。
此外，在熔絲f0、f3被切斷的狀態(tài)(F0、F3＝‘H’)的情況下，第1或門電路191、第4或門電路194的輸出為‘H’，在/A0、A1＝‘H’時，第2或門電路192、第3或門電路193的輸出變成為‘H’，與門電路195的輸出變成為‘H’，結(jié)果變成為把/A0、A1＝‘H’的地址(一種的組合)看作是不合格。
此外，在熔絲f0、f1、f2被切斷的狀態(tài)(F0、F1、F2＝‘H’)的情況下，第1或門電路191、第2或門電路192、第3或門電路193的輸出為‘H’，在/A1＝‘H’時，第4或門電路194的輸出變成為‘H’，與門電路195的輸出變成為‘H’，結(jié)果變成為把/A1＝‘H’的地址(2種的組合)看作是不合格。
此外，在熔絲f1、f2、f3被切斷的狀態(tài)(F1、F2、F3＝‘H’)的情況下，第2或門電路192、第3或門電路193、第4或門電路194的輸出為‘H’，在A0＝‘H’時，第1或門電路191的輸出變成為‘H’，與門電路195的輸出變成為‘H’，結(jié)果變成為把A0＝‘H’的地址(2種的組合)看作是不合格。
此外，在熔絲f0、f1、f3被切斷的狀態(tài)(F0、F1、F3＝‘H’)的情況下，第1或門電路191、第2或門電路192、第4或門電路194的輸出為‘H’，在A1＝‘H’時，第3或門電路193的輸出變成為‘H’，與門電路195的輸出變成為‘H’，結(jié)果變成為把A1＝‘H’的地址(2種的組合)看作是不合格。
此外，在熔絲f0、f1、f2、f4被切斷的狀態(tài)(F0、F1、F2、F3＝‘H’)的情況下，第1或門電路191～第4或門電路194的輸出全都為‘H’，與門電路195的輸出變成為‘H’而與A0、A1的邏輯電平無關(guān)，結(jié)果變成為把A0/A1的4種的組合的地址的全部都看作是不合格。
(3)追加了用來擇一性地選擇上述3條熔絲f14～f16之內(nèi)的熔絲f15的讀出數(shù)據(jù)C2和地址位信號A1以向譯碼器DEC輸入的第2選擇器SEL2。
作為產(chǎn)生用來控制上述選擇器SEL2的控制信號的電路，追加了取用上述熔絲f2、f3的讀出數(shù)據(jù)F2、F3的邏輯與的與門電路196和使其輸出反轉(zhuǎn)的反相器IV。
該第2選擇器SEL2的構(gòu)成為使與上述地址位信號A1和譯碼器C2對應(yīng)地向各自一端輸入的2個CMOS傳送門電路TG1、TG2的各自另一端(輸出端一側(cè))進行共通連接，上述2個傳送門電路TG1、TG2借助于由上述與門電路196和反相器IV供給的互補的控制信號互補地進行控制。
該第2選擇器SEL2的動作，在與門電路196的輸出為‘H’的情況下，輸入地址位信號A1的傳送門電路TG1變成為ON狀態(tài)，剩下的傳送門電路TG2則變成為OFF狀態(tài)，地址位信號A1向譯碼器DEC輸入。
對此，在與門電路196的輸出為‘L’的情況下，輸入熔絲f15的讀出數(shù)據(jù)C2的傳送門電路TG2變成為ON狀態(tài)，剩下的傳送門電路TG1則變成為OFF狀態(tài)，上述數(shù)據(jù)C2向譯碼器DEC輸入。
即，向譯碼器DEC輸入熔絲f14的讀出數(shù)據(jù)C1、第2選擇器SEL2的輸出數(shù)據(jù)和第1選擇器SEL1的輸出數(shù)據(jù)。
在這種情況下，在熔絲f0、f1都被切斷的情況下，在備用部件選擇的最低位地址中使用A0來取代熔絲f16的讀出數(shù)據(jù)C3，在熔絲f2、f3都被切斷的情況下，在備用部件選擇的中位地址中使用A1來取代熔絲f15的讀出數(shù)據(jù)C2。
因此，采用預(yù)先選擇好與第2選擇器SEL2對應(yīng)的熔絲f15和與第1選擇器SEL1對應(yīng)的熔絲f16的切斷/非切斷的辦法，就可以選擇所希望的備用部件。
圖20示出了用圖19的熔絲組進行圖13中的一個存儲體內(nèi)的置換的不合格例A～D。其中，不合格例A～D并不是同時發(fā)生，而是僅僅把單獨發(fā)生的情況排列起來表示的不合格例。在不論哪一個的不合格例A～D中熔絲組都僅僅消費一個。
即，不合格例A示出的是僅僅進行一個備用部件的置換的情況，可以根據(jù)備用部件選擇用熔絲f14、f15、f16自由地選擇備用部件。
不合格例B示出的是進行僅僅地址位A1不同的2個備用部件的置換的情況，在備用部件選擇的中位地址中挪用了A1，最低位地址位A0，根據(jù)熔絲f16的切斷/非切斷可以是‘1’、‘0’中的任何一方。
不合格例C，與不合格例B比，是A1和A0換過來的情況。
不合格例D，示出的是在地址位A2以上的地址是相同的連續(xù)的4個標(biāo)準(zhǔn)譯碼器為不合格的情況下，進行4個備用部件的置換的情況。
另外，如上所述，為了使用一個熔絲組置換地址位A2以上的地址是相同的連續(xù)的4個標(biāo)準(zhǔn)譯行碼器之間相鄰的2個標(biāo)準(zhǔn)譯碼器成為可能，想辦法把存儲體內(nèi)的備用部件排列成使得最低位地址位A0變成為0110這樣的排列。
即，倘采用圖19所示的熔絲組，則借助于熔絲f0～f3之內(nèi)的至少2個切斷的組合，從輸入地址的最低位開始，2位的地址位信號A0/A1的4種的組合中的一個、2個或4個備用部件的置換，可以用一個熔絲組來應(yīng)付。
另外，在上述各個實施例中，作為不合格地址存儲電路的非易失性存儲器件，雖然用的是熔絲組，但是也可以使用ROM、EPROM、EEPROM等其它的非易失性半導(dǎo)體存儲器件。本發(fā)明所使用的半導(dǎo)體存儲裝置不限于單體，還包括與邏輯電路等混合裝配的存儲裝置的情況。
發(fā)明的效果如上所述，倘采用本發(fā)明的半導(dǎo)體存儲裝置，采用同時使用備用部件的分散式配置和集中式配置的辦法，即便是在減少與存儲單元陣列的細分化后的多個的單位對應(yīng)地設(shè)置的備用部件個數(shù)的情況下，在單元陣列全體中缺陷不均衡地存在的情況下，也可以應(yīng)付，可以在維持補救率和補救自由度的同時，減少總備用部件個數(shù)，提高芯片上的冗余電路的面積效率。
此外，倘采用本發(fā)明的半導(dǎo)體存儲裝置，則可以在同一存儲體內(nèi)共用每一個存儲體內(nèi)具有的備用部件，在單元陣列全體內(nèi)缺陷不均衡地存在的情況下可以應(yīng)付，可以在維持補救率和補救自由度的同時，減少總備用部件個數(shù)，提高芯片上的冗余電路的面積效率。
此外，倘采用本發(fā)明的半導(dǎo)體存儲裝置，則變成為使得可以用一個熔絲組承擔(dān)多個備用部件的的置換，可以抑制在應(yīng)付面積大的缺陷時的熔絲組的消費，可以得到高的合格品率而不增加占有面積大的熔絲組。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其特征是具備把存儲單元陣列分割成多個而成的多個存儲體；分別設(shè)置在上述多個存儲體內(nèi)，與不合格存儲單元進行置換的多個備用部件；與上述多個存儲體對應(yīng)地設(shè)置，用輸入地址進行上述存儲體的行選擇的多個標(biāo)準(zhǔn)譯碼器；與上述多個存儲體對應(yīng)地設(shè)置，對應(yīng)地驅(qū)動上述多個備用部件的多個備用譯碼器；選擇指定上述多個存儲體的多條存儲體選擇線；用來選擇控制上述存儲體中的上述標(biāo)準(zhǔn)譯碼器的標(biāo)準(zhǔn)譯碼器控制線；用來選擇控制上述存儲體中的上述備用譯碼器的備用譯碼器控制線；擇一性地指定上述各存儲體中的多個上述備用譯碼器的多條備用譯碼器選擇線；存儲電路，該存儲電路預(yù)先存儲好一個或多個不合格存儲單元的地址和與上述不合格存儲單元的地址1對1地對應(yīng)的上述備用譯碼器之間的關(guān)系信息，對輸入地址和所存儲的上述一個或多個不合格存儲單元的地址進行比較，與一致檢測時/不一致檢測時對應(yīng)地輸出使上述備用譯碼器控制線激活/非激活的信號，在一致檢測時，根據(jù)所存儲的上述不合格存儲單元的地址與備用譯碼器之間的關(guān)系信息，輸出使上述多個備用譯碼器選擇線選擇性地激活的信號；其中，上述存儲電路具備存儲一個或多個上述不合格存儲單元的地址的第1存儲裝置；對上述第1存儲裝置的信息和輸入地址進行比較的比較電路；根據(jù)由上述比較電路得到的一致檢測時的輸出，輸出使上述備用譯碼器控制線激活的信號的第1輸出電路；存儲上述多個備用譯碼器與上述不合格存儲單元的地址之間的1對1的對應(yīng)關(guān)系信息的第2存儲裝置；在使上述備用譯碼器控制線激活時，根據(jù)在上述第2存儲裝置的信息和在置換中使用的地址的至少是最低位位信號，輸出使上述多條備用譯碼器選擇線選擇性地激活的信號的第2輸出電路；其中，上述第1存儲裝置所存儲的多個不合格存儲單元的地址，定為僅僅在置換中使用的地址的最低位或由上述最低位與其高位的1位構(gòu)成的僅僅2位不同的2種到4種的地址，在上述第2輸出電路的輸入中，含有上述1位或上述2位的地址位；上述第1存儲裝置，具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲在上述不合格存儲單元的置換中使用的地址的最低位位信號、其反轉(zhuǎn)信號和比上述最低位處于高位的各個位數(shù)據(jù)的多個第1熔絲器件，上述第2存儲裝置，具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲表示與上述多個備用譯碼器之間的對應(yīng)關(guān)系的編碼數(shù)據(jù)中的上述最低位以外的各個位數(shù)據(jù)的第2熔絲器件，上述第1輸出電路具備對在上述置換中使用的地址的最低位位信號及其反轉(zhuǎn)信號和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第1比較電路；對比上述地址的最低位處于高位的各個位數(shù)據(jù)和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第2比較電路；進行上述第1比較電路的比較輸出和第2比較電路的比較輸出的邏輯處理，輸出使上述備用譯碼器控制線激活的信號的第1與門電路，上述第2輸出電路，是輸入上述地址的最低位位數(shù)據(jù)和上述第2存儲裝置的存儲數(shù)據(jù)，并對之進行譯碼，使上述多條備用譯碼器選擇線選擇性地激活的譯碼器。
2.一種半導(dǎo)體存儲裝置，其特征是具備把存儲單元陣列分割成多個而成的多個存儲體；分別設(shè)置在上述多個存儲體內(nèi)，與不合格存儲單元進行置換的多個備用部件；與上述多個存儲體對應(yīng)地設(shè)置，用輸入地址進行上述存儲體的行選擇的多個標(biāo)準(zhǔn)譯碼器；與上述多個存儲體對應(yīng)地設(shè)置，對應(yīng)地驅(qū)動上述多個備用部件的多個備用譯碼器；選擇指定上述多個存儲體的多條存儲體選擇線；用來選擇控制上述存儲體中的上述標(biāo)準(zhǔn)譯碼器的標(biāo)準(zhǔn)譯碼器控制線；用來選擇控制上述存儲體中的上述備用譯碼器的備用譯碼器控制線；擇一性地指定上述各存儲體中的多個上述備用譯碼器的多條備用譯碼器選擇線；存儲電路，該存儲電路預(yù)先存儲好一個或多個不合格存儲單元的地址和與上述不合格存儲單元的地址1對1地對應(yīng)的上述備用譯碼器之間的關(guān)系信息，對輸入地址和所存儲的上述一個或多個不合格存儲單元的地址進行比較，與一致檢測時/不一致檢測時對應(yīng)地輸出使上述備用譯碼器控制線激活/非激活的信號，在一致檢測時，根據(jù)所存儲的上述不合格存儲單元的地址與備用譯碼器之間的關(guān)系信息，輸出使上述多個備用譯碼器選擇線選擇性地激活的信號；其中，上述存儲電路具備存儲一個或多個上述不合格存儲單元的地址的第1存儲裝置；對上述第1存儲裝置的信息和輸入地址進行比較的比較電路；根據(jù)由上述比較電路得到的一致檢測時的輸出，輸出使上述備用譯碼器控制線激活的信號的第1輸出電路；存儲上述多個備用譯碼器與上述不合格存儲單元的地址之間的1對1的對應(yīng)關(guān)系信息的第2存儲裝置；在使上述備用譯碼器控制線激活時，根據(jù)在上述第2存儲裝置的信息和在置換中使用的地址的至少是最低位位信號，輸出使上述多條備用譯碼器選擇線選擇性地激活的信號的第2輸出電路；其中，上述第1存儲裝置所存儲的多個不合格存儲單元的地址，定為僅僅在置換中使用的地址的最低位或由上述最低位與其高位的1位構(gòu)成的僅僅2位不同的2種到4種的地址，在上述第2輸出電路的輸入中，含有上述1位或上述2位的地址位；上述第1存儲裝置，具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲在上述不合格存儲單元的置換中使用的地址的最低位位信號、其反轉(zhuǎn)信號和比上述最低位處于高位的各個位數(shù)據(jù)的多個第1熔絲器件，上述第2存儲裝置，具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲表示與上述多個備用譯碼器之間的對應(yīng)關(guān)系的編碼數(shù)據(jù)的各個位數(shù)據(jù)的第2熔絲器件，上述第1輸出電路具備對在上述置換中使用的地址的最低位位信號及其反轉(zhuǎn)信號和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第1比較電路；對比上述地址的最低位處于高位的各個位數(shù)據(jù)和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第2比較電路；進行上述第1比較電路的比較輸出和第2比較電路的比較輸出的邏輯處理，輸出使上述備用譯碼器控制線激活的信號的第1與門電路，上述第2輸出電路，是輸入已把在上述第2存儲裝置中存儲的編碼數(shù)據(jù)或其最低位位數(shù)據(jù)切換成在上述置換中使用的地址的最低位位數(shù)據(jù)的編碼數(shù)據(jù)，并對之進行譯碼后使上述多條備用譯碼器選擇線選擇性地激活的譯碼器。
3.一種半導(dǎo)體存儲裝置，其特征是具備把存儲單元陣列分割成多個而成的多個存儲體；分別設(shè)置在上述多個存儲體內(nèi)，與不合格存儲單元進行置換的多個備用部件；與上述多個存儲體對應(yīng)地設(shè)置，用輸入地址進行上述存儲體的行選擇的多個標(biāo)準(zhǔn)譯碼器；與上述多個存儲體對應(yīng)地設(shè)置，對應(yīng)地驅(qū)動上述多個備用部件的多個備用譯碼器；選擇指定上述多個存儲體的多條存儲體選擇線；用來選擇控制上述存儲體中的上述標(biāo)準(zhǔn)譯碼器的標(biāo)準(zhǔn)譯碼器控制線；用來選擇控制上述存儲體中的上述備用譯碼器的備用譯碼器控制線；擇一性地指定上述各存儲體中的多個上述備用譯碼器的多條備用譯碼器選擇線；存儲電路，該存儲電路預(yù)先存儲好一個或多個不合格存儲單元的地址和與上述不合格存儲單元的地址1對1地對應(yīng)的上述備用譯碼器之間的關(guān)系信息，對輸入地址和所存儲的上述一個或多個不合格存儲單元的地址進行比較，與一致檢測時/不一致檢測時對應(yīng)地輸出使上述備用譯碼器控制線激活/非激活的信號，在一致檢測時，根據(jù)所存儲的上述不合格存儲單元的地址與備用譯碼器之間的關(guān)系信息，輸出使上述多個備用譯碼器選擇線選擇性地激活的信號；其中，上述存儲電路具備存儲一個或多個上述不合格存儲單元的地址的第1存儲裝置；對上述第1存儲裝置的信息和輸入地址進行比較的比較電路；根據(jù)由上述比較電路得到的一致檢測時的輸出，輸出使上述備用譯碼器控制線激活的信號的第1輸出電路；存儲上述多個備用譯碼器與上述不合格存儲單元的地址之間的1對1的對應(yīng)關(guān)系信息的第2存儲裝置；在使上述備用譯碼器控制線激活時，根據(jù)在上述第2存儲裝置的信息和在置換中使用的地址的至少是最低位位信號，輸出使上述多條備用譯碼器選擇線選擇性地激活的信號的第2輸出電路；其中，上述第1存儲裝置所存儲的多個不合格存儲單元的地址，定為僅僅在置換中使用的地址的最低位或由上述最低位與其高位的1位構(gòu)成的僅僅2位不同的2種到4種的地址，在上述第2輸出電路的輸入中，含有上述1位或上述2位的地址位；上述第1存儲裝置，具備與切斷/非切斷狀態(tài)對應(yīng)起來，從在上述不合格存儲單元的置換中使用的地址的最低位開始存儲2位的信號、它們的反轉(zhuǎn)信號和比它們處于高位的各個位數(shù)據(jù)的多個第1熔絲器件，上述第2存儲裝置具備與切斷/非切斷狀態(tài)對應(yīng)起來存儲表示與上述多個備用譯碼器之間的對應(yīng)關(guān)系的編碼數(shù)據(jù)的各個位數(shù)據(jù)的第2熔絲器件，上述第1輸出電路具備對從在上述置換中使用的地址的最低位開始存儲2位的信號及它們的反轉(zhuǎn)信號和與它們對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第1比較電路；對比上述地址的最低位處于高2位的各個位數(shù)據(jù)和與之對應(yīng)的上述第1存儲裝置的存儲數(shù)據(jù)進行比較的第2比較電路；進行上述第1比較電路的比較輸出和第2比較電路的比較輸出的邏輯處理，輸出使上述備用譯碼器控制線激活的信號的第1與門電路，上述第2輸出電路，是輸入已把在上述第2存儲裝置中存儲的編碼數(shù)據(jù)或從其最低位開始2位的數(shù)據(jù)之內(nèi)的至少一位已切換成上述地址的對應(yīng)的位數(shù)據(jù)的編碼數(shù)據(jù)，并對之進行譯碼后使上述多條備用譯碼器選擇線選擇性地激活的譯碼器。
全文摘要
減少總備用部件數(shù)，提高冗余電路的面積效率而不降低DRAM中不合格存儲單元的補救效率。具備分別設(shè)置在把存儲單元陣列分割成多個構(gòu)成的多個標(biāo)準(zhǔn)存儲體內(nèi)的第1備用部件；設(shè)置在與標(biāo)準(zhǔn)存儲體不同的備用存儲體內(nèi)的第2備用部件；選擇驅(qū)動第1備用部件的多個第1備用譯碼器；選擇驅(qū)動第2備用部件的第2備用譯碼器；把第2備用部件選擇性地分配給多個標(biāo)準(zhǔn)存儲體內(nèi)的任意存儲體的置換控制電路。
文檔編號G11C29/00GK101086898SQ20071010129
公開日2007年12月12日 申請日期2000年3月17日 優(yōu)先權(quán)日1999年3月19日
發(fā)明者向井秀夫, 中川薰 申請人:株式會社東芝