專利名稱：納米級移位寄存器和使用微米級/納米級移位寄存器的信號解復用的制作方法
技術領域：
本發(fā)明涉及分子電子學，具體來說涉及采用多對納米級鎖存器和 共用鎖存器控制和門信號的交流電連接的納米級移位寄存器，納米級 移位寄存器可以用于將輸入信號分發(fā)到多個單獨納米級線的每一個 納米級線。
背景技術：
在過去70年間，在計算機科學的理論基礎、材料科學和集成電 路制造以及系統(tǒng)設計和集成方面的巨大發(fā)展促成了計算能力、靈活性 和計算機的可購買性上極大的提升，以及促成了現(xiàn)代計算機系統(tǒng)在尺
寸和功耗以及損耗上的令人吃驚且同樣極大的下降。目前可購買的廉 價桌面?zhèn)€人計算機提供比二十年前的超級計算機更強大的計算能力。 計算方面的大發(fā)展可以歸因于可在集成電路中制造的電路的密度穩(wěn) 步提高，而電路密度的提高又源于光刻工藝能制造的信號線寬度和亞 微米級電子元件的尺寸的穩(wěn)定降低。遺憾的是，能夠制造信號線和亞 微米級電子元件的微小尺寸可能正在達到進一步縮減大小的物理極 限。所制造的亞微米級電子元件的密度進一步提高取決于采用完全不 同的制造策略，而不采用基于光刻的方法。計算的持續(xù)發(fā)展或取決于 開發(fā)新的集成電路制造方法和材料，或取決于尋找全新的計算策略， 例如量子計算、大M^莫并行計算機體系結構或其他此類創(chuàng)新。
在過去十年間，已經開始開發(fā)用于納米級電子電路和納米級電子 元件的全新制造方法，并且此方法已經成為新興的分子電子學領域的 基礎。 一種前景看好的納米級元件制造工藝是基于由納米線構成的納 米級交叉桿，以及由具有無源和有源電子元件(包括電阻器、二極管 和多種晶體管)的納米級信號線和納米線構成的混合級交叉桿，在納米線交叉桿的情況中，這些電子元件制作于堆疊形式的近似垂直的納 米線、垂直朝向的平行納米線層之間選定的重疊點處，或者在混合級 交叉桿的情況中，這些電子元件制作于堆疊形式的微米級信號線與納 米線之間、垂直朝向的交錯平行納米線層與平行微米級信號線層之間 選定的重疊點處。工作中的納米線交叉桿電路和混合級交叉桿電路已 經在研究所的實驗室里制作，并已經與常規(guī)亞微米級電路集成來制作 微小且高密度存儲器和邏輯電路。雖然納米級交叉桿表示計算機組件 在分子尺度的制造有了令人激動且可展望前景的進步，但是要實現(xiàn)商 業(yè)生產和集成基于納米線交叉桿的計算機組件仍需要大量進一步的
研究和開發(fā)工作。許多問題停留在擔心在納米線結點(nanowire junction)制作無源和有源電子元件的可靠性上，并需要做更多的工作 來有效率地在分子尺度上構造密集的電路。而且，還存在制造魯棒的 且便宜的納米級和混合級元件(包括將輸入信號分發(fā)到一組納米線的 各個納米線的解復用元件)的挑戰(zhàn)。針對這些原因，亞微米級電子學 的研究人員、開發(fā)人員和制造人員已經認識到需要簡單的納米級電路 和混合級電路元件(例如解復用器或其他信號分發(fā)元件)，以便能夠 將信號導向到納米級或混合級電路內的個別納米線上。

發(fā)明內容
本發(fā)明的一個實施例是可以在某些納米級和混合級邏輯電路中 用于將輸入信號分發(fā)到邏輯電路的個別納米線的納米級移位寄存器。 在描述的實施例中，納米級移位寄存器包括兩個納米級鎖存器串聯(lián)， 每個串聯(lián)由共用鎖存器控制信號來控制。每個鎖存器串聯(lián)的內部鎖存 器交替地通過兩個門串聯(lián)與另一個串聯(lián)的前一個鎖存器和另一個串 聯(lián)的下一個鎖存器互連，每個門串聯(lián)由門信號線控制。


圖1A-1C提供電阻納米線結點的不同圖示。 圖2示出滯后電阻納米線結點的雙穩(wěn)態(tài)電阻率狀態(tài)和工作控制電 壓下電阻率狀態(tài)的轉變。圖3A-3B以示意圖形式圖示滯后電阻納米級結點內的單個數(shù)據 位的存儲。
圖4示出納米級鎖存器。
圖5A-5E圖示圖4所示的納米級鎖存器的操作。 圖6A-6B圖示在納米線數(shù)據總線上將數(shù)據值從笫一納米級鎖存 器傳輸?shù)降诙{米級鎖存器。
圖7A-7C圖示同相納米級鎖存器的才喿作。
圖8A-8B圖示沿著將同相鎖存器互連的納米線數(shù)據總線將數(shù)據
從源納米級鎖存器傳輸?shù)侥繕思{米級鎖存器。
圖9A-9C圖示可以在本發(fā)明的納米級移位寄存器實施例中采用
的 一 種類型的場效應晶體管。
圖IO示出表示本發(fā)明一個實施例的納米級移位寄存器。
圖11A-11N圖示用于制作上迷納米級移位寄存器的一種方法。
圖12A-12J示出描述的本發(fā)明的納米級移位寄存器實施例的操作。
圖13示出表示本發(fā)明一個實施例的多納米級移位寄存器解復用 電路。
具體實施例方式
本發(fā)明的實施例針對納米級移位寄存器和用于制作移位寄存器 的方法。本發(fā)明的納米級移位寄存器可以找到用于將輸入信號解復用 到混合的納米級電路或納米級電路的個別納米線的具體應用。術語 "納米級，，是指小于100 nm的元件尺寸。在某些情況中，元件尺寸 可以小于50nm,而在另一些情況中，元件尺寸可以小于10 nm。某 些描述的實施例是混合級移位寄存器，其中一個或多個鎖存器控制或 門信號線是微米級或亞微米級信號線，而非納米級信號線。在此論述 中，短語"納米級移位寄存器"是指包含大量納米級元件的混合級移 位寄存器、多數(shù)包含納米級元件的混合級移位寄存器或僅包含納米級 元件的移位寄存器。在下文描述的實施例中，單個數(shù)據位在納米級鎖存器對之間連續(xù)地傳輸。下文在段落中，首先描述基于滯后電阻器， 以及成對的納米級鎖存器之間的數(shù)據傳輸操作。應該注意的是，這些 描述的納米級鎖存器僅僅是許多種可能的納米級鎖存器實現(xiàn)的其中 之一。其他類型的納米級鎖存器可以基于非線性電阻器、多種類型的 納米級二極管、晶體管和處于納米級的以及新類型的裝置上的其他類 型的熟知電子元件和微米級電子元件模擬。雖然第 一段落描述納米級 鎖存器，但是在包含微米級鎖存器控制信號線的本發(fā)明描述的實施例 中釆用的納米級鎖存器的操作和功能本質上是完全相同的。在第一段 落之后，第二段落描述納米級移位寄存器的一個實施例，和制作該納 米級移位寄存器的方法。最后 一個段落描述混合級或納米級邏輯電路 中使用表示本發(fā)明一個實施例的納米級移位寄存器進行的信號解復 用。
通過數(shù)據信號總線聯(lián)接的成對的納米級鎖存器
圖1A-1C提供電阻納米線結點的不同圖示。在圖1A中，提供電 阻納米線結點的物理表示以表示如果足夠倍數(shù)的光學顯微鏡可對納 米線結點成像，則能夠獲得的電阻納米線結點的圖片。如圖1A所示， 第一納米線102位于第二納米線104下方，其中這兩個納米線102和 104近似地彼此垂直。電阻單元106位于這兩個納米線之間，具體為 這兩個納米線之間的重疊區(qū)域中。納米線可以由導電聚合物、碳納米 管、金屬或半導體原子或分子的類聚合物鏈或能夠在分子尺度上制作 的其他導電或半導體材料的幾個平行線構成。納米線的形狀和橫截面 幾何形狀由構成它們的分子確定,但是通常在分子尺度上是復雜的，而 非圖1A所示的簡單矩形。位于這兩個納米線之間最接近的接觸點處 的電阻單元106可以由表現(xiàn)為電阻器的一個或少量分子構成?？梢栽?納米線結點兩端施加電壓，以-使一定量的電流流過該結點，4i定是線 性電阻，根據歐姆定律，該電流的量與所施加的電壓成正比與電阻單 元106的電阻成反比。通常，電阻納米線結點呈現(xiàn)非線性電阻，其中 電流與所施加的電壓之間存在更為復雜的關系。圖1B示出圖1A所示的電阻納米線結點的更簡要示意的圖示。圖1C示出圖1A所示的電阻 納米線結點的完全示意的圖示。在表示電阻納米線結點的余下附圖
中，采用圖1C所示的示意圖約定。
可通過目前可用技術制作的電阻結點的 一種特別重要類型是滯 后電阻納米線結點。滯后電阻納米線結點的電阻可以通過對滯后電阻 納米線結點施加轉態(tài)電壓來控制，該電阻在兩個雙穩(wěn)態(tài)電阻率狀態(tài)之 間交替轉換。在一個電阻率狀態(tài)中，納米線結點具有相對低電阻或阻 抗，而在另一個電阻率狀態(tài)中，該納米線結點具有相對高電阻或阻抗。 在目前論述中，忽略納米線結點因內部電容和其他屬性所致的時間相 關行為，并且因此術語"電阻"和"阻抗"是可互換的。
圖2示出滯后電阻納米線結點的雙穩(wěn)態(tài)電阻率狀態(tài)和工作控制電 壓下電阻率狀態(tài)的轉變。圖2示出關于垂直電流軸202與水平電壓軸 204繪制的電流/電壓關系。垂直電流軸以微安培(juA)遞增，電壓 軸204按伏特(V)遞增。滯后電阻納米線結點的高電阻率狀態(tài)稱為 "斷開"狀態(tài)，由負電壓軸部分上方的納米線結點的斷開開關形206 表示。滯后電阻納米線結點的低電阻率狀態(tài)稱為"閉合"狀態(tài)，由圖 2中電壓軸的正數(shù)部分上方的閉合開關形示意208表示。圖2示出實 驗室中制備的實際滯后電阻納米線結點的工作特征。閉合狀態(tài)的電流 /電壓關系繪制為直線段210,斷開狀態(tài)的電-J電壓關系繪制為直線段 212,相對于水平軸正向傾斜。在閉合的狀態(tài)中，滯后電阻納米線結 點具有約兆歐姆數(shù)量級的電阻，而在斷開狀態(tài)中，滯后電阻納米線結 點具有吉歐姆數(shù)量級的電阻。
滯后電阻納米線結點的最大工作電壓范圍214從剛好負擊穿電壓 巳-216以上到剛好正擊穿電壓^ 218以下。當滯后電阻納米線結點 處于斷開，即高電阻率狀態(tài)時，其電壓可以處在最小工作電壓范圍220 上，而滯后電阻納米線結點不會進行電阻率狀態(tài)向閉合狀態(tài)的轉變。 該最小工作范圍從負電壓r, 222到正電壓F;』224。隨著所施加的電壓增加到K^ 224，滯后電阻納米線結點突變地轉換226到閉合狀 態(tài)，圖2中這由將兩個電壓線段230和232的端點互連的虛線箭頭226 表示，而電壓線段230和232分別表示斷開和閉合電流/電壓關系的工 作電壓范圍線段?？梢詫㈦妷禾嵘揭陨隙鴦偤迷谡龘舸╇妷篰 以下，此點之后進一步的電壓提升會不可逆轉地擊穿滯后電阻納米線 結點。在滯后電阻納米線結點處于閉合狀態(tài)時，隨著電壓下降，對應 的電流下降到零，然后電流在正方向上提升。隨著所施加的負電壓在 量值上達到r"時，滯后電阻納米線結點突變地從閉合狀態(tài)轉換到斷
開狀態(tài)，如圖2中虛線垂直箭頭234所示。還可以進一步降低電壓， 而滯后電阻納米線結點仍處于斷開狀態(tài)，直到達到負電壓F;為止，在 此點之后電壓進一步降低會不可逆轉地擊穿滯后電阻納米線結點。 因此，滯后電阻納米線結點在電壓^-與r"之間(在最大工作電
壓范圍的負極限電壓部分中)處于斷開狀態(tài)或高電阻率狀態(tài)，而在最
大工作電壓范圍的正極限電壓部分中(即在電壓&w與F;之間)處于
閉合狀態(tài)，而在最小工作電壓范圍220上時可能處于斷開或可能處于 閉合狀態(tài)，具體取決于所處在的上一個狀態(tài)轉換，閉合狀態(tài)到斷開狀 態(tài)的轉換234或斷開狀態(tài)到閉合狀態(tài)的轉換226。
圖3A-3B以示意圖形式圖示滯后電阻納米級結點(nanoscale junction)內的單個數(shù)據位的存儲。表示為斷開開關的斷開狀態(tài)302 對應于滯后電阻納米線結點的高電阻率狀態(tài)，并且可以對其賦予邏 輯值"1"或邏輯值"0"。對于此論述的開始部分，隨意對斷開狀態(tài) 賦予邏輯值"1"。在一個實施例中，實驗室中制備的斷開狀態(tài)具有 1GQ的電阻。在制備的實施例中，閉合狀態(tài)304具有1MQ的電阻， 并對其賦予邏輯值"0"。
可以釆用滯后電阻納米線結點以及附加的元件作為納米級鎖存 器或一位寄存器。圖4示出納米級鎖存器。納米級鎖存器包括控制線 402和單個位數(shù)據總線404。在垂直控制線402與單個位納米線總線404之間的重疊處是滯后電阻納米線結點406。另外，還經由并聯(lián)電
據總線連接到地線408?；旌霞壖{米線鎖存器可以采用微米級控制線， 而不采用納米線控制線。此類混合級納米線鎖存器4皮用在下文描述的 表示本發(fā)明 一個實施例的納米級移位寄存器中。
圖5A-5E圖示圖4所示的納米級鎖存器的才喿作。為了將邏輯值存 儲在納米級鎖存器中，首先通過如下操作將納米級鎖存器斷開，在數(shù) 據總線404經由與V為負時正向偏壓二極管并聯(lián)的甚高電阻連接連到 地線時，對控制線402施加小于r" + ^^的負電壓(其中巳^是正向 偏壓二極管兩端的電壓降)，或在數(shù)據總線404不與其他元件或信號 線耦合(稱為"浮動"狀態(tài))時向控制線402施加小于F"的負電壓。 對于硅二極管，；。&可以具有約為0.7伏特的值。當納米級鎖存器處 于閉合狀態(tài)時，施加負電壓以強制將狀態(tài)轉向斷開狀態(tài)406 (圖2中 的234)。當納米級鎖存器處于斷開狀態(tài)時，它保持在斷開狀態(tài)。在圖 5A所示的斷開步驟期間，需要二極管412。如杲沒有該二極管，則電 阻器410和電阻納米線結點414 一起構成分壓器，并且為了降低納米 線結點414兩端的r，，在該結點與電阻器410的電阻相等的情況中， 需要對控制線402施加負電壓2 x 。但是，納米級鎖存器一開始斷 開，整個2x r。"負電壓將在電阻納米線結點兩端下降而結束。 一般來 說，大量值的負電壓會超過負擊穿電壓^，并且會擊穿電阻納米線結 點。因此，與電阻器410并聯(lián)的二極管412確保在對控制線402施加 負電壓時，電壓降在二極管與滯后電阻納米線結點之間分壓。二極管 412僅在電流從地線408流到驅動控制線402的負電壓驅動器時才允 許電流通過。
一旦斷開，納米級鎖存器就準備接收信息位。當數(shù)據總線404與 地線418互連時，表示邏輯值O,而當對垂直控制線402施加大于電 壓^。M的寫電壓巳^時，在滯后電阻結點兩端有足夠的正電壓降，從而使狀態(tài)從斷開狀態(tài)轉換(圖2中的226)到閉合狀態(tài)。正如參考圖 3B論述的，閉合狀態(tài)表示邏輯0。因此，當將邏輯"1"值輸入到數(shù) 據總線404時，邏輯值"0" ^皮存儲在納米級鎖存器中。因此，納米 級鎖存器是反相鎖存器，存儲與輸入到數(shù)據總線的值相反的值。相反 地，如圖5C所示，當對數(shù)據總線404施加由大于F^與F^之差的P; 表示的邏輯值"0"時，滯后電阻納米線結點420兩端的電壓降小于K^， 并且納米級鎖存器保持斷開狀態(tài)。換言之，將邏輯"0"值輸入到數(shù) 據總線404,會促使在反相納米級鎖存器中存儲邏輯值"1"。
如圖5D-5E所示，讀取納米級鎖存器。當數(shù)據總線被置于浮動狀 態(tài)404時，將讀電壓^"輸入到垂直控制線402。當納米級鎖存器閉合 時，或處于低電阻狀態(tài)時，輸出422由稍微小于讀電壓r—的某個正 電壓表示的邏輯值"0"。另一方面，如圖5E所示，如果納米級鎖存 器是斷開的，則數(shù)據總線的輸出值是表示邏輯值"1"的浮動狀態(tài)。 因此，可以響應在垂直控制線上施加讀電壓^。d,而將納米級鎖存器 的內容作為數(shù)據總線上的電壓狀態(tài)來訪問。
圖5A-5C圖示通過經由數(shù)據總線從外部源輸入數(shù)據位以將數(shù)據 位存儲在納米級鎖存器。還可以將數(shù)據值從數(shù)據總線上的第 一納米級 鎖存器傳輸?shù)綌?shù)據總線上的第二納米級鎖存器。圖6A-6B圖示在納米 線數(shù)據總線上將數(shù)據值從笫一納米級鎖存器傳輸?shù)降诙{米級鎖存 器。在6A中，第二或目標納米級鎖存器602處于斷開位置以準備接 收數(shù)據值，上文參考圖5A描述的方法已將納米級鎖存器斷開。源或 第一納米級鎖存器604閉合，并且對源納米級鎖存器的控制線606施 加讀電壓^。"數(shù)據總線允許浮動608。因為源納米級鎖存器是閉合的， 這表示邏輯值"0"，所以在電阻器610具有大約與滯后電阻納米線結 點604相同的電阻值的情況中，將電壓、。,/2輸出到數(shù)據總線608。 對目標納米級鎖存器602的垂直控制線612施加正電壓「 ，以便將 數(shù)據總線上的該值P—/2存儲到納米級鎖存器中。因為目標滯后電阻納米線結點兩端的總電壓降7w te - /2 602小于，所以目標納米級 鎖存器仍處于斷開位置，表示邏輯值"1"。因此，反相目標納米級鎖 存器存儲與源納米級鎖存器604中存儲的邏輯值相反的值。如圖6B 中，當源納米級鎖存器斷開，表示邏輯值"1"時，目標納米級鎖存 器兩端的電壓降602大于巳。m,并且目標納米級鎖存器轉換到閉合狀 態(tài)(圖2中的226)，存儲與源納米級鎖存器中存儲的邏輯值相反的邏 輯值。
納米級鎖存器的第二實施例使用不同的工作電壓，并作為同相鎖 存器來操作。圖7A-7C圖示同相納米級鎖存器的操作。為了準備同相 鎖存器以接收數(shù)據，通過施加大于^^的電壓將同相鎖存器閉合。當 通過電阻器706將表示邏輯值"0"的低電壓輸入到數(shù)據總線，并且 對垂直控制線704施加大于2x r"但是小于r，的負寫電壓r時，因
為由于電阻器706和滯后電阻納米線結點構成的分壓器的原因，滯后 電阻納米線結點708兩端的電壓降大于r。^，并且納米級鎖存器保持
閉合狀態(tài)。因此，納米級鎖存器如實地存儲輸入到納米級鎖存器的邏
輯值"o"。相比之下，當將邏輯值"r輸入到數(shù)據總線，由數(shù)據總
線上的浮動狀態(tài)表示，并且對垂直控制線704施加寫電壓時，滯后電 阻納米線結點兩端的電壓降小于r"，并發(fā)生從閉合狀態(tài)到斷開狀態(tài)
的轉換(圖2中的234 )，從而納米級鎖存器以存儲輸入到數(shù)據總線的 邏輯值"1"而結束。
圖8A-8B圖示沿著將同相鎖存器互連的納米線數(shù)據總線將數(shù)據 從源納米級鎖存器轉移到目標納米級鎖存器。如上文參考圖7A論述 的，將目標納米級鎖存器802置于閉合狀態(tài)。然后，對目標納米級鎖 存器的垂直控制線804施加大于2 x r"但是小于的負寫電壓r ， 同時將源納米級鎖存器808的垂直控制線806驅動到地線810。如圖 8A所示，當源納米級鎖存器閉合時，由于源和目標納米級鎖存器構 成的分壓器的原因，在目標納米級鎖存器的兩端獲得大于的電壓，而目標納米級鎖存器保持閉合狀態(tài)。相比之下，如圖8B所示，當源 納米級鎖存器808處于斷開狀態(tài)時，整個負寫電壓在目標納米級鎖存 器802兩端下降而結束，這導致目標納米級鎖存器的斷開以反映源納 米級鎖存器的狀態(tài)。因此，可以沿著數(shù)據總線組裝反相和同相納米級鎖存器，可以將 邏輯值從外部源傳輸?shù)綌?shù)據總線以便存儲在目標納米級鎖存器中，可 以將源納米級鎖存器中存儲的邏輯值讀出到數(shù)據總線上的外部目標， 以及可以沿著數(shù)據總線將邏輯數(shù)據值從源納米級鎖存器傳輸?shù)侥繕?納米級鎖存器。納米級鎖存器、鎖存器陣列和鎖存器操作在"利用滯后電阻器交叉才干i十算，，("Computing with hysteretic resistor crossbars," G Snider,Appl. Phys.A80、 1165-1172 (2005))中有所描述。本發(fā)明的微米級/納米級移位寄存器實施例和用于制作 微米級/納米級移位寄存器的方法實施例在前面的段落中，描述了基于滯后電阻器的納米級鎖存器和在納 米級鎖存器之間的數(shù)據傳輸，以便為理解本段落中描述的本發(fā)明的納 米級移位寄存器實施例提供基礎。描述的納米級移位寄存器除了采用 納米級鎖存器外，還采用納米級場效應晶體管來控制多對納米級鎖存 器的電互連，每個電互連實質上構成兩個鎖存器之間的數(shù)據總線，如 前面段落所論述的。在描述的納米級移位寄存器中，采用微米級鎖存 器控制和門信號線，因此該鎖存器和場效應晶體管實際是混合級裝 置。但是，在其中之一或這兩種情況中，均可采用納米線信號線來制 作純納米級移位寄存器。所述移位寄存器的混合級特性具體用于在微 米級元件控制下將信號解復用到一組納米線。提供混合級電路或裝置 內的微米級與亞微米級元件與納米級元件之間的接口 。圖9A-9C圖示可以在納米級移位寄存器中用作門的一種類型的 場效應晶體管。在圖9A中，示出納米級場效應晶體管的透^L圖。場 效應晶體管("FET")包括敷設在兩個導電納米線904和906之間的 耗盡型半導體902。耗盡型半導體902和納米線904和906 —起在絕緣電介質(例如二氧化硅)層908下構成內部層。導電微米級信號線 910敷設在電介質層908上，而其上涂覆封裝或密封層以便將裝置與 空氣、水汽和其他環(huán)境中的有害物質隔離開。由耗盡型半導體902和 納米線904構成的內部層位于二氧化硅層912上，而二氧化硅層912 在晶體硅層914上形成。晶體管作為開關或門來操作，可以將其控制 以在開啟狀態(tài)中將兩個納米線904和906電互連或在關閉狀態(tài)中將兩 個納米線彼此電隔離。圖9A中虛線矩形916和透視箭頭918指示圖 9B-C中示出的FET剖面圖。圖9B示出圖9A中的以4黃截面透視的FET。 -毛盡型半導體902 位于兩個納米線902和904之間，構成絕緣電介質層908和導電信號 線910下的內部層。圖9B圖示處于關閉狀態(tài)中的FET，其中兩個納 米線彼此電隔離。在有利的狀況下，電流可以在半導體902由空穴來 載送。但是，對半導體摻雜處理，以使在沒有電場的情況下，空穴載 體往往與帶負電荷的實體復合，因此相對穩(wěn)定。在圖9B中，空穴用 空心圓指示，例如空穴920,帶負電荷的實體由點(例如點922)指 示?？梢酝ㄟ^對微米級信號線910施加電壓或電流以在FET內生成電 場。圖9C圖示參考圖9A-B描述的開啟狀態(tài)中的FET，其中兩個納米 線電互連。如圖9C所示，將電勢或電流施加到導電信號線層910產 生穿過電介質層908的電場，該電場吸引半導體902內的空穴載體以 形成鄰近電介質層908的密集空穴層924。所施加的電場還將帶負電 荷的實體排斥到半導體902內帶負電荷的遠側層926?？昭▽?24中 解復合的空穴具有相對較高的移動性，并且可以在兩個納米線902和 904之間產生電流，如圖9C中箭頭928所示。因此，對FET的導電 信號線910施加電壓或電流會將FET開啟，并將這兩個納米線電互連。 沒有施加的電勢或電流導致兩個納米線的邏輯隔離。上文描述的FET ^叉僅是本發(fā)明的納米級移位寄存器實施例中可 釆用來控制多對納米線的互連的大量不同類型的信號控制門的 一 個 示例。例如還可以采用其他類型的晶體管。還可以采用其他類型的可控門，包括納米級機電門、基于非晶體管的電子門和其他類型的門。 圖10示出表示本發(fā)明一個實施例的納米級移位寄存器。納米級移位寄存器包括(1)第一納米級鎖存器控制信號線1002; (2)第一 微米級門控制信號線1004; (3)第二微米級門控制信號線1006; (4) 第二微米級鎖存器控制信號線1008; (5) 8個納米線1010-1917; (6) 村底(圖10中未示出)；(7)在兩個微米級鎖存器控制信號線1002 和1008上方以及作為鎖存器電阻單元的納米線1010-1017下方的可配 置電阻層1018-1019; (8)在兩個微米級門信號線1004和1006上方 以及10個納米線1010-1019下方的絕緣電介質層1020;以及(9 )各 控制一對納米線之間的電連接的8個FET 1022-1029。圖10所示表示 本發(fā)明一個實施例的納米級移位寄存器的特征在于，納米線與鎖存器 控制信號線之間的每個最接近觸點處的納米級鎖存器。因此，圖10 的納米級移位寄存器包括位于納米線1010、 1012、 1014和1016與微 米級鎖存器控制信號線1002之間的最接近觸點處的4個納米級鎖存 器1030-1033，以及相似地還包括沿著微米級鎖存器控制信號線1008 的4個納米級鎖存器1034-1037。在本文檔中，短語"內部納米線" 是指通過兩個不同門互連到前一個納米線和下一個納米線的那些納 米線。例如，納米線1011-1016均是內部納米線。相比之下，納米線 IOIO不是內部納米線，因為納米線IOIO僅通過單個門1022連接到一 個其他納米線，納米線1011。如果在圖10未示出的裝置中有另外的 納米線，則納米線1017可能是內部納米線，但是如圖10所示，納米 線1017不是內部納米線，因為它與納米線IOIO—樣僅連接到一個其 他納米線。納米級移位寄存器按如下方式操作。首先，所有納米級鎖存器^支 置于斷開位置。接著，在數(shù)據輸入線1010上將單個數(shù)據位輸入到第 一納米級鎖存器1030。這樣就完成信號解復用操作的初始化，其中輸 入到第一納米級鎖存器1030的數(shù)據連續(xù)纟皮輸出到其余納米線信號線 1011-1017的每一個。在下一個步驟中，對第一微米級門信號線1004施加電壓或電流信號以將FET 1022、 1024、 1026和1028置于開啟狀 態(tài)，從而電互連納米線1010與1011、 1012與1013、 1014與1015以 及1016與1017。然后，對兩個鎖存器控制信號線施加信號以將納米 級鎖存器1030中存儲的數(shù)據復制到納米級鎖存器1034以及同時地將 該數(shù)據輸出到納米線1011。接著，斷開對第一微米級門信號線1004 施加的信號，并對第二微米級門信號線1006施加電壓或電流信號， 從而將FET 1023、 1025、 1027和1029的每一個置于開啟狀態(tài)，以及 將FET 1022、 1024、 1026和1028置于關閉狀態(tài)。因此，在此點處， 在多對納米線1011與1012、 1013與1014、 1015與1016以及圖10 中未示出的任何另外這種的納米線對之間建立了邏輯互連。然后，對 微米級鎖存器控制信號線施加信號，以將鎖存器1034中存儲的數(shù)據 復制到鎖存器1031以及同時地將該數(shù)據輸出到納米線1012。這種交 替過程不斷將最初輸入的數(shù)據連續(xù)地存儲到納米級鎖存器1035、 1032、 1036、 1033、 1037以及圖10中未示出的任何另外的鎖存器， 并連續(xù)地將該數(shù)據輸出到納米線信號線1013、 1014、 1015、 1016和 1017。 一旦通過上述的交替數(shù)據控制和鎖存器控制過程將輸入的數(shù) 據分發(fā)到每個納米線，則可以重新初始化鎖存器，并可以將新數(shù)據位 接收到第一納米級鎖存器1030中，并完全重新開始該過程。下個段落中提供所描述的納米級移位寄存器的操作的更詳細描 述。應該注意，門和鎖存器控制信號的確切定時取決于納米級移位寄 存器元件的尺寸和間距，取決于這些元件的材料組成以及取決于納米 級移位寄存器的其他特征和特點。而且，輸入到微米級鎖存器控制信 號線的信號的數(shù)量、定時和量值取決于納米級信號線中所采用的鎖存 器的類型。可以將任意數(shù)量的納米線信號線接合到本發(fā)明的納米級移 位寄存器中，并附設用于控制任意數(shù)量的納米線之間的互連的對應 FET門。最后，備選實施例可以釆用亞微米級或納米級鎖存器控制線 和/或門信號線。圖11A-11N圖示用于制作上述納米級移位寄存器的一種方法。如圖11A所示，該過程開始于絕緣體上硅("SOI")表面1102包括在較 厚的晶體硅村底1106上形成的二氧化硅層1104上的相對較薄的晶體 硅層1102。假定相對較薄晶體硅層1102較好摻雜為提供適合用作控 制納米級移位寄存器中納米線對之間的電連接的FET晶體管的源極/ 漏極單元的耗盡型半導體。在如圖IIB所示的第一步驟中，應用納米 壓印抵抗層(nanoimprinting-resist layer) 1108以在較薄晶體珪層1102 上形成一個層。 一旦沉積納米壓印抵抗層，則使用納米級壓印沖壓來 壓印納米壓印抵抗層，如圖11C所示。納米級壓印在納米壓印抵抗層 內以特定圖案制作一系列相對較長的槽1110-1113或通渠以及較短的 槽段1114-1116。接著，如圖IID所示，采用蝕刻技術將槽或槽段底 部暴露的相對較薄硅層1102向下蝕刻到底部二氧化硅層。在圖11D 中的槽1113的端部1118處最佳地顯示出這一點。無論納米壓印抵抗 還是納米壓印抵抗下方的硅層1102的那些部分均不會^皮蝕刻技術移 除掉。然后如圖11E所示，通過汽相沉淀技術將導電材料敷i殳到納米 壓印抵抗層并敷設在納米壓印的槽中。蝕刻或整平(planarized)所得 到的結構以制作嵌入到納米壓印^^抗層內的納米線1120-1123,以及 短納米線段1124-1126，如圖11F所示。在一個備選實施例中，通過 剝離(lift-off)工藝來移除掉過多敷設的導電材料和納米壓印抵抗層。 在圖11F中，納米線示出為稍微突起超過硅層1102的表面，并通過 硅層延伸到底部二氧化硅層1104。
接著，通過多種不同方法的任何一種將納米線1120-1123而不是 納米線段1124-1126連接到電壓源。在一種方法中，沿著y方向(x 和y方向如圖例1128所示)按與納米線段行相距合理的微米級距離， 將微米級信號線制作于納米線上且與納米線垂直，并對微米級信號線 施加電壓。納米線和納米線段暴露在電鍍溶液中，同時對納米線施加 電壓，而不對納米線段施加電壓，從而對納米線電鍍，而不對納米線 段電鍍，如圖11G所示。在本發(fā)明一個實施例中，利用導電聚合物對 納米線電鍍，導電聚合物在納米線^皮暴露的表面上形成外殼或鍍層。電鍍層耐金屬蝕刻技術，而接著就是應用金屬蝕刻技術以移除納米線 段，如圖IIH所示。然后，在后續(xù)蝕刻步驟中，從納米線移除電鍍層， 如圖lll所示。在此點處，還可以移除用于施加電鍍的電壓的微米級 信號線。
在后續(xù)一系列步驟中，其結果如圖11J所示，使用基于光刻掩才莫
的工藝來蝕刻掉薄硅層(圖11A的1102)中沿著y方向朝向的除2 個列1130和1131的所有部分。這些列被先前金屬蝕刻步驟中從其中 移除納米線段(參考圖IIH論述的)的槽段1114-1116切斷。這樣在 相鄰納米線之間形成矩形電隔離的耗盡型硅FET晶體管源極/漏極單 元，如FET晶體管源極/漏極1132。
接著，如圖11K所示，通過基于光刻掩才莫的方法形成電介質層 1134以覆蓋FET單元。接著，如圖IIL所示，敷設并整平可配置電 阻層1136和1138，以與電介質層1134 —起形成二氧化硅層上的其中 嵌入納米線和FET源極/漏極單元的連續(xù)層。然后，如圖11M所示， 將兩個鎖存器控制微米級信號線1142和1144以及兩個微米級門信號 線1146和1148制作于可配置電阻層1136和138以及電介質層1134 上，以形成納米級移位寄存器。如圖11N所示，然后可以添加保護涂 層或密封層，以保護納米級移位寄存器以免暴露于空氣、水汽、UV 光線和其他此類環(huán)境中的有害物質。
上文描述的工藝可以結合到較大的納米級和混合級裝置制造工 藝中，以便作為更復雜的電路和裝置的部分來制作納米級移位寄存 器。在此類情況中，可以將許多納米級移位寄存器連同附加類型的元 件和特征(包括納米線交叉桿和信號線)同時制作于大量的行和列中。
雖然在上述工藝中使用電鍍步驟來將壓印的槽和槽段分成兩個 不同分段，通過后續(xù)步驟生成兩種不同類型的特征，^旦是可以更通用 性地應用電鍍步驟以將納米級壓印的特征(例如導電納米級信號線) 分成不同方式處理的特征集合。例如，通過將壓印的納米級特征組織 成三個不同組，可以分別對其中兩個施加電壓，并使用不同的電鍍層，可以在后續(xù)處理步驟之后產生三種不同類型的特征。
上述工藝用于制作圖10所示的納米級移位寄存器，連同長、直
納米線和多列的FET開關，但是可以使用相似的工藝產生幾乎無限數(shù)
量的不同納米級移位寄存器，具有不同幾何形狀、不同尺寸、不同化 學成分和其他不同的特征和參數(shù)。 表示本發(fā)明一個實施例的上述微米級/納米級移位寄存器用于將 輸入信號分發(fā)到多個納米線的每一個納米線的操作
在前一個段落中，描述表示本發(fā)明一個實施例的納米級移位寄存 器的實現(xiàn)、制造和操作。在本段落中，對本發(fā)明的納米級移位寄存器 實施例的操作提供更詳細的描述。
圖12A-12J示出描述的本發(fā)明的納米級移位寄存器實施例的操 作。圖12A-12J全部使用相同的圖示約定，接下來參考圖12A進行描 述。納米級移位寄存器包括第一鎖存器控制信號線1202和第二鎖存 器控制信號線1204，每個鎖存器控制信號線控制一個鎖存器串聯(lián)。鎖 存器控制信號線1202控制鎖存器1206-1209，鎖存器控制信號線1204 控制鎖存器1210-1213。納米級移位寄存器包括第一門信號線1216和 第二門信號線1218。每個門信號線控制一個門串聯(lián)。門信號線1215 控制門1220-1223,以及門信號線1218控制門1224-1226。納米級移 位寄存器包括一個輸入信號線1230和7個輸出信號線1232-1238。在 下面的附圖中，^_定是同相鎖存器，但是也容易實現(xiàn)采用反相鎖存器 的納米級移位寄存器，這兩種類型的納米級移位寄存器以相似的方式 ^皮控制來分發(fā)輸入信號。例如可以在一組鎖存器或輸出信號線上制作 反相器，以便在采用反相鎖存器的納米級移位寄存器中將反相的數(shù)據 反相回同相的值。或者，可以在交流信號線接收的反相值的假設下， 構造電路。
起初，如圖12A所示，以實際隨機的模式，鎖存器的狀態(tài)為斷開 或閉合。起初，所有門處于關閉狀態(tài)，如圖表示門的斷開圓圏所示， 例如斷開圓圈1220。在第一步驟中，如圖12B所示，通過對兩個鎖存器控制信號線
1202和1204施加斷開信號以斷開所有鎖存器。接著，如圖12C所示， 在輸入信號線1230上將單個數(shù)據位輸入到鎖存器1206,并且同時地 對第一鎖存器控制信號線1202施加寫信號。在圖12C-12G的第一序 列中，假定輸入位是"1"位，將同相鎖存器的斷開狀態(tài)視為表示布 爾值"0"。因此，在圖12C中，布爾值"1"在輸入信號線1230上的 輸入導致鎖存器1206閉合，以表示布爾值"1"。接著，如圖12D所 示，在稱為"t=l"的時間點上，給第一門信號線1216施加信號以將 第一門信號線控制的門置于開啟狀態(tài)，圖12D由表示門的斷開圓圏內 的互連線段(例如互連線段1240)表示。對第一鎖存器控制線1202 施加讀信號，并對第二鎖存器控制線1204施加寫信號。這導致鎖存 器1206的內容輸出到鎖存器1210和信號線1232。因為以相似方式控 制所有其余鎖存器，則在此步驟中還將鎖存器1207-1209的內容輸出 到鎖存器1211-1213。但是，使用描述的納米級移位寄存器實施例執(zhí) 行的解復用操作是基于時間的解復用，并且因此理解為在時間t=l處， 將起初在輸入信號線1230上輸入的布爾值輸出到信號線1232。接著， 如圖12E所示，移除施加到門信號線1216的信號，并改為對門信號 線1218施加信號。因此，將第一組門1220-1223置于關閉狀態(tài)，而將 第二組門1224-1226置于開啟狀態(tài)。對笫二鎖存器控制線1204施加讀 信號，并對第一鎖存器控制線1202施加寫信號。這導致鎖存器1210 中存儲的值傳輸?shù)芥i存器1207,并同時地將數(shù)據值輸出到信號線 1233。將數(shù)據值輸出到信號線1233在時間t=2處發(fā)生。這種門的交替 斷開和閉合的;f莫式以及將數(shù)據從一組鎖存器傳輸?shù)搅硪唤M鎖存器持 續(xù)進行，如圖12F和12G所示，以在時間t=3處將數(shù)據值輸出到信號 線1234，如圖12F所示，并在時間t=4處將數(shù)據值輸出到信號線1235。 圖12H-12J示出將數(shù)據值"0"輸入并分發(fā)到輸出信號線的幾個第一步 驟，這與圖12C-12E所示的輸入和分發(fā)數(shù)據值"1"相似。
許多操作變化是可能的。例如，可以在將數(shù)據值分發(fā)到所有鎖存器和納米線之前，中斷將輸入的數(shù)據值從鎖存器傳輸?shù)芥i存器以及從 納米線傳輸?shù)郊{米線，在已知無需將數(shù)據值分發(fā)到任何其余的鎖存器 和納米線的點處。換言之，可以截斷分發(fā)操作以便僅將數(shù)據分發(fā)到第 一子集的鎖存器和納米線。在備選實施例中，并不將輸入的數(shù)據值分 發(fā)到所有納米線，而是通過在接收用于分發(fā)的下一個數(shù)據值之前執(zhí)行 鎖存器至鎖存器的順序操作，可以在仍分發(fā)前一個數(shù)據值的同時，4矣 收下一個數(shù)據值，從而同時將多個接收的數(shù)據值分發(fā)到不同的納米 線。因此，例如可以將第一接收的數(shù)據值分發(fā)到第4個納米線，同時 將第二接收的數(shù)據值分發(fā)到第2納米線。 一般來說，本發(fā)明的納米級 移位寄存器在被用作解復用器時呈現(xiàn)時間/空間的權衡、時間/制造成 本的權衡和時間/可靠性的權衡。針對將信號解復用到一組納米線已經 開發(fā)了納米級交叉桿復用器。但是，納米線交叉桿可能占用相當大的 空間，且難以制造且成本高，而且與本發(fā)明的較小的、更直接制作的 納米級移位寄存器相比，不夠可靠。但是，混合級交叉桿解復用器可 以立即將信號分發(fā)到一組納米線的所有納米線，同時如上文參考圖
12A-12J論述而工作的納米級移位寄存器在一段時間上一次將信號分 發(fā)到一個納米線。
雖然當用于輸出任意和一般性無才莫式的信號時，使用納米級移位 寄存器可以呈現(xiàn)判決的時間/空間的權;銜，存在如下情況本發(fā)明的納 米級移位寄存器可以提供比傳統(tǒng)解復用器的情況下可能達到的更有 效率的信號復用。例如，在使用兩個納米級移位寄存器來將信號從兩 個方向x和y輸入到納米線交叉桿，以便更改納米線交叉桿結點的狀 態(tài)的情況中，以及在納米線結點的期望狀態(tài)呈現(xiàn)規(guī)則的模式，例如'T， 和"0"值的棋盤或對角線矩陣或其他此類模式的情況中，可以使用 讀電壓通過x方向和y方向^莫式指定來加載納米級寄存器，然后可以 在一個步驟中通過同時對兩個納米級移位寄存器施加寫電壓來生成
該模式。
本發(fā)明的納米級移位寄存器可以接合到更復雜的移位寄存器中，以便在時間上更有效率地為大數(shù)量組的納米線分發(fā)信號。圖13圖示 一個此類解復用電路。在圖13中，通過共享的鎖存器控制和門信號
線1306-1309將四個納米級解復用器1302-1305鏈接在一起。輸入數(shù) 據線1310在輸入上分接到四個納米級移位寄存器的每一個。因此， 在給定的時間點上，可以通過這四個納米級移位寄存器將輸入的數(shù)據 值分發(fā)到四個不同納米線，而不是在采用單個納米級移位寄存器時僅 分發(fā)到一個納米線。因此，通過采用n個納米級移位寄存器， 一般可 以將向m個信號線分發(fā)數(shù)據值的總時間從m減少到m除以n。
雖然本發(fā)明是參考特定實施例來描述的，但是無意將本發(fā)明限于 此實施例。在本發(fā)明精神內的修改對本領域技術人員是顯見的。例如， 如上文論述的，可以在表示本發(fā)明實施例的納米級移位寄存器的多種 實施例中使用許多不同類型的鎖存器?？赡苄枰獙︽i存器控制信號線 施加不同的斷開、讀和寫信號，以便初始化納米級移位寄存器并且將 數(shù)據從一個鎖存器傳輸?shù)搅硪粋€鎖存器，具體取決于納米級移位寄存 器中采用的鎖存器的類型。還可以采用多種不同類型的FET門。本發(fā) 明的納米級可以制作為將數(shù)據值分發(fā)到任意數(shù)量的納米線信號線，并 且可以組合到更復雜的納米級和混合級邏輯電路和裝置中，以導丸行這 些電路和裝置所需的移位寄存器功能。鎖存器控制線和門信號線的其 中之一或二者均可以制作為納米線，而不是制作為微米級線，從而產 生純納米級移位寄存器。上述的混合級移位寄存器特別有用于將微米 級和亞微米級電子器件和電路與納米級電子器件和電路接口 ，但是混 合級和純納米級移位寄存器可以發(fā)現(xiàn)多種使用和應用。
前文描述中，為了解釋的目的，使用了特定術語，以便提供對本 發(fā)明的透徹理解。但是，對于本領域人員來說，顯然實施本發(fā)明并不 一定需要這些特定細節(jié)。前文對本發(fā)明的特定實施例的描述是出于說 明和描述的目的來提出的。它們不意味著是窮舉的或將本發(fā)明限制于 所公開的具體形式。顯然，根據上面的原理，許多修改和變化都是可 能的。示出和描述這些實施例，以便最佳地解釋本發(fā)明的原理和實踐應用，從而使本領域技術人員能夠最佳地通過適于具體應用而設想的 多種修改來利用本發(fā)明和多種實施例。本發(fā)明的范圍應該由所附權利 要求及其等效物限定。
權利要求
1.一種納米級移位寄存器，包括第一組納米線(1010、1012、1014、1016)，所述第一組納米線(1010、1012、1014、1016)通過第一組鎖存器(1030-1033)互連到第一鎖存器控制信號線(1002)；以及第二組納米線(1011、1013、1015、1017)，所述第二組納米線(1011、1013、1015、1017)通過第二組鎖存器(1034-1037)互連到第二鎖存器控制信號線(1008)，所述第二組納米線的每個內部納米線通過第一門信號線(1006)控制的第一組門(1023、1025、1027、1029)中的門互連到所述第一組納米線的前一個納米線以及通過第二門信號線(1004)控制的第二組門(1022、1024、1026、1028)中的門互連到所述第一組納米線的下一個納米線。
2. 如權利要求1所述的納米級移位寄存器，其中所述第一鎖存器 控制信號線(1002)、所述第二鎖存器控制信號線(1008)、所述第一 門信號線(1006 )和所述第二門信號線(1004 )全部是微米級信號線、 全部是納米級信號線、或包括微米級信號線和納米級信號線的組合。
3. 如權利要求1所述的納米級移位寄存器，其中每個鎖存器 (1010-1017 )是滯后電阻器，所述滯后電阻器包括通過以可逆方式可切換的層與所述第一鎖存器控制信號線(1002)或所述第二鎖存器控 制信號線(1008 )分開的納米線。
4. 如權利要求1所述的納米級移位寄存器，其中每個門 (1022-1029 )是場效應晶體管，所述場效應晶體管包括通過半導體層連接到第二納米線的第一納米線，第一納米線和第二納米線以及半導 體層通過電介質絕緣層與所述第一門信號線或所述第二門信號線分 開。
5. 如權利要求1所述的納米級移位寄存器，其中通過在所述鎖存器控制信號線(1002、 1008)上輸入一個或多個 信號，以將所述鎖存器(1010-1017)全部置于表示兩個布爾值的其中 一個布爾值的第一狀態(tài)，來對所述納米級移位寄存器初始化；以及通過將單個位數(shù)據值輸入到與所述第一組鎖存器(1030-1033 )的第一鎖存器互連的第一納米線，以及將一個或多個控制信號輸入到 所述第一鎖存器控制信號線，以將所輸入的單個位數(shù)據值存^^在所述 第一鎖存器中，以利用下一個單個位數(shù)據值加載所述納米級移位寄存 器。
6. 如權利要求5所述的納米級移位寄存器，其中操作所述納米級 移位寄存器以通過如下操作連續(xù)地將單個位數(shù)據值輸出到所述第一 納米線之后的每個納米線將信號輸入到所述第一門信號線和所述第二門信號線(1004、 1006)的其中之一以電互連多對納米線，每對或者多個納米線包括所 述第一組納米線(1010、 1012、 1014、 1016)中的納米線，所述第一 組納米線(1010、 1012、 1014、 1016)通過所述笫一門信號線和所述 第二門信號線(1004、 1006)的其中之一控制的門(1022-1029)以可 逆方式連接到所述第二組納米線(1011、 1013、 1015、 1017)的相鄰 納米線，以及將一個或多個控制信號輸入到所述鎖存器控制信號線(1002、 1008 )以便通過多對互連的納米線將數(shù)據從所述第一組鎖存器 (1030-1033 )和所述第二組鎖存器(1034-1037 )的其中之一傳輸?shù)?所述第一組鎖存器(1030-1033 )和所述第二組鎖存器(1034-1037 ) 的其中另一組。
7. 如權利要求6所述的納米級移位寄存器，其中交替地將數(shù)據從 所述第一組鎖存器(1030-1033 )中的鎖存器傳輸?shù)剿龅诙M鎖存器(1034-1037 )中的后續(xù)鎖存器，并從所述第二組鎖存器中的鎖存器傳 輸?shù)剿龅谝唤M鎖存器中的后續(xù)鎖存器，以便按規(guī)律的間隔，將最初 置于所述第一鎖存器中的數(shù)據值連續(xù)地輸出到所述第一組納米線和所述笫二組納米線中的每個納米線。
8. —種用于將接收的數(shù)據值分發(fā)到一組納米線(1011-1017)中 的每個納米線的方法，所述方法包括將所述接收的數(shù)椐值輸入到納米級移位寄存器的笫 一鎖存器中；以及將信號輸入到所述納米級移位寄存器的鎖存器控制信號線 (1002、 1008 )以及門信號線(1004、 1006 )，以便連續(xù)地將所述接 收的數(shù)據值輸出到所述一組納米線中的每個納米線。
9. 如權利要求8所述的方法，其中所述納米級移位寄存器包括 第一組納米線(1010、 1012、 1014、 1016)，所述第一組納米線(1010、 1012、 1014、 1016)通過第一組鎖存器(1030-1033 )互連到 第一鎖存器控制信號線(1002);以及第二組納米線(1011、 1013、 1015、 1017),所述第二組納米線(1011、 1013、 1015、 1017)通過第二組鎖存器(1034-1037)互連到 第二鎖存器控制信號線(1008),所述第二組納米線的每個內部納米 線通過第一門信號線(1006)控制的第一組門(1023、 1025、 1027、 1029)中的門互連到所述第一組納米線的前一個納米線，以及通過第 二門信號線(1004)控制的第二組門(1022、 1024、 1026、 1028)的 中門互連到所述第一組納米線的下一個納米線。
10. 如權利要求9所述的方法，其中將所述接收的數(shù)據值輸入到納米級移位寄存器的第 一鎖存 器中還包括；在所述鎖存器控制信號線(1002、 1008 )上輸入一個或多個信號 以將所述鎖存器全部置于表示兩個布爾值的其中一個布爾值的笫一 狀態(tài)；以及將所述接收的數(shù)據值輸入到與所述第一組鎖存器(1030-1033 ) 中的第 一鎖存器互連的第 一納米線，以及將一個或多個控制信號輸入 到所述第一鎖存器控制信號線(1002),以將所接收的數(shù)據值存儲在所述第一鎖存器中，以及其中將信號輸入到所述納米級移位寄存器的鎖存器控制信號線(1002、 1008 )和門信號線(1004、 1006),以便連續(xù)地將所述接收 的數(shù)據值輸出到所述一組納米線(1011-1017)的每個納米線還包括交 替地將信號輸入到所述第一門信號線(1006)以電互連多對納米線， 每對或者多個納米線包括所述第一組納米線(1010、 1012、 1014、 1016) 中的納米線，所述第一組納米線(1010、 1012、 1014、 1016)通過所 述第一門信號線(1006)控制的門以可逆方式連接到所述第二組納米 線(1011、 1013、 1015、 1017)中的后續(xù)納米線，以及將一個或多個 控制信號輸入到所述鎖存器控制信號線(1002、 1008 )，以便通過多 對互連的納米線將數(shù)據從所述第一組鎖存器(1030-1033 )傳輸?shù)剿?第二組鎖存器(1034-1037)，以及將信號輸入到所述笫二門信號線(1004)以電互連多對納米線， 每對或者多個納米線包括所述第二組納米線(1011、 1013、 1015、 1017) 中的納米線，所述第二組納米線(1011、 1013、 1015、 1017)通過所 述第二門信號線(1004)控制的門(1022-1029)以可逆方式連接到所 述第一組納米線(1010、 1012、 1014、 1016)的后續(xù)納米線，以及將 一個或多個控制信號輸入到所述鎖存器控制信號線(1002、 1008)， 以便通過多對互連的納米線將數(shù)據從所述第二組鎖存器(1034-1037) 傳輸?shù)剿龅谝唤M鎖存器(1030-1033 )。
全文摘要
本發(fā)明的一個實施例是可以在某些納米級和混合級邏輯電路中用于將輸入信號分發(fā)到邏輯電路的個別納米線(1011-1017)的納米級移位寄存器。在描述的實施例中，納米級移位寄存器包括兩個納米級鎖存器(1030-1037)串聯(lián)，每個串聯(lián)由共用鎖存器控制信號來控制。鎖存器(1030-1033)的每個串聯(lián)的內部鎖存器交替地通過兩個門串聯(lián)(1023、1025、1027、1029、1022、1024、1026、1028)與另一個串聯(lián)(1034-1037)的前一個鎖存器和另一個串聯(lián)的下一個鎖存器互連，每個門串聯(lián)由門信號線(1006和1004)控制。
文檔編號G11C19/00GK101292300SQ200680039080
公開日2008年10月22日 申請日期2006年7月21日 優(yōu)先權日2005年10月21日
發(fā)明者G·S·斯尼德, P·J·屈克斯 申請人:惠普開發(fā)有限公司