專利名稱：使用納米管開關(guān)的非易失性陰影鎖存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及存儲(chǔ)邏輯狀態(tài)的鎖存器領(lǐng)域，尤其涉及使用雙端納米管開關(guān) 的非易失性陰影鎖存器。相關(guān)領(lǐng)域描述易失性電路已經(jīng)并繼續(xù)是數(shù)字電路中的規(guī)范。在最初發(fā)展階段，雙極電路廣 泛應(yīng)用于模擬和數(shù)字電路。更密集和更易于集成但更慢速的基于FET的電路很快 興起，并被引入到諸如計(jì)算器的低成本和低功率的應(yīng)用中，而雙極電路用于高速應(yīng)用。為了消除當(dāng)前雙極的僅NMOS或僅PMOS芯片的靜態(tài)功耗，引入了基于互補(bǔ) CMOS (組合NMOS和PMOS)器件的電路，并且?guī)缀跸遂o態(tài)功耗，因?yàn)橹?在電路切換時(shí)出現(xiàn)功耗。FET器件縮放(scaling)被引入并成功用于約每?jī)赡陮㈦?路數(shù)量加倍，同時(shí)提高器件和電路的性能，所有這些都處于較低芯片上電壓以將功 耗維持在可接受的水平。隨著電路數(shù)量增長(zhǎng)到百萬，雙極功耗變得過高，以致于CMOS用于代替雙極 電路，并且CMOS變成半導(dǎo)體產(chǎn)業(yè)對(duì)邏輯電路、存儲(chǔ)器和模擬產(chǎn)品的技術(shù)選擇。 由于各種各樣電子功能(存儲(chǔ)器、數(shù)字和模擬電路)的共用CMOS技術(shù)平臺(tái)，集 成上億電路以及幾十億位的系統(tǒng)芯片(SoC)成為可能。向新的更密集的技術(shù)代的 遷移在單芯片上實(shí)現(xiàn)了更多的功能，并且出于經(jīng)濟(jì)以及性能原因而完成。新一代技 術(shù)(新技術(shù)節(jié)點(diǎn))導(dǎo)致晶體管密度提高，其中器件寬度的電流驅(qū)動(dòng)增加以及互連配 線更密集。然而，對(duì)于亞150nm技術(shù)，器件閾值電壓的縮放越發(fā)困難，導(dǎo)致高的 FET器件OFF狀態(tài)泄漏電流以及對(duì)應(yīng)的高靜態(tài)功耗。使用常規(guī)尺寸和電壓縮放不 再能滿足諸如SoC的快速密集芯片，使得功耗限制了單芯片的速度和功能的組合。 在90nm技術(shù)節(jié)點(diǎn)，總功率(動(dòng)態(tài)和靜態(tài)功率)的25至50%是由于泄漏電流引起 的靜態(tài)功耗。預(yù)測(cè)發(fā)現(xiàn)對(duì)于65nm技術(shù)節(jié)點(diǎn)的產(chǎn)品，靜態(tài)功耗將超過動(dòng)態(tài)(操作) 功耗。新一代技術(shù)受到功耗的限制，尤其是受到由于較差的縮放以及相關(guān)聯(lián)的高器 件OFF狀態(tài)泄漏電流引起的靜態(tài)功耗的限制。因?yàn)橹T如PC、手機(jī)、游戲等許多應(yīng) 用是便攜的并需要電池操作，所以控制功耗同時(shí)實(shí)現(xiàn)高速操作是必需的。由于功耗 限制了邏輯電路的尺寸和操作速度的組合，需要新的芯片架構(gòu)和電路設(shè)計(jì)解決方案 來實(shí)現(xiàn)高性能功能的持續(xù)增加。在Berlin等人的美國專利No. 6,097,243所述的通過架構(gòu)和設(shè)計(jì)來降低功率的 一種方法提出一種在電路不活動(dòng)的預(yù)定時(shí)段中減小時(shí)鐘速度以降低動(dòng)態(tài)功率的調(diào) 節(jié)機(jī)制。靜態(tài)功率也通過調(diào)節(jié)源-體電壓以增大閾值電壓并降低相關(guān)聯(lián)的泄漏電流 而得以減小。雖然該方法可降低某些電路的功耗，但是動(dòng)態(tài)和靜態(tài)功耗仍然保持相 對(duì)較高。實(shí)際上，減小功耗的閾值電壓調(diào)制僅在體區(qū)域可被調(diào)制的基體CMOS技 術(shù)中使用。具有隔離的單獨(dú)器件體區(qū)域的SOI CMOS技術(shù)不能如美國專利No. 6,097,243所述地進(jìn)行調(diào)制。 在通過如Bertin等人的美國專利No. 6,097,241所述的架構(gòu)和設(shè)計(jì)降低功率的 相關(guān)方法中，其中活動(dòng)檢測(cè)電路監(jiān)控第一邏輯級(jí)處輸入電路活動(dòng)并增大后續(xù)級(jí)中的 電路速度以實(shí)現(xiàn)高速操作。同樣需要調(diào)制具有如上相關(guān)于美國專利No. 6,097,243 進(jìn)一步描述的關(guān)聯(lián)限制的器件閾值電壓。Bertin等人的美國專利No. 6,345,362描述了通過架構(gòu)和設(shè)計(jì)來降低功率的又 一相關(guān)方法，其中使用芯片上控制處理器單元和芯片上功率管理單元將處于不同功 率電平的多芯片上功能單元匹配于要求各種速度的指令以優(yōu)化芯片功率性能。在以 上相關(guān)于美國專利No. 6，097，243進(jìn)一步描述的關(guān)聯(lián)限制下，通過閾值電壓變化來 調(diào)節(jié)每個(gè)功能單元的操作功率和關(guān)聯(lián)速度。Datar等人的美國專利No. 6,625,740描述了通過架構(gòu)和設(shè)計(jì)來降低功率的不同 方法，其中指令被檢查并且代碼被重新安排，使得一組指令不需要的電路被斷電。 電路組可按處理各種指令的需要來通電。在所給示例中，假定電路需要10個(gè)時(shí)鐘 循環(huán)處于OFF狀態(tài)，以及需要IO個(gè)循環(huán)恢復(fù)到全功率狀態(tài)。在斷電的這些電路中 動(dòng)態(tài)和靜態(tài)功率都被降低，但是在斷電期間，數(shù)據(jù)不能在寄存器中維持并且將丟失， 除非在斷電時(shí)轉(zhuǎn)移到存儲(chǔ)器并在通電時(shí)轉(zhuǎn)移回來。Goodnow等人的美國專利No. 6,658，634中描述了通過架構(gòu)和設(shè)計(jì)來降低功率 的再一種不同方法，其中邏輯被設(shè)計(jì)成確保關(guān)鍵邏輯網(wǎng)(critical logic net)包含關(guān) 聯(lián)寄存器，并且用邏輯合成軟件來確保時(shí)鐘可選擇性地停止并且最后數(shù)據(jù)保持在特 定指令序列不需要的邏輯級(jí)寄存器中。雖然該方法降低了動(dòng)態(tài)功耗，但是靜態(tài)功耗 因泄漏電流而仍然較高。在Bertin等人的美國專利No. 5,986,962中，功率降低通過架構(gòu)和設(shè)計(jì)來實(shí)現(xiàn)， 使得每個(gè)寄存器(鎖存器)具有為低功率保持而設(shè)計(jì)(優(yōu)化)的對(duì)應(yīng)陰影寄存器(, 存器)(低泄漏電流的CMOS器件)。該系統(tǒng)的狀態(tài)在轉(zhuǎn)換到低功率模式時(shí)被轉(zhuǎn)移 到陰影鎖存器，并且從芯片的部分或整個(gè)芯片的邏輯電路移除功率。當(dāng)功率恢復(fù)時(shí)， 將邏輯狀態(tài)恢復(fù)到每個(gè)寄存器。雖然該方法顯著降低了動(dòng)態(tài)和靜態(tài)功率，并且如果 整個(gè)芯片被斷電則實(shí)際上消除了除了低功率陰影寄存器之外的全部功耗，但是陰影 寄存器引入了其自身的明顯問題。首先，低功耗寄存器(鎖存器)對(duì)a粒子敏感并 且數(shù)據(jù)完整性成問題?？蓪?duì)鎖存器應(yīng)用輻射硬化技術(shù)，但是可能需要某些技術(shù)變化。 其次，靜態(tài)功率仍然消耗在低功率陰影鎖存器中。而且對(duì)每個(gè)高性能鎖存器添加低 功率陰影鎖存器顯著增大了芯片面積，這影響到芯片設(shè)計(jì)并減小了單塊晶片的芯片 數(shù)量，進(jìn)而增加了芯片成本。帶有諸如高邏輯和存儲(chǔ)器電流、系統(tǒng)芯片(SoC)架構(gòu)的各種各樣電路功能的高集成產(chǎn)品是當(dāng)今半導(dǎo)體工業(yè)設(shè)計(jì)實(shí)踐的重要組成部分。使用基體或SOI CMOS 技術(shù)的高集成產(chǎn)品設(shè)計(jì)，對(duì)需要SoC器件所提供的高集成度以及混合數(shù)據(jù)和信號(hào)處理的便攜電池操作系統(tǒng)而言特別重要。特別是在消費(fèi)電子產(chǎn)品中，產(chǎn)品需要隨設(shè) 計(jì)進(jìn)步而經(jīng)歷變化。結(jié)果，設(shè)計(jì)通常使用不同元件的組合，這些元件包括諸如通用(通常是RISC架構(gòu))嵌入微處理器核、嵌入DSP、嵌入ASIC設(shè)計(jì)(eASIC)、嵌 入FPGA、嵌入存儲(chǔ)器以及其它功能的嵌入、可編程邏輯功能。期望產(chǎn)品功能的市 場(chǎng)化時(shí)間對(duì)產(chǎn)品成敗至關(guān)重要，使得通常沒有足夠的時(shí)間來使用諸如優(yōu)化ASIC設(shè) 計(jì)的定制方法來優(yōu)化功能，以在最小的總功耗下具有最大性能。取而代之，設(shè)計(jì)必 須包括比優(yōu)化設(shè)計(jì)消耗更多功率的可編程邏輯功能，以便于實(shí)現(xiàn)在設(shè)計(jì)循環(huán)快結(jié)束 時(shí)修改產(chǎn)品功能的靈活性并因經(jīng)濟(jì)原因提供多種用途。向新的更密集技術(shù)代的遷移在單芯片上實(shí)現(xiàn)更多功能并且可出于經(jīng)濟(jì)以及性 能原因而進(jìn)行。新技術(shù)代(新的技術(shù)節(jié)點(diǎn))引起晶體管密度增大，器件寬度的電流 驅(qū)動(dòng)增加以及互連配線更密集。然而，對(duì)于亞150nm技術(shù)，器件閾值電壓縮放難 度增大，導(dǎo)致高的FET器件OFF狀態(tài)泄漏電流以及相應(yīng)的高靜態(tài)功耗。

圖1示出相關(guān)于技術(shù)節(jié)點(diǎn)(以及對(duì)應(yīng)年份)的歸一化功耗。圖1的來源是IEEE 計(jì)算機(jī)協(xié)會(huì)，2003年12月。結(jié)束節(jié)點(diǎn)以最小特征尺寸和關(guān)聯(lián)門長(zhǎng)度來表示。靜態(tài) 功率隨尺寸縮小呈指數(shù)增長(zhǎng)，而動(dòng)態(tài)(切換)功率以緩和的速率增長(zhǎng)。在90nm技 術(shù)節(jié)點(diǎn)處，總功率(動(dòng)態(tài)和靜態(tài)功率)的25至50%是由于泄漏電流引起的靜態(tài)功 耗。預(yù)測(cè)發(fā)現(xiàn)，對(duì)于65nm技術(shù)節(jié)點(diǎn)處的產(chǎn)品，靜態(tài)功耗可能超過動(dòng)態(tài)(操作)功 耗。新的技術(shù)代受到功耗的限制，尤其是由于較差的縮放和造成的高器件OFF狀 態(tài)泄漏電流而引起的靜態(tài)功耗。使用常規(guī)尺寸和電壓縮放已經(jīng)不再能滿足諸如SoC 的快速密集芯片，使得功耗限制了單芯片上速度和功能的組合。因?yàn)橹T如PC、手 機(jī)、游戲等的許多應(yīng)用是便攜式的并且需要電池操作，所以通過芯片架構(gòu)和電路設(shè) 計(jì)來控制功耗是非常必要的。然而，即使在諸如工作站和服務(wù)器的非便攜式應(yīng)用中， 由較差的CMOS技術(shù)縮放導(dǎo)致的功耗限制也限制了操作速度并需要功率管理架 構(gòu)。為了在高集成產(chǎn)品設(shè)計(jì)中成功結(jié)合功率管理，理解電路設(shè)計(jì)效率與功耗的關(guān) 系非常重要。圖2示出對(duì)于各種邏輯設(shè)計(jì)方法，實(shí)現(xiàn)32位操作所需的每次操作能 量(皮焦)。最靈活和多功能的可編程邏輯是最不功率有效的，對(duì)于PC/工作站需 要2，000 pJ且對(duì)于RISC架構(gòu)微處理器需要200 pJ。相反，最不靈活的設(shè)計(jì)方法ASIC是最功率有效的，對(duì)于相同的邏輯功能僅消耗2pJ。DSP也是非常有效的，為60pJ，因?yàn)樗鼈兺ǔＳ米骷铀贁?shù)字信號(hào)處理功能以執(zhí)行特定的數(shù)字信號(hào)處理任務(wù)。圖2 源自Bill Dally的題為"Low-Power Architecture (低功率架構(gòu))"的演講。帶寬在各種操作所需的能量中占據(jù)主導(dǎo)。圖3示出寄存器、ALU、和OCD32 位操作所需的能量以及從存儲(chǔ)器讀取并在芯片上轉(zhuǎn)移32位所需的能量(100pJ)。 與芯片互連上驅(qū)動(dòng)長(zhǎng)距離(10 mm)相關(guān)聯(lián)的相對(duì)較高能量(100pJ)是配線的非 縮放性和芯片尺寸增大的結(jié)果。圖3源自Bill Daily, 2002年的International Symposium on High-Performapce Computer Architecture (高性能計(jì)算機(jī)架構(gòu)國際研 討會(huì))。如果當(dāng)前單處理器芯片架構(gòu)和設(shè)計(jì)方法不改變，則與芯片上邏輯和存儲(chǔ)器功 能互連相關(guān)聯(lián)的功耗和等待時(shí)間將變成導(dǎo)致受功率限制的芯片性能的主要因素。實(shí) 際上，芯片架構(gòu)己經(jīng)作出響應(yīng)，并且多個(gè)、簡(jiǎn)單處理器、分布式寄存器文件、顯性 管理本地存儲(chǔ)器、更多最佳設(shè)置的增強(qiáng)平面布置圖、以及其它創(chuàng)新己經(jīng)防止芯片上 互連成為主導(dǎo)的功率/性能限制因素。通過這些新的改進(jìn)的芯片架構(gòu)和設(shè)計(jì)方法，對(duì)芯片性能的限制還一貫如此地 主要是由于嵌入邏輯和存儲(chǔ)器功能。然而，這些嵌入電路越來越難以如上進(jìn)一步描 述地縮放，而靜態(tài)功耗開始對(duì)芯k操作確定性能。CMOS電路中的靜態(tài)功率即使在沒有切換的情況下也會(huì)出現(xiàn)。這是由于因較 差縮放器件閾值電壓和操作電壓而流動(dòng)的泄漏電流。靜態(tài)功率只能通過降低電壓， 較佳地將暫時(shí)不使用的電路中的電壓降為零(可選擇地從這些電路移除所施加的電 壓)而得以降低。高速芯片設(shè)計(jì)通常使用稱為并發(fā)操作的邏輯設(shè)計(jì)技術(shù)。這些技術(shù)是流水線和 并行性，其中將邏輯功能劃分成稱為級(jí)的更小片(子塊)，使得因許多操作同時(shí)執(zhí)行而使指令執(zhí)行速率得到提高。并發(fā)邏輯設(shè)計(jì)技術(shù)在以下參考文獻(xiàn)中有詳細(xì)描述 H.B. Bakoglu， "Circuits, Interconnections, and Packaging for VLSI (VLSI的電路、 互連和封裝)"，Addison-Wesley出版有限公司，1990年412-416頁；以及DavidT. Wang, "Revisiting the F04 Metric (重訪F04度量)"。并發(fā)邏輯操作的一個(gè)重要方面是指令的開始不等待先前指令的完成。這樣， 每個(gè)循環(huán)中使用硬件的所有部分，最佳利用可用邏輯并且增加機(jī)器的吞吐量。指令 之間的依賴性使邏輯性能不能達(dá)到最佳可能性能；然而，指令優(yōu)化可用于通過使用 例如流水線技術(shù)來達(dá)到更快的性能。例如，流水線技術(shù)使用達(dá)到高得多的操作速度的由寄存器(也稱為寄存器文 件、寄存器組、流水線鎖存器或鎖存器)劃分(分隔)的隨機(jī)邏輯塊；即用于提高 執(zhí)行速率的流水線。將邏輯劃分成大致相等的成為級(jí)的更小片，并且插入寄存器(鎖 存器)組以在邏輯級(jí)的接口處保持臨時(shí)值(邏輯狀態(tài))。然后，邏輯時(shí)鐘頻率被增 大到與邏輯級(jí)的最長(zhǎng)延時(shí)加上鎖存器延時(shí)開銷之和的倒數(shù)成正比的水平。邏輯級(jí)、 寄存器(單鎖存器和雙鎖存器設(shè)計(jì))和時(shí)鐘的示例在以上進(jìn)一步描述的H.B.Bakoglu的參考書中的338-349頁中給出。寄存器(鎖存器)設(shè)計(jì)的示例在H.B. Bakoglu的參考書中的349-355頁中給出。設(shè)計(jì)增加了寄存器的數(shù)量并減小了邏輯 級(jí)延時(shí)。作為示例，在IBM 750 PowerPC芯片中使用的寄存器(鎖存器)數(shù)量約 為10,000個(gè)寄存器。下一代PowerPC設(shè)計(jì)，IBM 970使用約300,000個(gè)寄存器。使用易失性寄存器(鎖存器)的設(shè)計(jì)功耗是重要的考慮因素，應(yīng)為它通常如以上參照?qǐng)D1-3詳細(xì)描述地對(duì)邏輯功能 設(shè)定最大性能限制。當(dāng)前，邏輯狀態(tài)暫時(shí)存儲(chǔ)在易失性寄存器鎖存器中。然而，引 入每個(gè)寄存器具有專用納米管器件的非易失性寄存器使邏輯狀態(tài)在沒有施加電壓 的情況下得以保存，即在集成電路的部分(或全部)中零功耗，以便于降低功耗， 從而使其它邏輯塊能夠消耗更多的功率并按需運(yùn)行得更快，還具有以下描述的其它 優(yōu)點(diǎn)。除了將隨機(jī)邏輯劃分成更小塊的性能優(yōu)點(diǎn)之外，還存在測(cè)試優(yōu)點(diǎn)。邏輯測(cè)試 要求將每個(gè)邏輯節(jié)點(diǎn)切換到"1"和"0"兩種邏輯狀態(tài)。具有諸如上千萬或上億的 大量門的芯片不能得到有效測(cè)試，除非將邏輯細(xì)分成更小的級(jí)(塊)。由鎖存器分 隔的更小的邏輯級(jí)使邏輯的可測(cè)性達(dá)到例如98至99%。還可出于測(cè)試目的而將本 文所述的寄存器串聯(lián)互連。施加邏輯測(cè)試模式(測(cè)試矢量)并且測(cè)量邏輯響應(yīng)以標(biāo) 識(shí)并剔除缺陷芯片，這在工業(yè)界是公知的。以下參考文獻(xiàn)描述了邏輯可測(cè)性的設(shè)計(jì) H Fujiwara， "Logic Design and Design for Testability (邏輯設(shè)計(jì)和可測(cè)性設(shè)計(jì))"， 劍橋，馬薩諸塞州，METPress， 1985年，238、 256-259頁;以及P.H. Bardel、 W. H. McAnney和J. Savir， "Built-in Test for VLSI: Pseudorandom Techniques (VLSI的 內(nèi)置測(cè)試偽隨機(jī)技術(shù))"，紐約，紐約州，John Wiley & Sons, 1987年，38-43頁。許多不同的寄存器文件電路設(shè)if也是可能的(參照以上的Bakoglu)。例如， 時(shí)鐘控制同步寄存器文件級(jí)電路設(shè)計(jì)可使用具有諸如圖4A所示的CLK1和CLK2 的非重疊時(shí)鐘的主鎖存器級(jí)電路和輔鎖存器級(jí)電路?；蛘撸瑫r(shí)鐘控制同步寄存器文件級(jí)電路設(shè)計(jì)可使用具有諸如圖4B所示并在以下進(jìn)一步描述的CLK (及其互補(bǔ) CLKb)的單個(gè)時(shí)鐘的主鎖存器級(jí)電路和輔鎖存器級(jí)電路。圖4A示出使用兩個(gè)非重疊時(shí)鐘CLK1和CLK2的現(xiàn)有技術(shù)流水線同步邏輯功 能5，包括由對(duì)現(xiàn)有技術(shù)的高速操作而設(shè)計(jì)的寄存器7、 12、 18 (以及未示出的其 它寄存器)分隔的邏輯級(jí)10和14 (以及未示出的其它邏輯級(jí))。示例性寄存器12 由主(Ll)鎖存器20和輔(L2)鎖存器25構(gòu)成。主(Ll)鎖存器20由寄存器單 元l-n構(gòu)成而輔(L2)鎖存器25由單元l'-n'構(gòu)成。寄存器級(jí)由對(duì)應(yīng)的寄存器單元 對(duì)構(gòu)成，諸如寄存器級(jí)16由對(duì)應(yīng)的寄存器單元k和k'構(gòu)成。注意到邏輯級(jí)10和 14可由例如隨機(jī)邏輯級(jí)構(gòu)成或者可以是諸如高速同步SRAM Ll高速緩存的板載 高速緩存，這很重要。諸如主(Ll)鎖存器20的主(Ll)鎖存器在被時(shí)鐘CLK1 激活時(shí)從前一邏輯級(jí)IO接收數(shù)據(jù)，捕獲并保持所輸入的數(shù)據(jù)。諸如輔(L2)鎖存 器25的輔(L2)鎖存器在被時(shí)鐘CLK2激活時(shí)從對(duì)應(yīng)的主(Ll)鎖存器20接收 信息，并將該信息發(fā)送到下一邏輯級(jí)14，然后在CLK2時(shí)鐘循環(huán)的結(jié)束附近鎖存 該信息。圖4B示出使用單個(gè)時(shí)鐘CLK的現(xiàn)有技術(shù)流水線同步邏輯功能40，包括由對(duì) 現(xiàn)有技術(shù)的高速操作而設(shè)計(jì)的寄存器45、 55、 65 (以及未示出的其它寄存器)分 隔的邏輯級(jí)50和60 (以及未示出的其它邏輯級(jí))。示例性寄存器55由主(Ll)鎖 存器70和輔(L2)鎖存器75構(gòu)成。主(Ll)鎖存器70由寄存器單元l-n構(gòu)成而 輔(L2)鎖存器75由單元l'-n，構(gòu)成。寄存器級(jí)由對(duì)應(yīng)的寄存器單元對(duì)構(gòu)成，諸如 寄存器級(jí)80由對(duì)應(yīng)的寄存器單元k和k，構(gòu)成。注意到邏輯級(jí)50和60可由例如隨 機(jī)邏輯級(jí)構(gòu)成或者可以是諸如高速同步SRAML1高速緩存的板載高速緩存，這很 重要。諸如主(Ll)鎖存器70的主(Ll)鎖存器在時(shí)鐘CLK循環(huán)時(shí)間的前一半 期間從前一邏輯級(jí)50接收數(shù)據(jù)，捕獲并保持所輸入的數(shù)據(jù)，并且還在時(shí)鐘循環(huán)的 后一半的起始處將該數(shù)據(jù)轉(zhuǎn)移到輔(L2)鎖存器。諸如輔(L2)鎖存器75的輔(L2) 鎖存器在時(shí)鐘CLK循環(huán)時(shí)間的后一半的起始處從對(duì)應(yīng)的主(Ll)鎖存器70接收 信息，并將該數(shù)據(jù)發(fā)送到下一邏輯級(jí)60，然后在時(shí)鐘CLK循環(huán)時(shí)間的后一半結(jié)束 附近鎖存該數(shù)據(jù)。諸如在蘋果計(jì)算機(jī)和索尼游戲站中使用的IBM 970 Power PC芯片的現(xiàn)有技術(shù) PC芯片的電學(xué)特性示出了使用非重疊時(shí)鐘設(shè)計(jì)的高速同步邏輯芯片中操作速度和 動(dòng)態(tài)、靜態(tài)功耗之間的關(guān)系。IBM 970芯片在1.3V下操作，在130nm技術(shù)節(jié)點(diǎn)下 使用SOI CMOS技術(shù)通過銅配線來設(shè)計(jì)，并且包括1MB的板載Ll同步SRAM高速緩存、4MB的板載L2同步SRAM高速緩存以及具有在約3GHz時(shí)鐘頻率下操 作的非重疊時(shí)鐘CLK1和CLK2 (與圖4A的同步邏輯功能5的方法類似)的雙鎖 存器設(shè)計(jì)。操作中，在約340ps的時(shí)鐘循環(huán)下，主鎖存器用約170ps從前一邏輯級(jí)接收數(shù) 據(jù)，捕獲(鎖存)該數(shù)據(jù)并將該數(shù)據(jù)對(duì)輔鎖存器準(zhǔn)備就緒。輔鎖存器用約170ps 從對(duì)應(yīng)的主鎖存器接收數(shù)據(jù)，并將該信息發(fā)送到下一邏輯級(jí)，然后鎖存該信息。IBM 970芯片具有約90W的動(dòng)態(tài)(活動(dòng))功耗和25W因器件泄漏的靜態(tài)(待 機(jī))功耗；靜態(tài)功耗約為活動(dòng)功耗的28%。圖5示出繪制在現(xiàn)有技術(shù)圖1上130nm 技術(shù)節(jié)點(diǎn)處的現(xiàn)有技術(shù)IBM 970 PowerPC的相對(duì)動(dòng)態(tài)(活動(dòng))和靜態(tài)(待機(jī))功 率，圖1示出了基于CMOS器件縮放的預(yù)計(jì)的相對(duì)動(dòng)態(tài)和靜態(tài)功率，其中包括電 于小于理想閾值電壓以及對(duì)應(yīng)的電源縮放引起的器件泄漏電流對(duì)靜態(tài)功率的增大 的影響。現(xiàn)有技術(shù)IBM 970 PowerPC芯片的相對(duì)功耗值表明靜態(tài)功率問題至少如 圖1和5所示一樣重要，并且隨著更先進(jìn)的技術(shù)節(jié)點(diǎn)發(fā)展，靜態(tài)功耗可能變?yōu)橹鲗?dǎo)， 除非可使用架構(gòu)和電路設(shè)計(jì)手段來防止它發(fā)生。- 圖6示出對(duì)應(yīng)于圖4B所示的寄存器級(jí)80的現(xiàn)有技術(shù)寄存器文件級(jí)電路500。 寄存器文件設(shè)計(jì)和操作的描述可在以下參考文獻(xiàn)中找到H.B. Bakoglu， "Circuits, Interconnections, and Packaging for VLSI (VLSI的電路、互連和封裝)"，Addison-Wesley出版有限公司，1990年，349-356頁?，F(xiàn)有技術(shù)寄存器文件級(jí)電路500包 括主鎖存器級(jí)電路505和輔鎖存器級(jí)電路510，全都以同步(時(shí)鐘控制)模式操作 并且全部是易失性的。即，如果失去或移除功率則所存儲(chǔ)的數(shù)據(jù)將丟失。主鎖存器 級(jí)電路505具有輸入節(jié)點(diǎn)515和輸出節(jié)點(diǎn)520。輔鎖存器級(jí)電路510具有也是主鎖 存器級(jí)電路505的輸出節(jié)點(diǎn)的輸入節(jié)點(diǎn)520以及輸出節(jié)點(diǎn)525。節(jié)點(diǎn)520也是輔鎖 存器級(jí)電路510的存儲(chǔ)節(jié)點(diǎn)。主鎖存器級(jí)電路505的輸入節(jié)點(diǎn)515接收輸入信號(hào)VjN并驅(qū)動(dòng)CMOS的連接 于節(jié)點(diǎn)535的傳輸門530，并驅(qū)動(dòng)由交叉耦合CMOS反相器545和550形一成的第 一存儲(chǔ)節(jié)點(diǎn)535。輸入信號(hào)V!N對(duì)應(yīng)于來自圖4B中的邏輯50的V!N。 CMOS傳輸 門530使用NMOS和PMOS器件兩者來代替例如僅NMOS傳輸門，以確保邏貧'1" 和邏輯"0"兩種狀態(tài)通過消除器件閾值壓降來在全部電源電平與接地電壓電平之 間轉(zhuǎn)換。時(shí)鐘CLK 540和互補(bǔ)時(shí)鐘CLKb 540，用于通過將CMOS傳輸門530置于 ON或OFF來使能或阻斷輸入節(jié)點(diǎn)515上的輸入信號(hào)V:N驅(qū)動(dòng)節(jié)點(diǎn)535，由此確定 交叉耦合的CMOS反相器545和550的邏輯存儲(chǔ)狀態(tài)。注意，所有反相器都是CMOS反相器，除非另外指出。CMOS反相器包括連接于電源的PMOS上拉器件以及接地的NMOS下拉器件，并且如以下參考文獻(xiàn)中所述地操作H.B.Bakoglu， "Circuits, Interconnections, and Packaging for VLSI (VLSI的電路、互連和封裝)"，Addison-Wesley出版有限公司，1990年，152頁。交叉耦合反相器545和550驅(qū)動(dòng)連接于 CMOS傳輸門560的存儲(chǔ)節(jié)點(diǎn)555。時(shí)鐘CLK和互補(bǔ)時(shí)鐘CLKb用于通過將CMOS 傳輸門560置于ON和OFF來使能或阻斷存儲(chǔ)邏輯狀態(tài)節(jié)點(diǎn)555驅(qū)動(dòng)主鎖存器存 儲(chǔ)電路505的輸出節(jié)點(diǎn)520。輔鎖存器存儲(chǔ)電路510的輸入節(jié)點(diǎn)520，同時(shí)也是主鎖存器級(jí)電路505的輸出 節(jié)點(diǎn)，驅(qū)動(dòng)反相器570。反相器570的輸出在輸出節(jié)點(diǎn)525上輸出V0UT，并且還 驅(qū)動(dòng)反相器575的輸入。輸出信號(hào)VouT對(duì)應(yīng)于圖4B中的V0UT，它將輸入驅(qū)動(dòng)到 邏輯60。反相器575的輸出580連接于CMOS傳輸門585。時(shí)鐘CLK和互補(bǔ)時(shí)鐘 CLKb用于使能或阻斷反饋回路的出現(xiàn)，該回路在使能時(shí)將反相器570和575交叉 耦合。當(dāng)存儲(chǔ)數(shù)據(jù)時(shí)，CMOS傳輸門585處于ON且反相器570和575形成具有作 為存儲(chǔ)節(jié)點(diǎn)的節(jié)點(diǎn)520的交叉耦合存儲(chǔ)器件。當(dāng)CMOS傳輸門585處于OFF時(shí)， 反相器570和575沒有被交叉耦合并且不形成存儲(chǔ)器件。在操作中，諸如圖4B所示的時(shí)鐘方案用于同步如圖4B所示的雙鎖存器設(shè)計(jì) 40的操作。寄存器級(jí)80包括單元k、主(LI)鎖存器70的子集以及單元k'、輔(L2)鎖存器75的子集。諸如主(Ll)鎖存器70的主(Ll)鎖存器在時(shí)鐘CLK循環(huán)時(shí)間的前一半期 間從前一邏輯級(jí)50接收數(shù)據(jù)，捕獲并保持所輸入的數(shù)據(jù)，并且還在時(shí)鐘循環(huán)的后 一半的起始處將該信息轉(zhuǎn)移到諸如輔(L2)鎖存器75的輔(L2)鎖存器。諸如輔(L2)鎖存器75的輔(L2)鎖存器在時(shí)鐘循環(huán)時(shí)間的后一半的起始處從對(duì)應(yīng)的主(Ll)鎖存器70接收信息，并將該信息發(fā)送到下一邏輯級(jí)60，然后在時(shí)鐘循環(huán)時(shí) 間的后一半結(jié)束之前鎖存該信息。如果時(shí)鐘在時(shí)鐘循環(huán)的前一半期間停止，則主(Ll)鎖存器70保持(存儲(chǔ))邏輯狀態(tài)或數(shù)據(jù)。如果時(shí)鐘在時(shí)鐘循環(huán)的后一半停 止，則輔(L2)鎖存器保持(或存儲(chǔ))邏輯狀態(tài)或數(shù)據(jù)。如果移除或丟失功率， 則邏輯狀態(tài)或數(shù)據(jù)也丟失。圖6示出對(duì)應(yīng)于圖4B所示的主(Ll)鎖存器70的寄存器文件級(jí)80的單元k 的現(xiàn)有技術(shù)主鎖存器級(jí)電路505以及對(duì)應(yīng)于圖4B所示的輔(L2)鎖存器75的寄 存器文件級(jí)80的單元k'的輔鎖存器級(jí)電路510。在操作中，在時(shí)鐘循環(huán)的起始處，時(shí)鐘CLK 540從高電壓向低電壓轉(zhuǎn)變并在前一半時(shí)鐘循環(huán)中保持低電壓，并且互補(bǔ)時(shí)鐘CLKb 540，從低電壓向高電壓轉(zhuǎn)變并 在前一半時(shí)鐘循環(huán)中保持在高電壓。CMOS傳輸器件530接通，從而將輸入節(jié)點(diǎn) 515的電壓V!n耦合到存儲(chǔ)節(jié)點(diǎn)535。 CMOS傳輸器件560關(guān)斷并將主鎖存器級(jí)電 路505的輸出與輔鎖存器級(jí)電路510的輸入節(jié)點(diǎn)520隔離。CMOS傳輸器件585 也關(guān)斷，從而斷開反相器575的輸入580與反相器570的輸入520之間的反饋路徑， 使得節(jié)點(diǎn)520不再作為存儲(chǔ)節(jié)點(diǎn)。電壓VrN可在時(shí)鐘循環(huán)前一半結(jié)束之前的任何時(shí) 刻變換到對(duì)應(yīng)于正確邏輯狀態(tài)的電壓值，從而為交叉耦合反相器545和550在時(shí)鐘 循環(huán)后一半起始處的時(shí)鐘變換之前存儲(chǔ)對(duì)應(yīng)的邏輯狀態(tài)提供充足的剩余時(shí)間。時(shí)鐘CLK 540在時(shí)鐘循環(huán)的后一半起始處從低電壓變換到高電壓并且保持在 高電壓，并且互補(bǔ)時(shí)鐘CLKb 540'從高電壓變換到低電壓并在時(shí)鐘循環(huán)的后一半中 保持在低電壓。CMOS傳輸器件530關(guān)斷，從而使輸入節(jié)點(diǎn)515的電壓Vjn從存儲(chǔ) 節(jié)點(diǎn)535退耦，其中存儲(chǔ)節(jié)點(diǎn)保持在對(duì)應(yīng)于時(shí)鐘循環(huán)的前一半結(jié)束處的輸入電壓 VrN的狀態(tài)。CMOS傳輸器件560接通并將存儲(chǔ)節(jié)點(diǎn)555的狀態(tài)轉(zhuǎn)移到反相器570 的輸入520，該反相器驅(qū)動(dòng)輸出節(jié)點(diǎn)525輸出電壓V0UT，并且還驅(qū)動(dòng)反相器575 的輸入。CMOS傳輸器件585接通，這使反相器575的輸出180能夠驅(qū)動(dòng)反相器 570的輸入并存儲(chǔ)輔鎖存器狀態(tài)級(jí)電路510的狀態(tài)直到時(shí)鐘循環(huán)的第二階段結(jié)束。在Berlin等人的美國專利No. 5,986,962中，易失性低功率陰影鎖存器保持寄 存器文件邏輯狀態(tài)或數(shù)據(jù)，使得可關(guān)斷易失性高性能寄存器文件功率以減小靜態(tài)功 耗，如上所述。然而，易失性低功率陰影鎖存器必須保持接通，因此在備用模式中 存儲(chǔ)邏輯狀態(tài)或數(shù)據(jù)的同時(shí)仍然消耗功率，因?yàn)榇鎯?chǔ)器是易失性的并且如果失去功 率則信息將丟失。此外，易失性低功耗陰影鎖存器使用較低的偏置電流以最小化靜 態(tài)功率并因此對(duì)擾動(dòng)非常敏感，其中所存儲(chǔ)的邏輯狀態(tài)或數(shù)據(jù)可能會(huì)丟失或損壞。這可因電源噪聲、芯片上開關(guān)噪聲、a粒子或其它輻射干擾等而發(fā)生。而且，陰影 鎖存器需要額外的芯片面積，這大大增加了芯片尺寸。圖7示出具有正常運(yùn)行模式和低功率邏輯狀態(tài)(或數(shù)據(jù))保持模式兩種操作 模式的現(xiàn)有技術(shù)子系統(tǒng)700。在正常運(yùn)行模式中，使用高性能系統(tǒng)鎖存器來執(zhí)行易 失性高性能和對(duì)應(yīng)的高活動(dòng)功率邏輯操作。在低功率邏輯狀態(tài)(或數(shù)據(jù))保持模式 中，將邏輯狀態(tài)或數(shù)據(jù)保持在低功率陰影鎖存器中。易失性表示如果功率丟失或被 移除則邏輯狀態(tài)或數(shù)據(jù)信息會(huì)丟失。圖7示出由專用耦合電路730、 730'、和730"耦合于相關(guān)易失性陰影鎖存器 電路720、 720'和720"的多個(gè)現(xiàn)有技術(shù)易失性系統(tǒng)鎖存器710、 710'和710"。系統(tǒng)鎖存器還可稱為例如鎖存器電路或寄存器文件或寄存器文件電路。系統(tǒng)或鎖存器電 路可從由開關(guān)Sl提供的來自功率源P的VDD供電。陰影鎖存器電路從由開關(guān)S2提供的同樣來自功率源P的V^供電。然而，開關(guān)S1和S2可從不同的源獲得功 率。檢測(cè)器D用于檢測(cè)可來自低功率中斷引腳(未示出)的低功率請(qǐng)求，或者通 過監(jiān)控如圖7所示的調(diào)用低功率的代碼的操作碼流ST來檢測(cè)。當(dāng)檢測(cè)器D檢測(cè)到 調(diào)用低功率或待機(jī)模式的操作碼(或中斷引腳)時(shí)，檢測(cè)器D向其輸出通電，從 而得到兩種效果。 一種效果是使開關(guān)S1能夠從電壓源VMS提供功率。第二種效果 是在檢測(cè)器D變換和開關(guān)S2激活之間的延遲之后激活開關(guān)S2，以使提供給鎖存 器電路的Vdd功率無效。引入延時(shí)以確保在鎖存器電路斷電時(shí)能啟用陰影鎖存器 720、 720'和720"。易失性陰影鎖存器720、 720'和720"保持在電壓VMS下通電， 直到減小功率模式結(jié)束，并且僅在所存儲(chǔ)的邏輯狀態(tài)或數(shù)據(jù)被轉(zhuǎn)移到易失性系統(tǒng)鎖存器710、 710'和710"之后才可以斷電。 概述本發(fā)明提供了一種使用納米管開關(guān)的非易失性陰影鎖存器。 在一方面，非易失性存儲(chǔ)器單元包括響應(yīng)于電刺激而存儲(chǔ)對(duì)應(yīng)邏輯狀態(tài)的易 失性存儲(chǔ)器件，以及耦合于該易失性存儲(chǔ)器件從而響應(yīng)于電刺激而接收并存儲(chǔ)對(duì)應(yīng) 邏輯狀態(tài)的陰影存儲(chǔ)器器件。該陰影存儲(chǔ)器器件包括非易失性納米管開關(guān)，其中所 述納米管開關(guān)存儲(chǔ)陰影器件的對(duì)應(yīng)狀態(tài)。在另一方面，非易失性納米管開關(guān)包括雙 端納米管開關(guān)。在另一方面，非易失性存儲(chǔ)器單元還包括耦合電路，該電路能夠響應(yīng)于電刺 激而將易失性存儲(chǔ)器件響應(yīng)的邏輯狀態(tài)轉(zhuǎn)移到陰影存儲(chǔ)器器件，并且還能夠響應(yīng)于 電刺激而將陰影存儲(chǔ)器器件的邏輯狀態(tài)轉(zhuǎn)移到易失性存儲(chǔ)器件。在另一方面，非易失性存儲(chǔ)器單元還包括耦合電路，該耦合電路包括編程 電路，在易失性存儲(chǔ)器件和陰影存儲(chǔ)器器件之間提供電路徑并且響應(yīng)于編程信號(hào)將 易失性存儲(chǔ)器件的對(duì)應(yīng)邏輯狀態(tài)轉(zhuǎn)移到陰影存儲(chǔ)器器件；以及恢復(fù)電路，在陰影存 儲(chǔ)器器件與易失性存儲(chǔ)器件之間提供電路徑并響應(yīng)于恢復(fù)信號(hào)將陰影存儲(chǔ)器器件 的邏輯狀態(tài)轉(zhuǎn)移到易失性存儲(chǔ)器件。在另一方面，非易失性存儲(chǔ)器單元還包括耦合電路，該耦合電路包括與陰影 存儲(chǔ)器器件電連通并且響應(yīng)于擦除信號(hào)而擦除陰影存儲(chǔ)器器件的邏輯狀態(tài)的擦除 電路。在另一方面，納米管開關(guān)的第一端子與易失性存儲(chǔ)器件的輸出節(jié)點(diǎn)電連通， 且納米管開關(guān)的第二端子與編程/擦除/讀取線電連通。在另一方面，非易失性存儲(chǔ)器單元包括與易失性存儲(chǔ)器件電連通并能夠監(jiān)控 易失性存儲(chǔ)器件的功率電平的控制器。在另一方面，該控制器能夠響應(yīng)于易失性存 儲(chǔ)器件的功率丟失而向陰影存儲(chǔ)器器件施加電刺激。該電刺激將易失性存儲(chǔ)器件的 邏輯狀態(tài)轉(zhuǎn)移到陰影存儲(chǔ)器器件。在另一方面，該控制器能夠響應(yīng)于易失性存儲(chǔ)器件的功率增大而向陰影存儲(chǔ) 器器件施加電刺激。該電刺激將陰影存儲(chǔ)器器件的邏輯狀態(tài)轉(zhuǎn)移到易失性存儲(chǔ)器 件。在另一方面，由非易失性納米開關(guān)存儲(chǔ)的狀態(tài)由納米開關(guān)中的電路徑的電阻 表征。在另一方面，非易失性存儲(chǔ)器單元包括能夠接收電壓并將該電壓輸出到易失 性存儲(chǔ)器件的主鎖存器級(jí)。該電壓對(duì)應(yīng)于邏輯狀態(tài)。在另一方面，隨機(jī)邏輯級(jí)提供 對(duì)應(yīng)于邏輯狀態(tài)的電壓。在另一方面，板載高速緩存提供對(duì)應(yīng)于邏輯狀態(tài)的電壓。附圖簡(jiǎn)述 .在附圖中圖1是芯片動(dòng)態(tài)和靜態(tài)歸一化功耗與技術(shù)節(jié)點(diǎn)、最小門長(zhǎng)度和年份的關(guān)系的 現(xiàn)有技術(shù)表示；圖2是各種邏輯設(shè)計(jì)方法的相對(duì)能量效率的現(xiàn)有技術(shù)表示； 圖3是各種邏輯操作的相對(duì)能量效率的現(xiàn)有技術(shù)表示；圖4A是使用兩個(gè)非重疊時(shí)鐘和易失性主和輔鎖存器的時(shí)鐘控制邏輯功能的 現(xiàn)有技術(shù)示意圖；圖4B是使用一個(gè)時(shí)鐘和易失性主和輔鎖存器的時(shí)鐘控制邏輯功能的現(xiàn)有技 術(shù)示意圖；圖5是疊加在圖1上的在130nm技術(shù)節(jié)點(diǎn)設(shè)計(jì)的IBM 970邏輯芯片的歸一化 功耗的現(xiàn)有技術(shù)表示;'. . .圖6是寄存器文件級(jí)電路的現(xiàn)有技術(shù)示意圖；圖7是通過耦合電路耦合于低功率陰影鎖存器的系統(tǒng)鎖存器以及關(guān)聯(lián)電源的 現(xiàn)有技術(shù)示意圖；圖8A是根據(jù)本發(fā)明某些實(shí)施方式的通過耦合電路耦合于非易失性納米管開關(guān)的系統(tǒng)鎖存器以及關(guān)聯(lián)電源的示意圖；圖8B是根據(jù)本發(fā)明某些實(shí)施方式的直接耦合于非易失性納米管開關(guān)的系統(tǒng) 鎖存器以及關(guān)聯(lián)電源的示意圖；圖9A和9B是非易失性雙端納米管開關(guān)的某些實(shí)施方式的橫截面示圖；圖IO是根據(jù)本發(fā)明某些實(shí)施方式的使用一個(gè)時(shí)鐘的時(shí)鐘控制邏輯功能、易失 性主鎖存器和非易失性輔鎖存器的示意圖；圖11A是根據(jù)本發(fā)明某些實(shí)施方式的包括耦合電路和非易失性納米管開關(guān)的 非易失性寄存器文件級(jí)的示意圖；圖11B是根據(jù)本發(fā)明某些實(shí)施方式的包括非易失性納米管開關(guān)的非易失性寄 存器文件級(jí)的示意圖；圖12A是根據(jù)本發(fā)明某些實(shí)施方式的包括耦合電路和非易失性納米管存儲(chǔ)元 件的非易失性寄存器文件級(jí)電路的電路示意圖；圖12B是根據(jù)本發(fā)明某些實(shí)施方式的通電到斷電的變換的操作波形示圖，其 中易失性輔鎖存器狀態(tài)電路的邏輯狀態(tài)(或數(shù)據(jù))被轉(zhuǎn)移到非易失性納米管開關(guān)， 隨后斷電；圖12C是根據(jù)本發(fā)明某些實(shí)施方式的斷電到通電的變換的操作波形示圖，其 中存儲(chǔ)在非易失性納米管開關(guān)上的邏輯狀態(tài)(或數(shù)據(jù))被轉(zhuǎn)移到易失性輔鎖存器狀 態(tài)電路，隨后是正常的時(shí)鐘控制操作；'圖13A是根據(jù)本發(fā)明某些實(shí)施方式的包括耦合電路和非易失性納米管存儲(chǔ)元 件的非易失性寄存器文件級(jí)電路的電路示意圖；圖13B是根據(jù)本發(fā)明某些實(shí)施方式的通電到斷電的變換的操作波形示圖，其 中易失性輔鎖存器狀態(tài)電路的邏輯狀態(tài)(或數(shù)據(jù))被轉(zhuǎn)移到非易失性納米管開關(guān)， 隨后斷電；圖13C是根據(jù)本發(fā)明某些實(shí)施方式的斷電到通電的變換的操作波形示圖，其 中存儲(chǔ)在非易失性納米管開關(guān)上的邏輯狀態(tài)(或數(shù)據(jù))被轉(zhuǎn)移到易失性輔鎖存器狀 態(tài)電路，隨后是正常的時(shí)鐘控制操作；圖14A是根據(jù)本發(fā)明某些實(shí)施方式的包括非易失性納米管存儲(chǔ)元件的非易失 性寄存器文件級(jí)電路的電路示意圖；圖14B是形成非易失性寄存器文件級(jí)電路一部分的反相器的電路示意圖，其 中該反相器控制包括反相器輸出和非易失性納米管開關(guān)的一個(gè)端子的共用節(jié)點(diǎn)的 狀態(tài)并且反相器輸入與非易失性寄存器文件級(jí)電路輸出處于同一電壓；圖14C是根據(jù)本發(fā)明某些實(shí)施方式的通電到斷電的變換的操作波形示圖，其 中易失性輔鎖存器狀態(tài)電路的邏輯狀態(tài)(或數(shù)據(jù))被轉(zhuǎn)移到非易失性納米管開關(guān)， 隨后斷電；圖14C是根據(jù)本發(fā)明某些實(shí)施方式的斷電到通電的變換的操作波形示圖，其 中存儲(chǔ)在非易失性納米管開關(guān)上的邏輯狀態(tài)(或數(shù)據(jù))被轉(zhuǎn)移到易失性輔鎖存器狀 態(tài)電路，隨后是正常的時(shí)鐘控制操作；圖15是高電壓電源和解碼電路的現(xiàn)有技術(shù)示意圖； 圖16是與半導(dǎo)體技術(shù)兼容的高電壓的現(xiàn)有技術(shù)示意圖；以及 圖17是根據(jù)本發(fā)明某些實(shí)施方式的高電壓解碼和非易失性納米管開關(guān)的分布 系統(tǒng)的示意圖。詳細(xì)描述本發(fā)明的較佳實(shí)施方式提供包括納米管開關(guān)的非易失性陰影元件。 一般而言， 非易失性陰影元件耦合于也稱為寄存器文件鎖存器的對(duì)應(yīng)行同易失性鎖存器。在某 些實(shí)施方式中，陰影元件通過耦合電路耦合于對(duì)應(yīng)的系統(tǒng)鎖存器。在其它實(shí)施方式 中，陰影元件直接耦合于對(duì)應(yīng)系統(tǒng)鎖存器。 一般而言，當(dāng)系統(tǒng)鎖存器的斷電時(shí)，該 鎖存器的狀態(tài)被轉(zhuǎn)移到陰影元件。相應(yīng)地，可對(duì)整個(gè)芯片進(jìn)行斷電或者對(duì)芯片的一 個(gè)或多個(gè)部分選擇地?cái)嚯姡⑶颐總€(gè)系統(tǒng)鎖存器中的信息將被轉(zhuǎn)移到對(duì)應(yīng)的陰影元 件。然后，當(dāng)對(duì)鎖存器恢復(fù)通電時(shí)，存儲(chǔ)在陰影元件中的狀態(tài)將被轉(zhuǎn)移回對(duì)應(yīng)的系 統(tǒng)鎖存器。這可使得在斷電的同時(shí)保存關(guān)鍵數(shù)據(jù)并在恢復(fù)通電時(shí)恢復(fù)芯片子功能的 操作。在較佳實(shí)施方式中，可使用與現(xiàn)有CMOS技術(shù)良好集成的工藝來制作非易失性納米管開關(guān)。在較佳實(shí)施方式中，非易失性陰影元件中的納米管開關(guān)包括與兩個(gè) 導(dǎo)電端子的每個(gè)電連通的納米管制品。該納米管制品包括至少一個(gè)納米管。通過向 導(dǎo)電端子中至少一個(gè)施加適當(dāng)?shù)碾姶碳?，兩個(gè)導(dǎo)電端子之間的納米管制品的電阻可 重新編程地在相對(duì)較高電阻與相對(duì)較低電阻之間變化。納米管制品的相對(duì)電阻表征 了存儲(chǔ)在非易失性陰影元件中的邏輯狀態(tài)。該狀態(tài)是非易失性的，允許邏輯狀態(tài)在 零功耗下(無限期地)保存。雖然在所述實(shí)施方式中使用具有雙端子的納米管開關(guān)， 但是一般而言，還可以使用任何其它類型的納米管開關(guān)。使用非易失性寄存器文件的設(shè)計(jì)非易失性納米管開關(guān)可用于非易失性(當(dāng)斷電時(shí)保持信息)并且可承受諸如 高溫和高輻射水平的惡劣環(huán)境的陰影存儲(chǔ)器件的實(shí)施方式。此外，非易失性納米管開關(guān)可容易地與諸如基體CMOS或SOI CMOS的任何CMOS工藝集成，并且需要 相對(duì)較少的額外芯片面積來實(shí)現(xiàn)。以下進(jìn)一步描述在非易失性寄存器文件的實(shí)施方 式的設(shè)計(jì)中使用非易失性納米管開關(guān)。非易失性寄存器文件具有兩種操作模式，即 正常運(yùn)行模式和零功耗邏輯狀態(tài)(或數(shù)據(jù))保持模式。圖8A示出具有正常運(yùn)行模式和其中斷電的零功率邏輯狀態(tài)(或數(shù)據(jù))非易失 性保持模式的兩種操作模式的非易失性陰影鎖存器子系統(tǒng)800的一個(gè)實(shí)施方式。在 正常運(yùn)行模式中，使用高性能鎖存器來執(zhí)行易失性高性能高活動(dòng)功率模式邏輯操 作。在零功率邏輯狀態(tài)(或數(shù)據(jù))非易失性保持模式中，將邏輯狀態(tài)或數(shù)據(jù)存儲(chǔ)在 可承受諸如高溫和高輻射水平的惡劣環(huán)境的非易失性納米管開關(guān)中并且斷電。圖8A示出由專用耦合電路830、 830'、和830"耦合于相關(guān)非易失性納米管開 關(guān)820、 820'和820"的也稱為寄存器文件鎖存器810、 810'和810"的多個(gè)鎖存器。 寄存器文件鎖存器由功率源870供電，其中開關(guān)850提供的VoD來自電源855。非 易失性納米管開關(guān)由功率源870供電，其中開關(guān)840提供的擦除/編程/恢復(fù)脈沖 VEPR來自同一電源855。開關(guān)840和850不必從同一電源855受電。擦除/編程/恢 復(fù)脈沖VEPK可以是施加于非易失性納米管開關(guān)820、 820'和820"以便于以非易失 性模式存儲(chǔ)狀態(tài)鎖存器810、 810'和810"的一個(gè)或若干脈沖。功率控制器860監(jiān)控 功率開關(guān)840和850的切換以確保有足夠的時(shí)間將邏輯狀態(tài)或數(shù)據(jù)從寄存器文件鎖 存器轉(zhuǎn)移到非易失性納米管開關(guān)。此時(shí)，電源VDD被斷電并且擦除/編程/恢復(fù)脈沖 VEPR被斷電，使得邏輯狀態(tài)或數(shù)據(jù)在零功耗狀態(tài)下仍然存儲(chǔ)在非易失性納米管開 關(guān)820、 820，和820"中。圖8B示出具有正常運(yùn)行模式和其中斷電的零功率邏輯狀態(tài)(或數(shù)據(jù))非易失 性保持模式的兩種操作模式的非易失性陰影鎖存器子系統(tǒng)800'的另一實(shí)施方式。 在正常運(yùn)行模式中，使用高性能鎖存器來執(zhí)行易失性高性能高活動(dòng)功率模式邏輯操 作。在零功率邏輯狀態(tài)(或數(shù)據(jù))非易失性保持模式中，將邏輯狀態(tài)或數(shù)據(jù)存儲(chǔ)在 可承受諸如高溫和高輻射水平的惡劣環(huán)境的非易失性納米管開關(guān)中并且斷電。圖8B示出直接耦合于相關(guān)非易失性納米管開關(guān)821、 821'和821"的也稱為寄 存器文件鎖存器811、 811'和811"的多個(gè)鎖存器。寄存器文件鎖存器由功率源871 供電，其中開關(guān)851提供的VDD來自電源856。非易失性納米管開關(guān)由功率源871 供電，其中開關(guān)841提供的擦除/編程/恢復(fù)脈沖Va^來自同一電源856。開關(guān)841和851不必從同一電源856受電。擦除/編程/恢復(fù)脈沖Vepr可以是施加于非易失性 納米管開關(guān)821、 821'和821"以便于以非易失性模式存儲(chǔ)狀態(tài)鎖存器811、 811'和 811"的一個(gè)或若干脈沖。功率控制器861監(jiān)控功率開關(guān)841和851的切換以確保 有足夠的時(shí)間將邏輯狀態(tài)或數(shù)據(jù)從寄存器文件鎖存器轉(zhuǎn)移到非易失性納米管開關(guān)。此時(shí)，電源vdd被斷電并且擦除/編程/恢復(fù)脈沖vepr被斷電，使得邏輯狀態(tài)或數(shù)據(jù)在零功耗狀態(tài)下仍然存儲(chǔ)在非易失性納米管開關(guān)821、 821'和821"中。 非易失性納米管開關(guān)可包含在所述陰影鎖存器中的非易失性雙端納米管開關(guān)的實(shí)施方式在與本申 請(qǐng)同日提交并具有共同受讓人的題為"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (雙端納米管器件和系統(tǒng)及其制作方法)"的美國專 利申請(qǐng)No.(待發(fā)表)中有描述，該申請(qǐng)的內(nèi)容通過引用整體結(jié)合于此。描述了使用 該開關(guān)的關(guān)聯(lián)結(jié)構(gòu)、以及電學(xué)特性、制作方法和將開關(guān)與現(xiàn)有半導(dǎo)體技術(shù)集成的方 法。圖9A示出非易失性2-端子納米管開關(guān)(2-TNS) IO的橫截面示圖。納米管元 件25設(shè)置在包括絕緣體層30的襯底35上。納米管元件25與直接沉積到納米管元 件25上的諸如導(dǎo)電元件15和20的兩個(gè)端子至少部分地重疊。在該實(shí)施方式中， 在導(dǎo)電元件15和/或20沉積之前或之后定義的區(qū)域中對(duì)納米管元件25進(jìn)行圖形化。導(dǎo)電元件15和20與刺激電路50接觸。刺激電路50對(duì)導(dǎo)電元件15和20中 至少一個(gè)進(jìn)行刺激，這改變了開關(guān)IO的狀態(tài)。具體而言，納米管元件25通過改變 導(dǎo)電元件15與20之間的開關(guān)10的電阻來響應(yīng)該刺激；電阻的相對(duì)值對(duì)應(yīng)于開關(guān) 的狀態(tài)。例如，如果刺激電路50施加第一電刺激，該刺激可以是例如跨越導(dǎo)電元 件15和20的相對(duì)較高電壓和電流，則納米管元件25通過將導(dǎo)電元件15和20之 間的器件電阻變成相對(duì)較高電阻來響應(yīng)。這對(duì)應(yīng)于器件的"擦除"或"關(guān)斷"狀態(tài)， 其中導(dǎo)電元件15與20之間的導(dǎo)電相對(duì)較差。在該狀態(tài)下，元件15與20之間的阻 抗也相對(duì)較高。例如，如果刺激電路50施加第二電刺激，該刺激可以是例如跨越 導(dǎo)電元件15和20的相對(duì)較低電壓或電流，則納米管元件25通過將導(dǎo)電元件15 與20之間的開關(guān)電阻變成相對(duì)較低電阻來響應(yīng)。這對(duì)應(yīng)于器件的"編程"或"接 通"狀態(tài)，其中導(dǎo)電元件15和20之間導(dǎo)電相對(duì)較好，甚至是近歐姆性的。在該狀 態(tài)下，元件15與20之間的阻抗也相對(duì)較低。與相對(duì)較高的"擦除"電壓關(guān)聯(lián)的"擦 除"電流可以大于或小于與相對(duì)較低"編程"電壓關(guān)聯(lián)的"編程"電流。"擦除"和"編程"電流通常在納安或微安范圍內(nèi)，并且由非易失性雙端納米管開關(guān)的幾何 結(jié)構(gòu)和材料選擇確定。 一般而言，器件的第一和第二導(dǎo)電元件之間的電阻以及阻抗 相關(guān)于器件的狀態(tài)，并且可通過測(cè)量開關(guān)的電學(xué)特性來確定。導(dǎo)電元件15和20較佳地由導(dǎo)電材料制成，并且取決于開關(guān)10的所需性能特征而相同或不同。例如，導(dǎo)電元件15和20可由諸如Ru、 Ti、 Cr、 Al、 Au、 Pd、 Ni、 W、 Cu、 Mo、 Ag、 In、 Ir、 Pb、 Sn的金屬以及其它合適金屬及其組合構(gòu)成。 可以使用諸如TiAu、 TiCu、 TiPd、 Pbln和TiW的金屬合金、包括CNT自身(例 如單壁、多壁、和/或雙壁)的其它合適導(dǎo)體、或者諸如RuN、 RuO、 TiN、 TaN、 CoSix和TiSix的導(dǎo)電氮化物、氧化物或硅化物。也可以使用其它類型的導(dǎo)體或半導(dǎo) 體材料。絕緣體30較佳地是合適的絕緣材料，諸如Si02、 SiN、 A1203、 BeO、 GaAs、 聚酰亞胺或其它合適材料。'可在2-TNS 10中使用的導(dǎo)電和絕緣材料的示例在與本 申請(qǐng)同日提交的題.為"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (雙端納米管器件和系統(tǒng)及其制作方法)"的美國專利申請(qǐng)No.(待發(fā) 表)中有詳細(xì)描述。在某些實(shí)施方式中，納米管元件(制品)25是纏結(jié)的碳納米管的結(jié)構(gòu)物(也-稱為納米結(jié)構(gòu)物)。納米結(jié)構(gòu)物中的納米管可隨機(jī)取向，或者其取向可不受限于納 米管元件25的取向。納米管元件通?；旧享槕?yīng)表面；在某些實(shí)施方式中，雙端 納米管開關(guān)中的一個(gè)或多個(gè)端子具有垂直取向表面，并且納米管元件基本上順應(yīng)垂 直取向表面的至少一部分。在某些實(shí)施方式中，納米管元件或結(jié)構(gòu)物是多孔的，并 且導(dǎo)電元件15和/或20的材料可填充納米管元件25中至少一些孔。在某些實(shí)施方 式中，納米管元件25包括單壁納米管(SWNT)、和/或多壁納米管(MWNT)和/ 或雙壁納米管(DWNT)。在某些實(shí)施方式中，納米管元件25包括一個(gè)或多個(gè)納米 管束。通常，納米管元件25包括至少一個(gè)納米管。制作納米管元件和納米結(jié)構(gòu)物 的方法是公知的并在以下文獻(xiàn)中有描述美國專利No. 6,784,028、 6,835,591、 6，574，130、 6,643,165、 6,706,402、 6,919,592、 6,911,682和6,924,538;美國專利公 開No. 2005-0062035、 2005-0035367、 2005-0036365和2004-0181630;以及美國專 利申i青No. 10/341005、 10/341055、 10/341054、 10/341130，這些文獻(xiàn)的內(nèi)容通過 引用整體結(jié)合于此(下文和上文中稱為"所結(jié)合的專利參考文獻(xiàn)")。可用于2-TNS 10的納米管元件的某些實(shí)施方式在與本申請(qǐng)同日提交的題為"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (雙端納米管器件和系 統(tǒng)及其制作方法)"的美國專利申請(qǐng)No.(待發(fā)表)中有詳細(xì)描述。通常，高電阻和低電阻值較佳地分開至少一個(gè)量級(jí)。在某些較佳實(shí)施方式中， "關(guān)斷"狀態(tài)具有比"接通"狀態(tài)至少高IO倍的電阻。在某些較佳實(shí)施方式中， "關(guān)斷"狀態(tài)具有比"接通"狀態(tài)至少高IO倍的阻抗。在某些實(shí)施方式中，"編程"或"接通"狀態(tài)由導(dǎo)電元件15與20之間通常在100Q至1MQ范圍內(nèi)的電阻(R0N) 來表征。在某些實(shí)施方式中，"擦除"或"關(guān)斷"狀態(tài)由導(dǎo)電元件15與20之間的 通常在IOMQ至IOGQ或更高的范圍內(nèi)的電阻(R0FF)來表征。兩種狀態(tài)是非易失 性的，即它們不發(fā)生變化直到刺激電路50向?qū)щ娫?5和20中至少一個(gè)施加另 一適當(dāng)?shù)碾姶碳?，并且它們保持狀態(tài)，即使從該電路移除功率。刺激電路還可使用 非破壞性讀出操作(NDRO)來確定2-TNS10的狀態(tài)。例如，刺激電路50可跨越 導(dǎo)電元件15和20施加較低的測(cè)量電壓，并且測(cè)量導(dǎo)電元件之間的電阻R。該電阻 可通過測(cè)量導(dǎo)電元件15和20之間的電流并由此計(jì)算電阻R來測(cè)量。該刺激足夠 弱，使得它不會(huì)改變器件的狀態(tài)。通過測(cè)量穿過導(dǎo)電元件15和20 (之間)的預(yù)充 電位線電容放電來確定單元狀態(tài)的方法的另一示例在題為"Memory Arrays Using Nanotube Articles With Reprogrammable Resistance (使用具有可重新編程的電阻的 納米管制品的存儲(chǔ)器陣列)"的美國專利申請(qǐng)No.(待發(fā)表)中有描述。雙端納米管 開關(guān)的某些實(shí)施方式的"編程"和"擦除"狀態(tài)的示例電刺激和電阻以及示例"讀 取"刺激在與本申請(qǐng)同日提交的題為"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (雙端納米管器件和系統(tǒng)及其制作方法)"的美國專 利申請(qǐng)No.(待發(fā)表)中有詳細(xì)描述。在某些實(shí)施方式中，熱學(xué)和/^電學(xué)工程設(shè)計(jì)，即熱學(xué)和/或電學(xué)管理(設(shè)計(jì)) 可用于增強(qiáng)雙端納米管開關(guān)的性能，如與本申請(qǐng)同日提出的題為"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (雙端納米管器件和系 統(tǒng)及其制作方法)"的美國專利申請(qǐng)No.(待發(fā)表)所述。圖9B示出非易失性雙端納 米管開關(guān)(2-NTS) IO，的橫截面圖，其中熱學(xué)和/或電學(xué)工程設(shè)計(jì)或管理(設(shè)計(jì)) 通過限制納米管元件25'與導(dǎo)電元件20'之間的重疊來實(shí)現(xiàn)。納米管元件25'設(shè)置在 包括絕緣體層30'的襯底35'上。納米管元件25'被安排成以指定的幾何關(guān)系與諸如 直接沉積在納米管元件25'上的導(dǎo)電元件15'和20'的端子中至少一個(gè)的至少一部分 重疊諸如預(yù)定程度。NRAM器件的鈍化可用于方便器件在空氣中、室溫下的操作并且與NRAM器 件頂部上的堆棧材料層結(jié)合作為保護(hù)層。未鈍化的NRAM器件的操作通常在諸如 氬、氮或氦的惰性氣體環(huán)境中或者升高(高于125°C)樣品溫度下進(jìn)行以從暴露的納米管移除所吸收的水。因此，鈍化膜的要求通常是雙重的。首先，鈍化應(yīng)形成有 效的潮濕屏障，防止納米管暴露在水氣中。其次，鈍化膜不應(yīng)與NRAM器件的開 關(guān)機(jī)制干擾。一種鈍化的方法涉及在NRAM器件周圍制成以提供密封的開關(guān)區(qū)域的腔。圍 繞單獨(dú)器件(器件級(jí)鈍化)和圍繞22個(gè)器件的整個(gè)管芯(管芯級(jí)鈍化)的兩種腔 都己被制成。然而，制作的工藝流程很復(fù)雜，需要至少兩個(gè)附加光刻步驟和至少兩 個(gè)附加蝕刻步驟。
鈍化的另一種方法涉及在NRAM器件上沉積合適的電介質(zhì)層。該方法的示例 是使用與NRAM器件直接接觸的旋涂聚偏二氟乙烯(PVDF)。將PVDF圖形化成 管芯級(jí)(在整個(gè)管芯有源區(qū)域)或器件級(jí)的片(覆蓋單個(gè)器件的單個(gè)片)。然后， 使用諸如氧化鋁或二氧化硅的合適的輔助電介質(zhì)鈍化膜來密封PVDF并提供對(duì) NRAM操作魯棒的鈍化。NRAM操作被認(rèn)為會(huì)熱分解覆蓋的PVDF，因此需要輔 助鈍化膜來密封該器件。由于管芯級(jí)鈍化通常為 100平方微米的片，該局部分解 可導(dǎo)致輔助鈍化的破裂、NRAM器件暴露在空氣中以及其隨后的失效。為了避免 輔助鈍化膜的這種失效，經(jīng)管芯級(jí)鈍化的器件通過用通常從4V以0.5V步長(zhǎng)到8V 的500ns脈沖來脈沖調(diào)制該器件而電學(xué)"老化"。這被視為可控地分解PVDF并防 止覆蓋的輔助鈍化膜破裂。在老化處理之后，管芯級(jí)鈍化的NRAM器件可正常操 作。使用器件級(jí)PVDF涂層和輔助鈍化膜來鈍化的器件在處理上不需要這種老化， 并且可直接在操作電壓下在室溫下空氣中操作。通過器件級(jí)鈍化，PVDF被圖形化 成精確的CNT結(jié)構(gòu)物的形狀，通常0.5微米寬和1-2微米長(zhǎng)。這種小的片可被視 為能在不使輔助鈍化膜失效的情況下分解。對(duì)于輔助鈍化中給定的缺陷密度，與更 大的、管芯級(jí)片相比，平均而言，有可能在器件級(jí)PVDF片的更小覆蓋面積上沒 有缺陷。 .在該實(shí)施方式中，在導(dǎo)電元件15'和/或20'的沉積之前或之后定義的區(qū)域中對(duì) 納米管元件25'進(jìn)行圖形化。導(dǎo)電元件15'與納米管元件25'的一整個(gè)末端區(qū)域重疊， 形成近歐姆性接觸。在納米管元件25'的相對(duì)一端，在重疊區(qū)域45'，導(dǎo)電元件20' 與納米管元件25，重疊受控重疊長(zhǎng)度40'。受控重疊長(zhǎng)度可以例如在l-150nm范圍 內(nèi)，或者在15-50nm范圍內(nèi)。在一較佳實(shí)施方式中，受控重疊長(zhǎng)度40'約為45nm。 制作開關(guān)IO，的材料和方法與以上圖8A的開關(guān)IO所述的相似。圖9A和9B所示的開關(guān)10和10'旨在作為可用于使用納米管開關(guān)的非易失性 陰影鎖存器的雙端納米管開關(guān)的說明性示例?？捎糜诜且资躁幱版i存器的2-TNS的其它實(shí)施方式在與本申請(qǐng)同日提交并具有共同受讓人的題為"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (雙端納米管器件和系 統(tǒng)及其制作方法)"的美國專利申請(qǐng)No.(待發(fā)表)中有詳細(xì)描述，該申請(qǐng)的內(nèi)容通 過引用整體結(jié)合于此。具有使用納米管開關(guān)的非易失性陰影鎖存器的系統(tǒng)圖10示出使用基于參照?qǐng)D8A和8B所述的操作原理的非易失性寄存器文件 鎖存器的系統(tǒng)。非易失性寄存器文件鎖存器和邏輯架構(gòu)900包括對(duì)應(yīng)于圖4B中的 易失性主(LI)鎖存器的易失性主(LI)鎖存器；非易失性輔(L2)鎖存器；對(duì) 應(yīng)于邏輯50的邏輯950;以及對(duì)應(yīng)于圖4B中邏輯60的邏輯960。圖10示出包括由非易失性寄存器文件鎖存器945、 955、 965 (以及未示出的 其它非易失性寄存器文件鎖存器)分隔的邏輯級(jí)950和960 (以及未示出的其它邏 輯級(jí))的流水線同步邏輯架構(gòu)900，其中非易失性寄存器文件鎖存器為現(xiàn)有技術(shù)高 速操作和在零活動(dòng)和零靜態(tài)功耗情況下在斷電寄存器文件鎖存器中非易失性邏輯 狀態(tài)或數(shù)據(jù)存儲(chǔ)而設(shè)計(jì)。示例性寄存器955由易失性主(LI)鎖存器970和非易 失性輔(L2)鎖存器975構(gòu)成、易失性主(LI)鎖存器970由易失性寄存器單元 l-n構(gòu)成而非易失性輔(L2)鎖存器975由非易失性單元l'-n，構(gòu)成。非易失性寄存 器級(jí)由對(duì)應(yīng)的寄存器單元對(duì)構(gòu)成，諸如非易失性寄存器級(jí)980由對(duì)應(yīng)的易失性寄存 器單元k和非易失性寄存器單元k'構(gòu)成。注意到邏輯級(jí)950和960可由例如隨機(jī) 邏輯級(jí)構(gòu)成或者可以是諸如高速同步SRAM LI高速緩存的板載高速緩存，這很重 要。諸如易失性主(LI)鎖存器970的易失性主(LI)鎖存器在時(shí)鐘循環(huán)時(shí)間的 前一半期間從前一邏輯級(jí)950接收數(shù)據(jù)，捕獲并保持該數(shù)據(jù)，并且還在時(shí)鐘循環(huán)的 后一半的起始處將該信息轉(zhuǎn)移到非易失性輔(L2)鎖存器。諸如非易失性輔(L2) 鎖存器975的非易失性輔(L2)鎖存器在時(shí)鐘循環(huán)時(shí)間的后一半的起始處從對(duì)應(yīng) 的主(LI)鎖存器970接收信息，并將該信息發(fā)送到下一邏輯級(jí)960，然后在時(shí)鐘 循環(huán)時(shí)間的后一半結(jié)束附近鎖存該信息。非易失性輔(L2)鎖存器在高速芯片操作期間作為易失性輔(L2)鎖存器操 作。如果功率減小，則在數(shù)據(jù)已被鎖存到非易失性輔(L2)鎖存器中之后，時(shí)鐘 CLK在時(shí)鐘循環(huán)的后一半期間停止。在一實(shí)施方式中，易失性輔(L2)鎖存器的 邏輯狀態(tài)通過對(duì)應(yīng)于圖8A所示的專用耦合電路830、 830'和830"的專用耦合電路 來轉(zhuǎn)移到對(duì)應(yīng)于開關(guān)820、 820'和820"的非易失性納米管開關(guān)，以下進(jìn)一步描述。在另一實(shí)施方式中，非易失性輔(L2)鎖存器的邏輯狀態(tài)被直接轉(zhuǎn)移到對(duì)應(yīng)于圖8B所示開關(guān)821、 821，和821"的非易失性納米管開關(guān)，以下進(jìn)一步描述。圖11A是圖10中示出的非易失性寄存器文件級(jí)980的框圖1000，它包括將 易失性輔鎖存器的邏輯狀態(tài)傳遞到非易失性納米管開關(guān)的專用耦合電路。非易失性 寄存器文件級(jí)1005對(duì)應(yīng)于圖10所示的非易失性寄存器文件級(jí)980。圖10所示的 非易失性寄存器文件級(jí)980的易失性單元k對(duì)應(yīng)于圖11A中所示的具有輸入Vw 的易失性主鎖存器級(jí)1010。圖IO所示的非易失性寄存器文件級(jí)980的非易失性單 元k'包括如圖IIA所示的具有輸出VouT的易失性輔鎖存器級(jí)1015、非易失性納米 管開關(guān)1025、耦合電路1020和對(duì)應(yīng)的互連。非易失性寄存器文件級(jí)1005具有兩 個(gè)操作模式，正常運(yùn)行模式和斷電的零功率邏輯狀態(tài)(或數(shù)據(jù))非易失性保持模式。 在正常運(yùn)行模式，易失性主鎖存器級(jí)IOIO接收輸入電壓Vjn、驅(qū)動(dòng)易失性輔 鎖存器級(jí)1015、被時(shí)鐘控制(以'下進(jìn)一步示出)、以及從由功率源1045提供的VDD 供電。易失性輔鎖存器級(jí)1015從易失性主鎖存器1010的輸出接收輸入、提供輸出 電壓VouT、被時(shí)鐘控制(以下進(jìn)一步示出)、以及從由功率源1045提供的Vdd供 電。易失性輔鎖存器級(jí)1015通過耦合電路1020耦合于非易失性納米管開關(guān)1025。在從正常運(yùn)行模式向零功率非易失性保持模式變換期間，或者從零功率非易 失性保持模式向正常運(yùn)行模式變換期間，通過電連接1030從由功率源1045提供的 VEPK對(duì)非易失性納米管開關(guān)1025供電。非易失性納米管開關(guān)1025由電連接1035 連接于耦合電路1020。除了到非易失性納米管開關(guān)1025的電連接1035之外，耦合電路1020還通過 電連接1040連接于易失性輔鎖存器級(jí)1015?？刂破?未示出)向如圖IIA所示的 耦合電路1020提供擦除使能、編程使能、恢復(fù)使能、和設(shè)定/清除使能脈沖。當(dāng)從 正常運(yùn)行模式(通電)向零功率非易失性保持模式(斷電)變換時(shí)，擦除使能和編 程使能脈沖(以下進(jìn)一步示出)用于在將電源電壓從VDD降低到零之前將易失性 輔鎖存器級(jí)1015的邏輯狀態(tài)轉(zhuǎn)移到非易失性納米管開關(guān)1025。當(dāng)從零功率非易失 性保持模式(斷電)向正常運(yùn)行模式(通電)變換時(shí)，并且在將電源電壓從零恢復(fù) 到Vdd之后，設(shè)定/清除使能和恢復(fù)使能脈沖(以下進(jìn)一步描述)可用于將存儲(chǔ)在 非易失性納米管開關(guān)1025中的邏輯狀態(tài)轉(zhuǎn)移到易失性輔鎖存器級(jí)1015。然后，開 始正常運(yùn)行模式。僅在使用如下進(jìn)一步描述的擦除使能、編程使能、設(shè)定/清除使 能和恢復(fù)使能脈沖來在正常運(yùn)行模式與零功率非易失性保持模式之間變換過程中施加電壓脈沖(或多個(gè)脈沖)VEPR，否則VEPR電壓為零。圖11B是其中易失性輔鎖存器級(jí)的邏輯狀態(tài)被直接轉(zhuǎn)移到非易失性納米管開關(guān)的圖IO所示非易失性寄存器文件級(jí)980的框圖1000'。非易失性寄存器文件級(jí) 1005'對(duì)應(yīng)于圖10所示的非易失性寄存器文件級(jí)980。圖10所示的非易失性寄存 器文件級(jí)980的易失性單元k對(duì)應(yīng)于圖IIB中所示的具有輸入V!n的易失性主鎖存 器級(jí)1010'。圖10所示的非易失性寄存器文件級(jí)980的非易失性單元k'包括如圖 IIB所示的具有輸出VouT的易失性輔鎖存器級(jí)1015'、非易失性納米管開關(guān)1025'、 和對(duì)應(yīng)的互連。非易失性寄存器文件級(jí)1005'具有兩個(gè)操作模式，即正常運(yùn)行模式 和其中斷電的零功率邏輯狀態(tài)(或數(shù)據(jù))非易失性保持模式。在正常運(yùn)行模式，易失性主鎖存器級(jí)1010'接收輸入電壓Vjn、驅(qū)動(dòng)易失性輔 鎖存器級(jí)1015'、被時(shí)鐘控制(以下進(jìn)一步示出)、以及從由功率源1045'提供的VoD供電。易失性輔鎖存器級(jí)1015，從易失性主鎖存器1010'的輸出接收輸入、提供輸出 電壓VouT、被時(shí)鐘控制(以下進(jìn)一步示出)、以及從由功率源1045'提供的Vdd供 電。易失性輔鎖存器級(jí)1015'通過電連接1040'耦合于非易失性納米管開關(guān)1025，。在從正常運(yùn)行模式向零功率非易失性保持模式變換期間，或者從零功率非易 失性保持模式向正常運(yùn)行模式變換期間，通過電連接1030'從由功率源1045'提供 的VEPK對(duì)非易失性納米管開關(guān)1025'供電?？刂破?未示出)經(jīng)由通過如圖IIB所示的電連接1030'連接于開關(guān)1025'的 VEPR向非易失性納米管開關(guān)1025'提供擦除使能、編程使能、恢復(fù)使能、和設(shè)定/ 清除使能脈沖。當(dāng)從正常運(yùn)行模式(通電)向零功率非易失性保持模式(斷電)變 換時(shí)，擦除使能和編程使能脈沖(以下進(jìn)一步示出)用于在將電源電壓從Vdd降 低到零之前將易失性輔鎖存器級(jí)1015'的邏輯狀態(tài)轉(zhuǎn)移到非易失性納米管開關(guān) 1025'。當(dāng)從零功率非易失性保i寺模式(斷電)向正常運(yùn)行模式(通電)變換時(shí)， 并且在將電源電壓從零恢復(fù)到Vdd之后，設(shè)定/清除使能和恢復(fù)使能脈沖(以下進(jìn) 一步描述)可用于將存儲(chǔ)在非易失性納米管開關(guān)1025'中的邏輯狀態(tài)轉(zhuǎn)移到易失性 輔鎖存器級(jí)1015'。然后，開始正常運(yùn)行模式。僅在使用如下進(jìn)一步描述的擦除使 能、編程使能、設(shè)定/清除使能和恢復(fù)使能脈沖來在正常運(yùn)行模式與零功率非易失性保持模式之間變換的過程中施加電壓脈沖(或多個(gè)脈沖)VEPR，否則VEPR電壓為零。圖12A示出對(duì)應(yīng)于圖11A中非易失性寄存器文件級(jí)1005的非易失性寄存器文件級(jí)電路的一個(gè)實(shí)施方式1100。非易失性寄存器文件級(jí)iioo具有兩個(gè)操作模式，即正常運(yùn)行模式和斷電的零功率邏輯狀態(tài)(或數(shù)據(jù))非易失性保持模式。易失性主鎖存器級(jí)電路1104對(duì)應(yīng)于易失性主鎖存器級(jí)1010，易失性輔鎖存器級(jí)電路1106 對(duì)應(yīng)于易失性輔鎖存器級(jí)1015，耦合電路1108對(duì)應(yīng)于耦合電路1020，以及非易失 性納米管開關(guān)1110對(duì)應(yīng)于圖1L^中的非易失性納米管開關(guān)1025。非易失性納米管 開關(guān)1110與電源電壓VEPR之間的電連接1112對(duì)應(yīng)于電連接1030，耦合電路1108 與易失性輔鎖存器級(jí)電路1106之間的電連接1118和1119對(duì)應(yīng)于圖11A中的電連 接1040。到易失性主鎖存器級(jí)電路1104 (未示出)和易失性輔鎖存器級(jí)電路1106(未示出)中的反相器的電源電壓VDD連接對(duì)應(yīng)于圖IIA中的電源連接VDD。如圖12A所示，易失性主縛存器級(jí)電路1104的輸入節(jié)點(diǎn)1115接收輸入信號(hào) VrN并驅(qū)動(dòng)CMOS傳輸門1130，.該傳輸門連接于并驅(qū)動(dòng)由交叉耦合COMS反相器 1145和1150形成的存儲(chǔ)節(jié)點(diǎn)1135。輸入信號(hào)V!n對(duì)應(yīng)于圖10中來自邏輯950的 Vin。 CMOS傳輸門1130使用NMOS和PMOS器件兩者來代替例如僅NMOS傳輸 門，以通過消除器件閾值壓降來確保全部電源電壓電平與接地電壓電平之間的邏輯"1"和邏輯"0"的狀態(tài)變換。時(shí)鐘CLK 1140和互補(bǔ)時(shí)鐘CLKb 1140'用于通過接 通和關(guān)斷CMOS傳輸門1130來啟用或阻斷輸入節(jié)點(diǎn)1115上的輸入信號(hào)V!n驅(qū)動(dòng) 存儲(chǔ)節(jié)點(diǎn)1135，由此確定交叉耦合的CMOS反相器1145和1150的邏輯存儲(chǔ)狀態(tài)。 注意，所有反相器都是CMOS反相器，除非另外指出。CMOS反相器包括耦合于 電源的PMOS上拉器件以及耦合于接地的NMOS下拉器件，并且如以下參考文獻(xiàn) 中所述地操作H.B. Bakoglu， "Circuits, Interconnections, and Packaging for VLSI(VLSI的電路、互連和封裝)"，Addison-Wesley出版有限公司，1990年，152頁。 交叉耦合反相器1145和1150驅(qū)動(dòng)連接于CMOS傳輸門1160的存儲(chǔ)節(jié)點(diǎn)1155。時(shí) 鐘CLK和互補(bǔ)時(shí)鐘CLKb用于通過接通或關(guān)斷CMOS傳輸門1160來啟用或阻斷 己存儲(chǔ)邏輯狀態(tài)的節(jié)點(diǎn)1155驅(qū)動(dòng)主鎖存器級(jí)節(jié)點(diǎn)1120。如圖12A所示，易失性輔鎖存器級(jí)電路1106的輸入節(jié)點(diǎn)1120，也作為主鎖 存器級(jí)電路1104的輸出節(jié)點(diǎn)，驅(qū)動(dòng)反相器1170。反相器1170的輸出是輸出節(jié)點(diǎn) 1125上的輸出電壓VouT，并且還驅(qū)動(dòng)反相器1175的輸入。輸出信號(hào)VouT對(duì)應(yīng)于 圖10中驅(qū)動(dòng)到邏輯960的輸入的V0UT。反相器1175的輸出1180連接于CMOS 傳輸門1185。時(shí)鐘CLK和互補(bǔ)時(shí)鐘CLKb用于啟用或阻斷反饋回路的出現(xiàn)，該反 饋回路在啟用時(shí)交叉耦合反相器1170和1175。在正常的高速操作中，對(duì)于130nm CMOS技術(shù)節(jié)點(diǎn)，時(shí)鐘CLK以諸如3GHz時(shí)鐘速率高速切換。反相器1190提供互補(bǔ)時(shí)鐘CLKb或時(shí)鐘CLK。當(dāng)存儲(chǔ)數(shù)據(jù)時(shí)，CMOS傳輸門1185接通并且反相器1170 和1175形成交叉耦合的存儲(chǔ)器件，其中節(jié)點(diǎn)1120充當(dāng)存儲(chǔ)節(jié)點(diǎn)。當(dāng)CMOS傳輸 門1185關(guān)斷時(shí)，反相器1170和1175沒有交叉耦合并且不形成存儲(chǔ)器件。輔鎖存 器級(jí)電路1106通過耦合電路1108而耦合于非易失性納米管開關(guān)1110。如圖12A所示，非易失性納米管開關(guān)1110連接于電源電壓VEPR，該電源電壓 按照使用耦合電路1108所選的對(duì)應(yīng)操作模式所需來提供擦除、'編程或恢復(fù)電壓脈 沖(或多個(gè)脈沖)。非易失性納米管開關(guān)1110還通過使用電連接1114連接于耦合 電路1108的節(jié)點(diǎn)1116。耦合電路1108連接于易失性輔鎖存器級(jí)電路1106，其中 連接于節(jié)點(diǎn)1108的電連接1119用于編程模式，而電連接1118用于恢復(fù)模式。如圖12A所示，耦合電路1108包括擦除功能。擦除電路包括漏極連接于共用 節(jié)點(diǎn)1116、源極接地、以及輸入柵極連接于擦除使能脈沖的NMOS晶體管1220。如圖12A所示，耦合電路1108還包括編程功能，該功能包括漏極連接于共用 節(jié)點(diǎn)1116、源極連接于串聯(lián)NMOS晶體管1225的漏極、以及柵極連接于編程使 能輸入的NMOS晶體管1230。串聯(lián)NMOS晶體管1225還具有接地的源極、以及 連接于非易失性輔鎖存器級(jí)電路1106的節(jié)點(diǎn)1180的柵極。晶體管1225用于反映 非易失性輔鎖存器級(jí)電路1106的邏輯狀態(tài)。如果節(jié)點(diǎn)1180處于例如VoD的高電壓， 則晶體管1225處于ON狀態(tài)并且可傳導(dǎo)編程電流。然而，如果節(jié)點(diǎn)1180處于諸如 零的低電壓，則晶體管1225處于OFF狀態(tài)并且不能傳導(dǎo)編程電流。如圖12A所示，耦合電路1108還包括恢復(fù)功能，該恢復(fù)功能包括源極連接于 共用節(jié)點(diǎn)1116、漏極在共用節(jié)點(diǎn)1237連接于NMOS晶體管1235的漏極、以及柵 極連接于恢復(fù)使能輸入的PMOS晶體管1240。晶體管1235的源極接地且柵極連接 于設(shè)定/清除使能輸入。共用節(jié)點(diǎn)1237連接于易失性輔鎖存器級(jí)電路1106的存儲(chǔ) 節(jié)點(diǎn)1120。 ' 在正常運(yùn)行模式中，耦合電路1108不活動(dòng)，并且非易失性納米管開關(guān)1110 未被vepk通電并且還與易失性輔鎖存器級(jí)電路1106退耦。因此，對(duì)于使用130nm 技術(shù)節(jié)點(diǎn)制作的邏輯產(chǎn)品，易失性主鎖存器級(jí)電路1104和易失性輔鎖存器級(jí)電路 1106以通常3GHz的高速時(shí)鐘速率在正常(常規(guī))同步邏輯主/輔寄存器操作運(yùn)行 模式下操作，其中Vdd-1.3V。在正常運(yùn)行模式中，在時(shí)鐘循環(huán)的起始處，時(shí)鐘CLK1140從高電壓向低電壓 變換并在時(shí)鐘循環(huán)的前一半中保持在低電壓，并且互補(bǔ)時(shí)鐘CLKb 1140'從低電壓 向高電壓變換并在時(shí)鐘循環(huán)的前一半中保持在高電壓。CMOS傳輸器件1130接通，將輸入節(jié)點(diǎn)1115的電壓V!N耦合到存儲(chǔ)節(jié)點(diǎn)1135。 CMOS傳輸器件1160關(guān)斷，并 將易失性主鎖存器級(jí)電路1104的輸出與易失性輔鎖存器級(jí)電路1106的輸入節(jié)點(diǎn) 1120隔離。在正常運(yùn)行模求中，時(shí)鐘CLK連接于易失性輔鎖存器級(jí)電路1106的 模式輸入1192，時(shí)鐘CLK連接于CMOS傳輸器件1185，并且反相器1190的互補(bǔ) 時(shí)鐘CLKb輸出也連接于CMOS傳輸器件1185，使得CMOS傳輸器件也關(guān)斷，從 而中斷反相器1175的輸出1180與反相器1170的輸入1120之間的反饋路徑，因此節(jié)點(diǎn)1120不再用作存儲(chǔ)節(jié)點(diǎn)。電壓V!N可在時(shí)鐘循環(huán)的前一半結(jié)束之前的任何時(shí)刻變換到對(duì)應(yīng)于正確邏輯狀態(tài)的電壓值，從而為交叉耦合的反相器1145和1150 在時(shí)鐘循環(huán)后一半的起始處的時(shí)鐘變換之前在存儲(chǔ)節(jié)點(diǎn)1155上存儲(chǔ)對(duì)應(yīng)邏輯狀態(tài) 提供充足的剩余時(shí)間。在正常運(yùn)行模式中，時(shí)鐘CLK 1140在時(shí)鐘循環(huán)的后一半起始處從低電壓變換 到高電壓并且保持在高電壓，并且互補(bǔ)時(shí)鐘CLKb 1140'從高電壓變換到低電壓并 在時(shí)鐘循環(huán)的后一半中保持在低電壓。CMOS傳輸器件1130關(guān)斷，從而使輸入節(jié) 點(diǎn)1115的電壓V!N從存儲(chǔ)節(jié)點(diǎn)1135退耦，存儲(chǔ)節(jié)點(diǎn)保持在對(duì)應(yīng)于時(shí)鐘循環(huán)的前一 半結(jié)束處的輸入電壓VjN的狀態(tài)，并且存儲(chǔ)節(jié)點(diǎn)1115對(duì)存儲(chǔ)節(jié)點(diǎn)1135保持互補(bǔ)狀 態(tài)。CMOS傳輸器件1160接通并將存儲(chǔ)節(jié)點(diǎn)1155的狀態(tài)轉(zhuǎn)移到反相器1170的輸 入1120，該反相器驅(qū)動(dòng)輸出節(jié)點(diǎn)1125輸出電壓V0UT，并且還驅(qū)動(dòng)反相器1175的 輸入。在正常運(yùn)行模式中，時(shí)鐘CLK連接于易失性輔鎖存器級(jí)電路1106的模式輸 入1192，時(shí)鐘CLK連接于CMOS傳輸器件1185，并且反相器1190的互補(bǔ)時(shí)鐘 CLKb輸出蟲連接于CMOS傳輸器件1185，使得CMOS傳輸器件也接通，從而在 反相器1175的輸出1180與反相器1170的輸入1120之間形成反饋路徑，進(jìn)而節(jié)點(diǎn) 1120充當(dāng)存儲(chǔ)節(jié)點(diǎn)。通過CMOS傳輸器件1185接通，這使反相器1175的輸出1180 驅(qū)動(dòng)反相器1170的輸入并存儲(chǔ)輔鎖存器狀態(tài)級(jí)電路1110的狀態(tài)直到時(shí)鐘循環(huán)的第 二階段結(jié)束。在零功率邏輯狀態(tài)(或數(shù)據(jù))非易失性保持模式中，耦合電路1108不活動(dòng)， 非易失性納米管開關(guān)1110未被VEPR供電，并且還從易失性輔鎖存器級(jí)電路1106 退耦。易失性主鎖存器級(jí)電路1104和易失性輔鎖存器級(jí)電路1106的電源為零伏。在操作中，當(dāng)從正常運(yùn)行模式變換到零功率非易失性保持模式時(shí)，耦合電路 1108必須在斷電之前將易失性輔鎖存器級(jí)電路1106的邏輯狀態(tài)轉(zhuǎn)移到非易失性納 米管開關(guān)1110。如圖12B所示的波形1250所示，當(dāng)保持通電時(shí)，時(shí)鐘CLK停止 在低電壓狀態(tài)，而互補(bǔ)時(shí)鐘CLKb處于高電壓狀態(tài)，其中高電壓狀態(tài)是VDD (例如1.3至2.5伏)且低電壓狀態(tài)是零伏。如果非易失性納米管1110未被擦除，因此存 儲(chǔ)先前邏輯狀態(tài)，則引導(dǎo)耦合電路U08執(zhí)行擦除操作，隨后執(zhí)行編程操作。如果非易失性納米管1110處于已擦除狀態(tài)，則使用耦合電路1108啟動(dòng)編程模式。在擦除操作中，擦除使能脈沖從零伏變換到VDD (例如1.3至2.5伏)，從而 接通晶體管1220并在如圖12A^f示的節(jié)點(diǎn)1116與接地之間提供導(dǎo)電路徑。編程 使能電壓處在零伏，晶體管1230關(guān)斷，并且節(jié)點(diǎn)1116與接地之間沒有導(dǎo)電路徑。 恢復(fù)使能電壓處于VDD (例如1.3至2.5伏)，晶體管1240關(guān)斷，并且沒有從節(jié)點(diǎn) 1116通過晶體管1240的導(dǎo)電路徑。而且，設(shè)定/清除使能電壓也處于零伏，晶體管 1235關(guān)斷。共用節(jié)點(diǎn)1237與節(jié)點(diǎn)1116或接地之間沒有導(dǎo)電路徑，使得在節(jié)點(diǎn)1120 處的易失性輔鎖存器級(jí)電路1106的狀態(tài)未受干擾。向非易失性納米管開關(guān)1110的 端子施加幅度為Ve的VEPR擦除電壓脈沖。晶體管1220的電阻比非易失性納米管 開關(guān)1110的電阻小得多，即使開關(guān)1110處于接通狀態(tài)。如果開關(guān)1110處于接通 狀態(tài)，則電流從節(jié)點(diǎn)1112流經(jīng)開關(guān)1110和電連接1114和接通的晶體管1220的溝 道到達(dá)接地，且非易失性納米管開關(guān)1110被切換到關(guān)斷(擦除)狀態(tài)。如果開關(guān) 1110處于關(guān)斷狀態(tài)，則它保持在關(guān)斷(擦除)狀態(tài)。注意，可在編程之前的任何 時(shí)刻擦除非易失性納米管開關(guān)1110。如果己知開關(guān)1110處于已擦除狀態(tài)，則可立 即開始編程。根據(jù)本發(fā)明某些實(shí)施方式的擦除刺激在題為"Two-TerminalNanotube Devices And Systems And Methods Of Making Same (雙端納米管器件和系統(tǒng)及其制 作方法)"的美國專利申請(qǐng)No.(待發(fā)表)中有詳細(xì)描述。注意，在擦除操作中，晶體管1240、 1235和1230都關(guān)斷，從而將非易失性 納米管開關(guān)1110與易失性輔鎖存器級(jí)電路1106隔離。因此，擦除操作可在正常運(yùn) 行模式期間的任何時(shí)刻進(jìn)行而不影響易失性輔鎖存器級(jí)電路1106的性能，并且因 此可被制成對(duì)器件的邏輯操作透明。如圖12B所示，在編程操作期間，編程使能脈沖從零伏變換到VDD，從而接 通晶體管1230，將節(jié)點(diǎn)1116連接于晶體管1225的漏極。如果易失性輔鎖存器級(jí) 電路1106的節(jié)點(diǎn)1180處于諸如零的低電壓，則晶體管1225關(guān)斷。如果易失性輔 鎖存器級(jí)電路1106的節(jié)點(diǎn)1180處于例如VoD的高電壓，則晶體管1225接通。在 編程使能脈沖從零伏變換到Vdd之后，向開關(guān)1110的節(jié)點(diǎn)1112施加幅度為Vp(例 如5伏)的Vepr脈沖。如果晶體管1225關(guān)斷，則沒有電流流過，沒有發(fā)生編程， 并且非易失性納米管開關(guān)1110保持在關(guān)斷(打開)的己擦除狀態(tài)。然而，如果晶 體管1225接通，則電流流過，發(fā)生編程，并且非易失性納米管開關(guān)1110從關(guān)斷(打開)狀態(tài)變換到接通(閉合)狀態(tài)。根據(jù)本發(fā)明某些實(shí)施方式的編程刺激在題為"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (雙端納米管器件和系統(tǒng)及其制作方法)"的美國專利申請(qǐng)No.(待發(fā)表)中有詳細(xì)描述。 在編程操作期間，將擦除使能電壓保持在零伏并且晶體管1220關(guān)斷。而且，將恢復(fù)使能電壓保持在VDD，使得晶體管1240關(guān)斷。而且，將設(shè)定/清除恢復(fù)電壓保持在零，從而晶體管1235關(guān)斷，使得僅啟用編程操作。在操作中，當(dāng)從零功率非易失性保持模式向正常運(yùn)行模式變換時(shí)，耦合電路1108.必須在恢復(fù)電源vdd之后且時(shí)鐘操作開始之前將邏輯狀態(tài)從非易失性納米管開關(guān)1110轉(zhuǎn)移到易失性輔鎖存器級(jí)電路1106。如圖12C所示，即使在恢復(fù)VDD 之后，時(shí)鐘CLK仍然停止在低電壓狀態(tài)，而互補(bǔ)時(shí)鐘CLKb在高電壓狀態(tài)，其中 高電壓狀態(tài)是VoD (例如1.3至2.5伏)而低電壓狀態(tài)是零伏。如圖12C中波形1300所示，在恢復(fù)操作期間，將幅度為VDD (例如1.3至2.5 伏)的Vepk脈沖施加到如團(tuán)所示的非易失性納米管開關(guān)1110的端子1112。 在時(shí)鐘脈沖CLK處于零伏的情況下，易失性主鎖存器級(jí)電路1104的CMOS傳輸 門1160關(guān)斷，從而隔離易失性輔鎖存器級(jí)電路1106。在恢復(fù)操作的起始處，施加 到反相器1190的輸入1192和CMOS傳輸門1185的恢復(fù)使能電平為VDD，將在反 相器1190的輸出處的其互補(bǔ)施加到CMOS傳輸門1185，使CMOS傳輸門1185接 通。在傳輸門1185接通的情況下，反相器1175的輸出1180電連接到反相器1170 的輸入1120;形成存儲(chǔ)器件，其中1120充當(dāng)存儲(chǔ)節(jié)點(diǎn)。在恢復(fù)使能電壓處于VDD 的情況下，晶體管1240關(guān)斷。在設(shè)定/清除使能在零伏的情況下，晶體管1235關(guān) 斷；因此，共用節(jié)點(diǎn)1237的電壓由易失性輔鎖存器級(jí)電路1106的節(jié)點(diǎn)1120確定。 在將連接到易失性輔鎖存器級(jí)電路1106的電源恢復(fù)到VDD之后，節(jié)點(diǎn)1120的電壓可以處于零伏或vdd。在變換vepr以恢復(fù)脈沖電壓vdd之后，設(shè)定/清除使能脈沖接通晶體管1235，并且節(jié)點(diǎn)1120強(qiáng)制接地(零伏)。然后，設(shè)定/清除使能脈沖關(guān) 斷，從而使存儲(chǔ)節(jié)點(diǎn)1120處于零伏。然后，恢復(fù)使能脈沖從VDD變換到接地。CMOS 傳輸門1185關(guān)斷，從而中斷反相器1175與1170之間的反饋路徑使得節(jié)點(diǎn)1120不 再充當(dāng)存儲(chǔ)節(jié)點(diǎn)。同時(shí)，晶體管1240接通，并且將非易失性納米管開關(guān)1110連接 到節(jié)點(diǎn)1120。如果非易失性納米管開關(guān)lllO接通(閉合)，則節(jié)點(diǎn)1112上的電壓 VEPR通過晶體管1240施加到節(jié)點(diǎn)1120，即反相器1170的輸入。如果非易失性納 米管開關(guān)1110關(guān)斷(打開)則節(jié)點(diǎn)1120保持接地。通過使CMOS傳輸門1185關(guān) 斷，方便了恢復(fù)操作，因?yàn)橥ㄟ^非易失性納米管開關(guān)1110施加的電壓僅具有反相器1170輸入的較小輸入負(fù)荷，并且不必克服經(jīng)鎖存的存儲(chǔ)狀態(tài)。然后，當(dāng)恢復(fù)/使能脈沖從零伏變換到Vdd吋，CMOS傳輸門1185接通并且將邏輯狀態(tài)(或數(shù)據(jù)) 存儲(chǔ)在節(jié)點(diǎn)1120上，而補(bǔ)充存儲(chǔ)在輸出節(jié)點(diǎn)1125上。晶體管1240關(guān)斷并將非易 失性納米管開關(guān)1120從易失性輔鎖存器級(jí)電路1106退耦。估計(jì)恢復(fù)操作僅耗費(fèi)幾 納秒。然后開始正常運(yùn)行模式。'在恢復(fù)操作期間，將擦除使能電壓保持在零伏并且晶體管1220關(guān)斷。而且， 將編程使能電壓保持在零伏，并且晶體管1230關(guān)斷使得僅啟用恢復(fù)操作。圖13A示出對(duì)應(yīng)于圖11A中非易失性寄存器文件級(jí)1005的非易失性寄存器 文件級(jí)電路的第二實(shí)施方式1100'。非易失性寄存器文件級(jí)1100'具有兩個(gè)操作模 式，即正常運(yùn)行模式和斷電的零功率邏輯狀態(tài)(或數(shù)據(jù))非易失性保持模式。易失 性主鎖存器級(jí)電路1104'對(duì)應(yīng)于易失性主鎖存器級(jí)1010，易失性輔鎖存器級(jí)電路 1106'對(duì)應(yīng)于易失性鎖存器級(jí)1015，耦合電路1108，對(duì)應(yīng)于耦合電路1020，以及非 易失性納米管開關(guān)1110'對(duì)應(yīng)于圖IIA中的非易失性納米管開關(guān)1025。非易失性納 米管開關(guān)1110'與電源電壓VEPR之間的電連接1112'對(duì)應(yīng)于電連接1030，耦合電路 1108'與易失性輔鎖存器級(jí)電路1106'之間的電連接1118'和1119'和1329對(duì)應(yīng)于圖 11A中的電連接1040。對(duì)易失性主鎖存器級(jí)電路1104 (未示出)和易失性輔鎖存 器級(jí)電路1106 (未示出)中的反相器的電源電壓VDD連接對(duì)應(yīng)于圖11A中的電源 連接VDD。如圖13A所示，易失性主鎖存器級(jí)電路1104，的輸入節(jié)點(diǎn)1115'接收輸入信號(hào) VrN并驅(qū)動(dòng)CMOS傳輸門1130'，該傳輸門連接于并驅(qū)動(dòng)由交叉耦合COMS反相器 1145'和1150'形成的存儲(chǔ)節(jié)點(diǎn)1135，。輸入信號(hào)VjN對(duì)應(yīng)于圖10中來自邏輯950的 VrN。CMOS傳輸門1130'使用NMOS和PMOS器件兩者來代替例如僅NMOS傳輸 門，以通過消除器件閾值壓降來確保全部電源電壓電平與接地電壓電平之間的邏輯 "1"和邏輯"0"的狀態(tài)變換。時(shí)鐘CLK 1140和互補(bǔ)時(shí)鐘CLKb 1140'用于通過接 通和關(guān)斷CMOS傳輸門1130'來使能或阻斷輸入節(jié)點(diǎn)1115'上的輸入信號(hào)VjN驅(qū)動(dòng) 存儲(chǔ)節(jié)點(diǎn)1135'，由此確定交叉耦^的CMOS反相器1145，和1150，的邏輯存儲(chǔ)狀態(tài)。 注意，所有反相器都是CMOS反相器，除非另外指出。CMOS反相器包括耦合于 電源的PMOS上拉器件以及接地的NMOS下拉器件，并且如以下參考文獻(xiàn)中所述 地操作H.B. Bakoglu、， "Circuits, Interconnections, and Packaging for VLSI (VLSI 的電路、互連和封裝)"，Addison-Wesley出版有限公司，1990年，152頁。交叉 耦合反相器1145'和1150'驅(qū)動(dòng)連接于CMOS傳輸門1160'的存儲(chǔ)節(jié)點(diǎn)1155，。時(shí)鐘CLK和互補(bǔ)時(shí)鐘CLKb用于通過接通或關(guān)斷CMOS傳輸門1160，來使能或阻斷已 存儲(chǔ)邏輯狀態(tài)的節(jié)點(diǎn)1155'驅(qū)動(dòng)主鎖存器級(jí)電路1106'的輸入節(jié)點(diǎn)1120'。如圖13A所示，易失性輔鎖存器級(jí)電路1106'的輸入節(jié)點(diǎn)1120'，也作為主鎖 存器級(jí)電路1104'的輸出節(jié)點(diǎn)，驅(qū)動(dòng)反相器1170'。反相器1170'的輸出是輸出節(jié)點(diǎn) 1125'上的輸出電壓VoUT，并且還驅(qū)動(dòng)反相器1175，的輸入。輸出信號(hào)V(xrr對(duì)應(yīng)于 圖10中驅(qū)動(dòng)到邏輯960的輸入的V0UT。反相器1175'的輸出1180，連接于CMOS 傳輸門1185'。時(shí)鐘CLK和互補(bǔ)時(shí)鐘CLKb用于使能或阻斷反饋回路的出現(xiàn)，該反 饋回路在啟用時(shí)交叉耦合反相器1170'和1175'。在正常的高速操作中，對(duì)于130nm CMOS技術(shù)節(jié)點(diǎn)，時(shí)鐘CLK以諸如3GHz時(shí)鐘速率高速切換。反相器1190'產(chǎn)生互 補(bǔ)時(shí)鐘CLKb或時(shí)鐘CLK。當(dāng)存儲(chǔ)數(shù)據(jù)時(shí)，CMOS傳輸門1185'接通并且反相器 1170，和1175'形成交叉耦合的存儲(chǔ)器件，其中節(jié)點(diǎn)1120，充當(dāng)存儲(chǔ)節(jié)點(diǎn)。當(dāng)CMOS 傳輸門1185'關(guān)斷時(shí)，反相器1170'和1175'沒有交叉耦合并且不形成存儲(chǔ)器件。輔 鎖存器級(jí)電路1106'通過耦合電路1108'而耦合于非易失性納米管開關(guān)1110，。如圖13A所示，非易失性納米管開關(guān)1110'連接于電源電壓VEPR，該電源電 壓按照使用耦合電路1108'所選的對(duì)應(yīng)操作模式所需來提供擦除電壓脈沖(或多個(gè) 脈沖)。非易失性納米管開關(guān)1110'還通過使用電連接1114'連接于耦合電路1108， 的節(jié)點(diǎn)1116'。耦合電路1108'連接于易失性輔鎖存器級(jí)電路1106'，其中連接于節(jié) 點(diǎn)1108'的電連接1119'和B29用于編程模式，且電連接1118，用于恢復(fù)模式。如圖13A所示，耦合電路1108，包括擦除功能。擦除電路包括漏極連接于共用 節(jié)點(diǎn)1317、源極接地、以及輸入柵極連接于擦除使能脈沖的NMOS晶體管1220'。 在擦除操作期間，晶體管1343被處于零伏的編程使能脈沖激活，并且共用節(jié)點(diǎn)1317 連接于共用節(jié)點(diǎn)1116'，該節(jié)點(diǎn)ill6'連接于非易失性納米管開關(guān)1110以啟用擦除 操作。如圖13A所示，耦合電路1108'還包括編程功能，該功能包括漏極連接于共用 節(jié)點(diǎn)1116'、源極連接于共用節(jié)點(diǎn)1350、以及柵極連接于反相器1330的輸出的 PMOS晶體管1343，其中反相器1330的輸入連接于編程使能輸入。共用節(jié)點(diǎn)1350 連接于交叉耦合的NMOS晶體管1325和1325'，且PMOS晶體管1327和1327， 形成高電壓變換電路1360。 NMOS晶體管1325和1325，的源極接地，PMOS晶體 管1327和1327，的源極連接于編程電壓VPR0G?；パa(bǔ)輸入1119'和1329分別連接于 高電壓變換器電路1360的輸入NMOS晶體管1325和NMOS 1325，，使得高電壓 變換器電路1360的邏輯狀態(tài)對(duì)應(yīng)于易失性輔鎖存器級(jí)1106，的狀態(tài)。VpROG電壓可比易失性輔鎖存器級(jí)電壓電路1106'高得多。通過PMOS晶體管1327將編程電壓 施加于共用節(jié)點(diǎn)1350，進(jìn)而通過PMOS晶體管1343施加于共用節(jié)點(diǎn)1116'和非易 失性納米管開關(guān)1110，。如果通過NMOS晶體管1325將共同節(jié)點(diǎn)1350保持接地， 則沒有編程電壓施加到共用節(jié)點(diǎn)1350，且非易失性納米管開關(guān)1110'未被編程。如圖13A所示，耦合電路1108'還包括恢復(fù)功能，該恢復(fù)功能包括具有連接于 Vdd的源板、通過連接器1118'連接于易失性輔鎖存器級(jí)電路1106'的輸入1120'的 漏極的PMOS晶體管1365。在恢復(fù)操作期間，PMOS晶體管1365用于將輸入節(jié)點(diǎn) 1120'預(yù)充電到VDD，然后關(guān)斷。NMOS晶體管1370具有通過連接器1118，連接于 輸入1120'的源極、連接于共用節(jié)點(diǎn)1317的漏極和連接于恢復(fù)使能輸入的柵極。 NMOS晶體管1342在恢復(fù)操作期間處于ON狀態(tài)，并且通過非易失性納米管開關(guān) 1110'而在輸入節(jié)點(diǎn)共用節(jié)點(diǎn)1317與vepk之間提供放電路徑。Vepk在恢夏操作期 間處于零伏。當(dāng)晶體管1370被恢復(fù)使能輸入激活時(shí)，如果非易失性納米管開關(guān) 1110，接通，則輸入節(jié)點(diǎn)1120'被釹電；如果非易失性開關(guān)1110，關(guān)斷，則輸入節(jié)點(diǎn) 保持在VDD。易失性輔鎖存器級(jí)電路1106'的狀態(tài)被恢復(fù)到對(duì)應(yīng)于非易失性納米管 開關(guān)1110'的非易失性狀態(tài)的狀態(tài)。在正常運(yùn)行模式中，耦合電路1108'不活動(dòng)，并且非易失性納米管開關(guān)1110， 未被vepr供電并且還與易失性輔鎖存器級(jí)電路1106'退耦。因此，對(duì)于使用130nm 技術(shù)節(jié)點(diǎn)制作的邏輯產(chǎn)品，易失性主鎖存器級(jí)電路1104'和易失性輔鎖存器級(jí)電路 1106'以通常3GHz的高速時(shí)鐘速率在正常(常規(guī))同步邏輯主/輔寄存器操作運(yùn)行 模式下操作，其中Vdd-1.3V。在正常運(yùn)行模式中，在時(shí)鐘循環(huán)的起始處，時(shí)鐘CLK1140從高電壓向低電壓 變換并在時(shí)鐘循環(huán)的前一半中保持在低電壓，并且互補(bǔ)時(shí)鐘CLKb 1140'從低電壓 向高電壓變換并在時(shí)鐘循環(huán)的前.一半中保持在高電壓。CMOS傳輸器件1130'接通， 將輸入節(jié)點(diǎn)1115'的電壓VjN耦合到存儲(chǔ)節(jié)點(diǎn)1135'。 CMOS傳輸器件1160'關(guān)斷， 并將易失性主鎖存器級(jí)電路1104'的輸出與易失性輔鎖存器級(jí)電路1106'的輸入節(jié) 點(diǎn)1120'隔離。在正常運(yùn)行模式中，時(shí)鐘CLK連接于易失性輔鎖存器級(jí)電路1106' 的模式輸入1192'，時(shí)鐘CLK連接于CMOS傳輸器件1185'，并且反相器1190，的 互補(bǔ)時(shí)鐘CLKb輸出也連接于CMOS傳輸器件1185，，使得CMOS傳輸器件也關(guān) 斷，從而中斷反相器1175'的輸出1180'與反相器1170'的輸入1120'之間的反饋路 徑，因此節(jié)點(diǎn)1120'不再用作存儲(chǔ)節(jié)點(diǎn)。電壓V!N可在時(shí)鐘循環(huán)的前一半結(jié)束之前 的任何時(shí)刻變換到對(duì)應(yīng)于正確邏輯狀態(tài)的電壓值，從而為交叉耦合的反相器1145'和1150，在時(shí)鐘循環(huán)后一半的起始處的時(shí)鐘變換之前在存儲(chǔ)節(jié)點(diǎn)1155，上存儲(chǔ)對(duì)應(yīng) 邏輯狀態(tài)提供充足的剩余時(shí)間。 在正常運(yùn)行模式中，時(shí)鐘CLK 1140在時(shí)鐘循環(huán)的后一半起始處從低電壓變換 到高電壓并且保持在高電壓，并且互補(bǔ)時(shí)鐘CLKb 1140'從高電壓變換到低電壓并 在時(shí)鐘循環(huán)的后一半中保持在低電壓。CMOS傳輸器件1130'關(guān)斷，從而使輸入節(jié) 點(diǎn)1115，的電壓V!N從存儲(chǔ)節(jié)點(diǎn)1.135'退耦，存儲(chǔ)節(jié)點(diǎn)保持在對(duì)應(yīng)于時(shí)鐘循環(huán)的前一 半結(jié)束處的輸入電壓V!N的狀態(tài)，并且存儲(chǔ)節(jié)點(diǎn)1115'對(duì)存儲(chǔ)節(jié)點(diǎn)1135'保持互補(bǔ)狀 態(tài)。CMOS傳輸器件1160，接通并將存儲(chǔ)節(jié)點(diǎn)1155，的狀態(tài)轉(zhuǎn)移到反相器1170'的輸 入1120，，該反相器驅(qū)動(dòng)輸出節(jié)點(diǎn)1125，輸出電壓V0UT，并且還驅(qū)動(dòng)反相器1175， 的輸入。在正常運(yùn)行模式中，時(shí)鐘CLK連接于易失性輔鎖存器級(jí)電路1106'的模式 輸入1192',時(shí)鐘CLK連接于CMOS傳輸器件1185'，并且反相器1190'的互補(bǔ)時(shí) 鐘CLKb輸出也連接于CMOS傳輸器件1185'，使得CMOS傳輸器件也接通，從 而在反相器1175'的輸出1180'與反相器1170'的輸入1120'之間形成反饋路徑，進(jìn) 而節(jié)點(diǎn)1120'充當(dāng)存儲(chǔ)節(jié)點(diǎn)。通過CMOS傳輸器件1185'接通，反相器1175'的輸出 1180'驅(qū)動(dòng)反相器1170'的輸入并存儲(chǔ)輔鎖存器狀態(tài)級(jí)電路1110'的狀態(tài)直到時(shí)鐘循 環(huán)的第二階段結(jié)束。在零功率邏輯狀態(tài)(或數(shù)據(jù))非易失性保持模式中，耦合電路1108'不活動(dòng)， 非易失性納米管開關(guān)1110'未被VEP"共電，并且還從易失性輔鎖存器級(jí)電路1106' 退耦。易失性主鎖存器級(jí)電路1104'和易失性輔鎖存器級(jí)電路1106'的電源處在零 伏。在操作中，當(dāng)從正常運(yùn)行模式向零功率非易失性保持模式變換時(shí)，耦合電路 1108'在斷電之前將易失性輔鎖存器級(jí)電路1106'的邏輯狀態(tài)轉(zhuǎn)移到非易失性納米 管開關(guān)1110'。如圖13B所示的波形1250'所示，當(dāng)保持通電時(shí)，時(shí)鐘CLK停止在 低電壓狀態(tài)，而互補(bǔ)時(shí)鐘CLKb處于高電壓狀態(tài)，其中高電壓狀態(tài)是VDD (例如 1.3至2.5伏)且低電壓狀態(tài)是零伏。如果非易失性納米管1110'未被擦除，并因此 存儲(chǔ)先前邏輯狀態(tài)，則引導(dǎo)耦合電路1108'執(zhí)行擦除操作，隨后執(zhí)行編程操作。如 果非易失性納米管1110'處于已擦除狀態(tài)，則使用耦合電路1108'啟動(dòng)編程模式。在擦除操作中，編程使能輸入電壓為零伏，并且通過反相器1330的輸出將晶 體管1342保持在ON狀態(tài)。擦除使能脈沖從零伏變換到VDD (例如1.3至2.5伏)， 從而接通晶體管1320并通過如圖13A所示的接通晶體管1342和1320在節(jié)點(diǎn)1116' 與接地之間提供導(dǎo)電路徑。在編程使能電壓處在零伏的情況下，通過反相器1330的輸出而將晶體管1343保持在OFF狀態(tài)。恢復(fù)使能電壓處于零伏并且晶體管1370 關(guān)斷，以及恢復(fù)預(yù)充電電壓處于Vdd且晶體管1365關(guān)斷，輸入1120'被隔離，使 得在節(jié)點(diǎn)1120處的易失性輔鎖存器級(jí)電路1106'的狀態(tài)未受干擾。向非易失性納米 管開關(guān)1110，的端子施加幅度為Ve的VEPR擦除電壓脈沖。串聯(lián)的晶體管1342和 1320的電阻比非易失性納米管開關(guān)1110'的電阻小得多，即使開關(guān)1110'處于接通 狀態(tài)。如果開關(guān)1110'處于接通，態(tài)，則電流從節(jié)點(diǎn)1112，流經(jīng)開關(guān)1110'和電連接 1114'和接通的晶體管'1342和1320的溝道到達(dá)接地，且非易失性納米管開關(guān)1110' 被切換到關(guān)斷(擦除)狀態(tài)。如果開關(guān)1110'處于關(guān)斷狀態(tài)，則它保持在關(guān)斷(擦 除)狀態(tài)。注意，可在編程之前的任何時(shí)刻擦除非易失性納米管開關(guān)1110'。如果 已知開關(guān)1110'處于已擦除狀態(tài)，則可立即開始編程。根據(jù)本發(fā)明某些實(shí)施方式的 擦除刺激在題為"Two-Terminal Nanotube Devices And Systems And Methods Of Making Same (雙端納米管器件祐系統(tǒng)及其制作方法)"的美國專利申請(qǐng)No.(待發(fā) 表)中有詳細(xì)描述。注意，在擦除操作中，晶體管1370、 1365和1343都關(guān)斷，從而將非易失性 納米管開關(guān)1110'與易失性輔鎖存器級(jí)電路1106'隔離。因此，擦除操作可在正常 運(yùn)行模式期間的任何時(shí)刻進(jìn)行而不影響易失性輔鎖存器級(jí)電路1106'的性能，并且 因此可被制成對(duì)器件的邏輯操作透明。如圖13B所示，在編程操作期間，VepK處于零伏，且編程使能脈沖從零伏變 換到Vdd，從而接通晶體管1343，將節(jié)點(diǎn)1116'連接于共用節(jié)點(diǎn)1350，該節(jié)點(diǎn)也是 高電壓變換器電路1360的輸出。如果PMOS晶體管1350接通并且NMOS晶體管 1325關(guān)斷則共用節(jié)點(diǎn)1350處在高電壓VPR0(3;如果NMOS晶體管1325接通而 PMOS晶體管1327關(guān)斷則共用節(jié)點(diǎn)1350處于零伏。如果共用節(jié)點(diǎn)1350處在高電 壓Vpjuxj，則電流流過并且非易失性納米管開關(guān)1110'從OFF變換到ON狀態(tài)。然 而，共用節(jié)點(diǎn)1350處于接地，則非易失性納米管開關(guān)1110'保持在OFF狀態(tài)。根 據(jù)本發(fā)明某些實(shí)施方式的編程刺激在題為"Two-Terminal Nanotube Devices And SystemsAndMethods Of Making Same (雙端納米管器件和系統(tǒng)及其制作方法)"的 美國專利申請(qǐng)No.(待發(fā)表)中有詳細(xì)描述。在編程操作期間，將擦除使能電壓保持在零伏并且晶體管1320關(guān)斷。通過反 相器1330的輸出將晶體管1342保持在OFF位置。而且，將恢復(fù)使能電壓保持在 零伏，使得晶體管1370關(guān)斷。而且，將恢復(fù)預(yù)充電電壓保持在零，從而晶體管1365 關(guān)斷，使得僅啟用編程操作。在操作中，當(dāng)從零功率非易失性保持模式行正常運(yùn)行模式變換時(shí)，耦合電路 1108'必須在電源V加恢復(fù)之后且對(duì)鐘操作開始之前將邏輯狀態(tài)從非易失性納米管開關(guān)1110'轉(zhuǎn)移到易失性輔鎖存器級(jí)電路1106'。如圖13C所示，即使在恢夏Vdd 之后，時(shí)鐘CLK仍然停止在低電壓狀態(tài)，而互補(bǔ)時(shí)鐘CLKb在高電壓狀態(tài)，其中 高電壓狀態(tài)是VDD (例如1.3至1.8伏)而低電壓狀態(tài)是零伏。如圖13C中波形1300所示，在恢復(fù)操作期間，將Vepk保持接地(零伏)并 且將零伏施加到如圖13A所示的非易失性納米管開關(guān)1110'的端子1112'。在時(shí)鐘 脈沖CLK處于零伏的情況下，易失性主鎖存器級(jí)電路1104'的CMOS傳輸門1160' 關(guān)斷，從而隔離易失性輔鎖存器^電路1106'。在恢復(fù)操作的起始處，施加到反相 器1190'的輸入1192'和CMOS傳輸門1185'的恢復(fù)使能電平為VDD,將在反相器 1190，的輸出處的其互補(bǔ)施加到CMOS傳輸門1185'，使CMOS傳輸門1185'接通。 在傳輸門1185'接通的情況下，反相器1175'的輸出1180'電連接到反相器1170'的 輸入1120';形成存儲(chǔ)器件，其中1120'充當(dāng)存儲(chǔ)節(jié)點(diǎn)?；謴?fù)預(yù)充電電壓脈沖從VoD 變換到接地并回到VDD，短暫接通晶體管1365并將節(jié)點(diǎn)1120'預(yù)充電到正電壓。然 后，恢復(fù)使能電壓晶體管1370接通，將節(jié)點(diǎn)1120'連接到共用節(jié)點(diǎn)1317。編程使 能輸入電壓在恢復(fù)操作中為零伏，并且反相器1330的輸出將晶體管1342保持在 ON狀態(tài)，從而將共用節(jié)點(diǎn)1370連接到共用節(jié)點(diǎn)1116'以及通過連接器1114'連接 到非易失性納米管開關(guān)1110'的一個(gè)端子。在晶體管1370和1342處于ON狀態(tài)的 情況下，易失性輔鎖存器級(jí)電路1106'連接于保持在接地(零伏)的Vepr。在恢復(fù) 操作開始之前將連接到易失性輔鎖存器級(jí)電路1106'的電源恢復(fù)到Vdd并且在恢貧 使能操作開始之前將節(jié)點(diǎn)1120'預(yù)充電到Vdd的情況下，易失性輔鎖存器級(jí)電路 1106'處在節(jié)點(diǎn)1120'處于VDD的狀態(tài)中。如果非易失性納米管開關(guān)1110'接通(閉 合)，則節(jié)點(diǎn)1120'上的電壓VDD被放電，且反相器1170'的輸入變換到接地。如果 非易失性納米管開^ lllO關(guān)斷(打開)則節(jié)點(diǎn)1120'，即反相器1170'的輸入保持 在Vdd。通過使CMOS傳輸門1185'關(guān)斷，方便了恢復(fù)操作，因?yàn)橥ㄟ^非易失性納 米管開關(guān)1110'施加的電壓僅具有反相器1170，輸入的較小輸入負(fù)荷，并且不必克 服經(jīng)鎖存的存儲(chǔ)狀態(tài)。然后，當(dāng)恢復(fù)使能脈沖從VDD變換到零伏時(shí)，CMOS傳輸 門1185'接通并且將邏輯狀態(tài)(或數(shù)據(jù))存儲(chǔ)在節(jié)點(diǎn)1120'上，而互補(bǔ)存儲(chǔ)在輸出 節(jié)點(diǎn)1125'上。晶體管1370關(guān)斷并將非易失性納米管開關(guān)1120，從易失性輔鎖存器 級(jí)電路1106'退耦。估計(jì)恢復(fù)操作僅耗費(fèi)幾納秒。然后開始正常運(yùn)行模式。在恢復(fù)操作期間，將擦除使能電壓保持在零伏并且晶體管1320關(guān)斷。而且，將編程使能電壓保持在零伏，并且晶體管1343關(guān)斷而晶體管1342接通使得僅啟用恢復(fù)操作。圖14A示出對(duì)應(yīng)于圖11B中非易失性寄存器文件級(jí)1005'的非易失性寄存器 文件級(jí)電路的第三實(shí)施方式1100"。非易失性寄存器文件級(jí)1100'，具有兩個(gè)操作模 式，即正常運(yùn)行模式和斷電的零功率邏輯狀態(tài)(或數(shù)據(jù))非易失性保持模式。易失 性主鎖存器級(jí)電路1104"對(duì)應(yīng)于易失性主鎖存器級(jí)1010'，易失性輔鎖存器級(jí)電路 1106"對(duì)應(yīng)于易失性輔鎖存器級(jí)1015'，以及非易失性納米管開關(guān)1110"對(duì)應(yīng)于圖 11B中的非易失性納米管開關(guān)1025'。非易失性納米管開關(guān)1110"與電源電壓VEPR 之間的電連接1112"對(duì)應(yīng)于電連接1030'，非易失性納米管開關(guān)1110"與易失性輔 鎖存器級(jí)電路1106'之間的電連接1114"對(duì)應(yīng)于圖11B中的電連接1040'。到易失性 主鎖存器級(jí)電路1104'(未示出)和易失性輔鎖存器級(jí)電路1106"(未示出)中的 反相器的電源電壓VDD連接對(duì)應(yīng)于圖11B中的電源連接VDD。注意，第三實(shí)施方 式非易失性寄存器文件級(jí)電路IIOO"在非易失性寄存器文件級(jí)電路1102"與非易失性納米管開關(guān)iiio"之間沒有耦合電路。如圖14A所示，易失性主鎖存器級(jí)電路1104"的輸入節(jié)點(diǎn)1115"接收輸入信號(hào) VjN并驅(qū)動(dòng)CMOS傳輸門1130"，該傳輸門連接于并驅(qū)動(dòng)由交叉耦合COMS反相 器1145"和1150"形成的存儲(chǔ)節(jié)點(diǎn)1135"。輸入信號(hào)VjN對(duì)應(yīng)于圖10中來自邏輯950 的Vjn。 CMOS傳輸門1130"使用NMOS和PMOS器件兩者來代替例如僅NMOS 傳輸門，以通過消除器件閾值壓降來確保全部電源電壓電平與接地電壓電平之間的 邏輯"1"和邏輯"0"的狀態(tài)變換。時(shí)鐘CLK 1140和互補(bǔ)時(shí)鐘CLKb 1140'用于通 過接通和關(guān)斷CMOS傳輸門1130"來使能或阻斷輸入節(jié)點(diǎn)1115"上的輸入信號(hào) 驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)1135"，由此確定交叉耦合的CMOS反相器1145"和1150"的邏輯存 儲(chǔ)狀態(tài)。注意，所有反相器都是CMOS反相器，除非另外指出。.CMOS反相器包 括連接于電源的PMOS上拉器件以及接地的NMOS下拉器件，并且如以下參考文 獻(xiàn)中所述地操作H.B. Bakoglu， "Circuits, Interconnections, and Packaging for VLSI (VLSI的電路、互連和封裝)"，Addison-Wesley出版有限公司，1990年，152頁。 交叉耦合反相器1145"和1150"驅(qū)動(dòng)連接于CMOS傳輸門1160"的存儲(chǔ)節(jié)點(diǎn)1155"。 時(shí)鐘CLK和互補(bǔ)時(shí)鐘CLKb用于通過接通和關(guān)斷CMOS傳輸門1160"來使能或阻 斷已存儲(chǔ)邏輯狀態(tài)的節(jié)點(diǎn)1155"彈動(dòng)主鎖存器級(jí)電路1106"的輸入節(jié)點(diǎn)1120"。如圖14A所示，易失性輔鎖存器級(jí)電路1106"的輸入節(jié)點(diǎn)1120"，也作為主鎖 存器級(jí)電路1104"的輸出節(jié)點(diǎn)，驅(qū)動(dòng)反相器1170"。反相器1170"的輸出是輸出節(jié)點(diǎn)1125"上的輸出電壓V0UT，并且還驅(qū)動(dòng)反相器1175"的輸入。輸出信號(hào)VouT對(duì) 應(yīng)于圖10中驅(qū)動(dòng)邏輯960的輸入的VouT。反相器1175"的輸出1180"連接于CMOS 傳輸門1185"。時(shí)鐘CLK和互補(bǔ)時(shí)鐘CLKb用于使能或阻斷反饋回路的出現(xiàn)，該 反饋回路在啟用時(shí)交叉耦合反相器1170"和1175"。在正常的高速操作中，對(duì)于 130nm CMOS技術(shù)節(jié)點(diǎn)，時(shí)鐘CLK以諸如3GHz時(shí)鐘速率高速切換。反相器1190" 產(chǎn)生互補(bǔ)時(shí)鐘CLKb或時(shí)鐘CLK。當(dāng)存儲(chǔ)數(shù)據(jù)時(shí)，CMOS傳輸門1185"接通并且 反相器1H0"和1175"形成交叉耦合的存儲(chǔ)器件，其中節(jié)點(diǎn)1120"充當(dāng)存儲(chǔ)節(jié)點(diǎn)。 當(dāng)CMOS傳輸門1185"關(guān)斷時(shí)，反相器1170"和1175"沒有交叉耦合并且不形成存 儲(chǔ)器件。輔鎖存器級(jí)電路1106"通過連接器1114"直接耦合于非易失性納米管開關(guān) 1110"。如圖14A所示，非易失性納米管開關(guān)1110"連接于電源電壓VEPR，該電源電 壓按需提供擦除、編程和恢復(fù)脈沖(或多個(gè)脈沖)。非易失性納米管開關(guān)lllO"還 通過連接器1114"直接連接于易失性輔鎖存器級(jí)電路1106"。.圖14B更詳細(xì)地示出通過連接器U14"直接連接于易失性輔鎖存器級(jí)電路 1106"的共用節(jié)點(diǎn)1180"的非易失性納米管開關(guān)1110"。使用源極連接于電壓源VPS 且漏極連接于共用節(jié)點(diǎn)1180"的上拉PFET晶體管1177"以及源極接地且漏極連接 于共用節(jié)點(diǎn)1180"的下拉NFET晶體管1178"來形成反相器1175"。 PFET晶體管 1177"的柵極以及NFET晶體管1178"的柵極都連接于如圖14A所示的節(jié)點(diǎn)1125"。在正常運(yùn)行模式中，所有直接耦合的非易失性納米管開關(guān)1110"都處在OFF (高電阻)狀態(tài)，且vepk可處于零伏或零伏附近。因此，對(duì)于使用130nm技術(shù)節(jié) 點(diǎn)制作的邏輯產(chǎn)品，易失性主鎖存器級(jí)電路1104"和易失性輔鎖存器級(jí)電路1106" 以通常3GHz的高速時(shí)鐘速率在正常(常規(guī))同步邏輯主/輔寄存器操作運(yùn)行模式 下操作，其中Vd^1.3V。在正常運(yùn)行模式中，在時(shí)鐘循環(huán)的起始處，時(shí)鐘CLK 1140"從高電壓向低電 壓變換并在時(shí)鐘循環(huán)的前一半中保持在低電壓，并且互補(bǔ)時(shí)鐘CLKb 1140"，從低電 壓向高電壓變換并在時(shí)鐘循環(huán)的前一半中保持在高電壓。CMOS傳輸器件1130" 接通，將輸入節(jié)點(diǎn)1115"的電壓V!n耦合到存儲(chǔ)節(jié)點(diǎn)1135"。 CMOS傳輸器件1160" 關(guān)斷，并將易失性主鎖存器級(jí)電路1104"的輸出與易失性輔鎖存器級(jí)電路1106"的 輸入節(jié)點(diǎn)1120"隔離。在正常運(yùn)行模式中，時(shí)鐘CLK連接于易失性輔鎖存器級(jí)電 路1106"的模式輸入1192"，時(shí)鐘CLK連接于CMOS傳輸器件1185"，并且反相 器1190"的互補(bǔ)時(shí)鐘CLKb輸出也連接于CMOS傳輸器件1185"，使得CMOS傳輸器件也關(guān)斷，從而中斷反相器1175"的輸出1180"與反相器1170"的輸入1120" 之間的反饋路徑，因此節(jié)點(diǎn)1120"不再用作存儲(chǔ)節(jié)點(diǎn)。電壓VjN可在時(shí)鐘循環(huán)的前 一半結(jié)束之前的任何時(shí)刻變換到對(duì)應(yīng)于正確邏輯狀態(tài)的電壓值，從而為交叉耦合的 反相器1145"和1150"在時(shí)鐘循環(huán)后一半的起始處的時(shí)鐘變換之前在存儲(chǔ)節(jié)點(diǎn) 1155"上存儲(chǔ)對(duì)應(yīng)邏輯狀態(tài)提供充足的剩余時(shí)間。參照?qǐng)D14A，在正常運(yùn)行模式中，時(shí)鐘CLK 1140"在時(shí)鐘循環(huán)的后一半起始 處從低電壓變換到高電壓并且保持在高電壓，并且互補(bǔ)時(shí)鐘CLKb 1140"'從高電壓 變換到低電壓并在時(shí)鐘循環(huán)的后一半中保持在低電壓。CMOS傳輸器件1130"關(guān) 斷，從而使輸入節(jié)點(diǎn)1115"的電壓VjN從存儲(chǔ)節(jié)點(diǎn)1135"退耦，存儲(chǔ)節(jié)點(diǎn)保持在對(duì) 應(yīng)于時(shí)鐘循環(huán)的前一半結(jié)束處的輸入電壓VjN的狀態(tài)，并且存儲(chǔ)節(jié)點(diǎn)1155"保持與 存儲(chǔ)節(jié)點(diǎn)1135"成互補(bǔ)狀態(tài)。CMOS傳輸器件1160"接通并將存儲(chǔ)節(jié)點(diǎn)1155"的狀 態(tài)轉(zhuǎn)移到反相器1170"的輸入1120"，該反相器驅(qū)動(dòng)輸出節(jié)點(diǎn)1125"輸出電壓V0UT， 并且還驅(qū)動(dòng)反相器1175"的輸入。在正常運(yùn)行模式中，時(shí)鐘CLK連接于易失性輔 鎖存器級(jí)電路1106"的模式輸入1192"，時(shí)鐘CLK連接于CMOS傳輸器件1185"， 并且反相器1190"的互補(bǔ)時(shí)鐘CLKb輸出也連接于CMOS傳輸器件1185"，使得 CMOS傳輸器件也接通，從而在反相器1175"的輸出1180"與反相器1170'，的輸入 1120"之間形成反饋路徑，進(jìn)而節(jié)點(diǎn)1120"充當(dāng)存儲(chǔ)節(jié)點(diǎn)。通過CMOS傳輸器件 1185"接通，反相器1175"的輸出1180"驅(qū)動(dòng)反相器1170"的輸入并存儲(chǔ)輔鎖存器狀 態(tài)級(jí)電路1110"的狀態(tài)直到時(shí)鐘循環(huán)的第二階段結(jié)束。在操作中，在非易失性寄存器文件級(jí)電路1102"的正常操作之前擦除(關(guān)斷) 非易失性納米管開關(guān)1110"。在擦除操作期間，選擇圖14A所示的輸入V!N，使易 失性輔鎖存器級(jí)電路U06"的節(jié)點(diǎn)1180"保持在零伏。當(dāng)對(duì)應(yīng)于Vcxjt的反相器 1175"的輸入1125"處在1.8-3伏的正電壓時(shí)，節(jié)點(diǎn)1180"為零伏。當(dāng)輸入電壓1125" 處在正電壓，NFET 1178"接通且PFET 1177"關(guān)斷時(shí)，共用節(jié)點(diǎn)1180"處在零伏或 零伏附近。在NFET 1178"接通的情況下，Vepk擦除脈沖如圓14C中波形1250"所示地變 換到10伏。如果非易失性納米管開關(guān)1110"在ON狀態(tài)且電阻為例如1MQ，并且 NFET 1178"在ON狀態(tài)且溝道電阻為例如200KQ，則將8.3V的電壓跨接在納米管 開關(guān)1110"上，且8.3|iA的電流流過納米管開關(guān)1110"和NFET 1178"溝道到達(dá)接 地。如果非易失性納米管開關(guān)1110"擦除條件是例如8V和l-5^A的電流，則納米 管開關(guān)1110"從ON變換到OFF狀態(tài)，具有IOMQ至1GQ或更高的高電阻狀態(tài)。然后，VEPK擦除脈沖變換回零伏，擦除操作結(jié)束。如果非易失性納米管開關(guān)1110"在擦除操作的起始處在OFF狀態(tài)，它就保持在OFF狀態(tài)。在非易失性納米管開關(guān) 1110"之后，開始正常操作。在操作中，當(dāng)從正常運(yùn)行模式向零功率非易失性保持模式變換時(shí)，在斷電之前易失性輔鎖存器級(jí)電路1106"的邏輯狀態(tài)被直接轉(zhuǎn)移封非易失性納米管開關(guān) 1110"。如圖13B中波形1250"所示，當(dāng)保持通電時(shí)，則時(shí)鐘CLK停止在低電壓狀 態(tài)，而互補(bǔ)時(shí)鐘CLKb處于高電壓狀態(tài)，其中高電壓狀態(tài)處于Vdd(例如1.3-1.8V)。 如圖14C所示，擦除模式進(jìn)行編程操作使得非易失性納米管開關(guān)1110"處于 OFF狀態(tài)。在編程操作期間，VEPK編程脈沖從零變換到5V的高電壓。如果易失性 輔鎖存器級(jí)電路1106"的邏輯狀態(tài)使得VouT處于例如1.8-3.0V范圍內(nèi)的正電壓， 則共用節(jié)點(diǎn)1125"處于正電壓，NFET 1178"接通且PFET 1177"關(guān)斷，共用節(jié)點(diǎn) 1180"處于零伏或零伏附近。5V的編程電壓Vp連接于開關(guān)1110"的一個(gè)端子，且 非易失性納米管開關(guān)1110"的另一個(gè)端子由連接器1114"連接于共用端子1180"， 該端子連接于接通的晶體管NFET 1178"的漏極并通過接通的NFET 1178"晶體管 接地。最初，非易失性納米管開關(guān)lllO"處于高電阻的關(guān)斷狀態(tài)，整個(gè)5V跨接在 開關(guān)1110"上。然后，隨著開關(guān)1110，，變換到ON狀態(tài)，開關(guān)1110"電阻變成例如 約1MQ。如果NFET 1178"具有例如200KQ的接通電阻，則在編程操作期間跨接 非易失性納米管開關(guān)1110"維持4.2￥的編程電壓，且4.2pA的電流從VEPK源流過 非易失性納米管開關(guān)1110"和NFET 1178"接通晶體管到達(dá)接地。如果例如非易失 性納米管開關(guān)1110"編程需要跨開關(guān)1110"維持3.5-4V的編程電壓，并且l-4^iA的 編程電流通過開關(guān)1110"，則非易失性納米管開關(guān)1110"被編程為例如1MQ的低 電阻接通狀態(tài)。然后，VEPR編程脈沖變換到零伏，且非易失性納米管開關(guān)1110" 存儲(chǔ)易失性輔鎖存器級(jí)電路1106"的對(duì)應(yīng)于正的VouT的邏輯狀態(tài)作為ON狀態(tài)， 且可移除功率。如果易失性輔鎖存器級(jí)電路1106"的邏輯狀態(tài)使得VouT為例如零伏，則共用 節(jié)點(diǎn)1125"為零伏，PFET 1177"接通且NFET 1178"關(guān)斷，共用節(jié)點(diǎn)1180"處于例 如3.0V的正電壓Vps或其附近。編程脈沖如圖14C所示地從0向5V的Vp變換。 共用節(jié)點(diǎn)1180"處于3V的情況下，跨越非易失性納米管開關(guān)1110"施加的編程電 壓不能超過例如所要求的編程電壓3.5V，且非易失性納米管開關(guān)1110"保持在已擦 除的OFF (高電阻)狀態(tài)。然后，VEPK編程脈沖變換到零伏，且非易失性納米管 開關(guān)1110"存儲(chǔ)易失性輔鎖存器級(jí)電路1106"的對(duì)應(yīng)于VoUT=()的邏輯狀態(tài)作為OFF狀態(tài)，并且可移除功率。在操作中，當(dāng)從零功率非易失性保持模式向正常運(yùn)行模式變換時(shí)，非易失性 納米管開關(guān)1110"的狀態(tài)必須在電源VDD恢復(fù)之后并且時(shí)鐘操作開始之前被直接轉(zhuǎn)移到易失性輔鎖存器級(jí)電路1106"。在非易失性寄存器文件級(jí)電路1102"和非易失 性納米管開關(guān)1110"之前，對(duì)圖8B所示的控制電路進(jìn)行供電。控制電路提供/控制 時(shí)鐘波形、恢復(fù)使能波形、輸入波形、控制電源變換并且提供執(zhí)行非易失性保持模 式向正常運(yùn)行模式變換以及以正常操作模式運(yùn)行非易失性寄存器文件級(jí)電路 1102"所需的其它波形。如圖14D所示，恢復(fù)在三個(gè)定時(shí)增量中實(shí)現(xiàn)。在第一恢復(fù) 定時(shí)增量中，使用連接器1114"將易失性輔鎖存器級(jí)電路1106"連接到非易失性納 米管開關(guān)1110"的共用節(jié)點(diǎn)1180"被設(shè)定在正電壓，獨(dú)立于非易失性納米管開關(guān) 1110"的狀態(tài)(ON或OFF)。在第二恢復(fù)定時(shí)增量中，對(duì)于ON狀態(tài)的非易失性納 米管開關(guān)1110"，共用節(jié)點(diǎn)1180"被放電到低電壓，而對(duì)于OFF狀態(tài)的非易失性納 米管開關(guān)1110"，共用節(jié)點(diǎn)1180"保持在高電壓。在第三恢復(fù)定時(shí)增量中，執(zhí)行擦 除操作，使得ON狀態(tài)中的納米管開關(guān)1110"變換到OFF狀態(tài)；OFF狀態(tài)的納米 管開關(guān)1110"保持在OFF狀態(tài)，此時(shí)，可啟動(dòng)正常非易失性寄存器文件級(jí)電路 1102"。在第一恢復(fù)定時(shí)增量中，VEPK變換到例如2.2V的正恢復(fù)電壓VR?；謴?fù)使能 被設(shè)定在電壓VoD， CLK變高('例如VDD)，且CLKb變低。Vjn保持在例如零伏 的低壓。易失性主鎖存器級(jí)電路1104"將易失性輔鎖存器級(jí)電路1106"驅(qū)動(dòng)并保持 在諸如零伏的低壓V0UT，這使PFET1177"接通且NFET1178"關(guān)斷(圖14B)。對(duì) ON或OFF狀態(tài)中的非易失性納米管開關(guān)1110"，將例如電源電壓VPS=2.2V通過 PFET1177"施加到節(jié)點(diǎn)1180"。對(duì)于OFF狀態(tài)的非易失性納米管開關(guān)1110"， VEPR 對(duì)共用節(jié)點(diǎn)1180"的影響可忽略，且PFET 1177"將共用節(jié)點(diǎn)1180'，驅(qū)動(dòng)到 VPS=2.2V;對(duì)于ON狀態(tài)的非易失性納米管開關(guān)1110"， V孤和PFET 1177"兩者 向共用節(jié)點(diǎn)11802"施加2.2V。然后CLK變成接地，且CLKb變成VDD， CMOS 通過門(pass gate) 1160"關(guān)斷且易失性輔鎖存器級(jí)電路1106"的輸入節(jié)點(diǎn)1120" 與易失性主鎖存器級(jí)電路1104"退耦，但保持在2.2V。恢復(fù)使能保持在VDD，且 CMOS傳輸門1185"保持在ON狀態(tài)，構(gòu)成易失性輔鎖存器級(jí)電路1106"的反饋回 路。在第二恢復(fù)定時(shí)增量中，V^從2.2V變換到0V。如果易失性納米管開關(guān)1110" 處于OFF狀態(tài)，則共用節(jié)點(diǎn)1180"保持在正2.2V，且Vout保持在零伏或零伏附近；然而，如果非易失性納米管開關(guān)1110"處于ON狀態(tài)，則共用節(jié)點(diǎn)1180"的電壓降 低。如果例如PFET 1177"的接通溝道電阻為1.75MQ且非易失性納米管開關(guān)1110" 的接通電阻為1MQ，則共用節(jié)點(diǎn)1180"的電壓從2.2V降到0.8V，且易失性輔鎖存 器級(jí)電路1106"切換到相反狀態(tài)，且VouT為正，例如為VoD。 PFET 1177"關(guān)斷且 NFET1178"接通。在第三恢復(fù)定時(shí)增量中，執(zhí)行擦除操作以確保非易失性納米管開關(guān)1110'，處于 OFF狀態(tài)。擦除電壓Vepk從零升高到Ve或例如IOV附近。例如如果非易失性納 米管開關(guān)lllO"在1MQ的ON狀態(tài)，則NFET 1178"處于200KQ的ON狀態(tài)，則 電流流過串聯(lián)的非易失性納米管開關(guān)1110"和NFET1178"，且約8.3V跨接在非易 失性納米管1110"上，電流約為8.3pA。對(duì)于至少8V、電流在l-8^A范圍內(nèi)的非 易失性納米管開關(guān)1110"的擦除條件，非易失性納米管開關(guān)1110"切換到OFF狀態(tài)。 如果非易失性納米管開關(guān)1110"在例如1GQ的OFF狀態(tài)，則實(shí)際上全部10V的擦 除脈沖跨接在非易失性納米管開關(guān)1110"上，且開關(guān)1110"保持在OFF狀態(tài)。同時(shí)， 恢復(fù)操作完成，且非易失性寄存器文件級(jí)電路1102"開始正常操作。滿足非易失性納米管開關(guān)的更高電壓擦除和編程要求在作為圖12A所示的非易失性寄存器文件級(jí)電路1100—部分的易失性主鎖存 器級(jí)電路1104和易失性輔鎖存器級(jí)電路1106中所使用的FET器件在例如對(duì)130nm 技術(shù)節(jié)點(diǎn)的3GHz時(shí)鐘速率下的高速操作優(yōu)化的諸如VDD=1.3V的低縮放電壓下操 作。耦合電路1108將這些鎖存器電路與相對(duì)高電壓要求的非易失性納米管開關(guān) 1110隔離。如以上針對(duì)圖12B中所述的非易失性納米管開關(guān)1110操作詳細(xì)描述的，在某 些實(shí)施方式中，向非易失性納米管開關(guān)1110的節(jié)點(diǎn)1112施加的擦除和編程電壓在 擦除操作期間約為IOV，而在編程操作期間約為5V。在半導(dǎo)體芯片中實(shí)現(xiàn)相對(duì)較 高電壓操作的工藝工程設(shè)計(jì)和電路設(shè)計(jì)在Bertin等人的美國專利No. 5,818,748中 有描述。在高電壓電路中使用的晶體管要求特定的半導(dǎo)體結(jié)構(gòu)來適應(yīng)，通常使用阱 和漏極設(shè)計(jì)、更厚的柵極氧化物和更大的FET溝道長(zhǎng)度來適應(yīng)高壓電路。圖15示出美國專利No， 5,818,748中示出的現(xiàn)有技術(shù)高電壓電路1400，它能 夠提供高達(dá)約12V的電壓。高壓電路1400包括高壓源1410，它可以在芯片上生成 或者從芯片外提供?？稍O(shè)計(jì)芯片上高壓源并且可以是如Bertin等人的美國專利No. 6，346，846所述地分布在芯片上的高壓。芯片外可編程電源的電學(xué)特性在"Basics ofPower Supplies-Use of the HP E3631A Programmable Power Supply (電源基礎(chǔ)一HP E3631A可編程電源的使用)"中有描述?？烧{(diào)節(jié)芯片外電源可在諸如1V-12V較寬 電壓范圍內(nèi)操作，并且電壓可在例如小于1毫秒中得到調(diào)節(jié)。模式選擇輸入1420確定輸出1430和1435是否提供約10V的擦除電壓、約 5V的編程電壓、或是在1.3V-2JV范圍內(nèi)的恢復(fù)電壓。可從VoD電源而非高壓電 路1400提供恢復(fù)電壓。輸出導(dǎo)體1440使用包括高壓兼容PMOS 1445和高壓兼容NMOS 1450的輸出 級(jí)向多個(gè)非易失性納米管開關(guān)1H0、1110'和1110"提供電壓。高壓兼容PMOS 1445 由導(dǎo)體1430連接于高壓電源1410且高壓兼容NMOS 1450接地。VpER電壓為零伏 (接地)。包括高壓兼容PMOS 1455和高壓兼容NMOS 1460的前置輸出級(jí)驅(qū)動(dòng)輸 出級(jí)的輸入。高壓兼容PMOS 1455由導(dǎo)體1455連接于高壓源1410，且高壓兼容 NMOS 1460接地。前置輸出級(jí)的輸入受解碼器1465的輸出的控制。輸入信號(hào)SrSN 確定選擇哪個(gè)輸出導(dǎo)體1440。解碼器1465的輸出連接于高壓源1410。圖16示出Bertin等人的美國專利No. 5，818，748所述現(xiàn)有技術(shù)工藝設(shè)計(jì)的結(jié)構(gòu) 1500，諸如對(duì)應(yīng)于圖14所示的高壓兼容NMOS 1450和1460晶體管的P摻雜襯底 1520中的三阱驅(qū)動(dòng)器晶體管1510結(jié)構(gòu)。P-阱1525和N-阱1530的引入是為了承受 接地電平以下的下沖并且還按需提供接地電壓以下的參考電平。PMOS結(jié)構(gòu)1540 和NMOS結(jié)構(gòu)1550通常是CMOS晶體管。如美國專利No. 5,818,748所述的高壓電路1400布局造成輸出導(dǎo)體1440與對(duì) 應(yīng)相鄰導(dǎo)體的間距約為使用低壓電路情況下間距的兩倍。對(duì)于本發(fā)明，其中非易失 性納米管開關(guān)1110、 1110'和1110"用作寄存器文件中的陰影器件，這種輸出導(dǎo)體 1440的間距提供本發(fā)明所需的更大的密度。圖17示出設(shè)計(jì)成提供對(duì)應(yīng)于圖15中輸出導(dǎo)體1440的多個(gè)輸出導(dǎo)體1605、 1610和1615的功率源1600。每個(gè)輸出導(dǎo)體具有諸如1605-1、 1605-2至1605-n的 多個(gè)納米管開關(guān)。Vref是零伏。高壓源1620、模式選擇輸入1625、輸出級(jí)1630 和解碼器1635分別對(duì)應(yīng)于如圖15所示的高壓源1410、模式選擇輸入1420、包括 PMOS 1445和NMOS 1450的輸出級(jí)、和解碼器1465。功率源1600可用于寄存器 文件級(jí)電路1110、 1110'和1110"。對(duì)如圖12A和13A所示的耦合電路1108和1108'中所使用的晶體管施加較高 的電壓。在擦除操作期間，根據(jù)諸如12A所示的本發(fā)明的某些實(shí)施方式，NMOS 1220在向節(jié)點(diǎn)1112施加10V的擦除電壓VEPR之前接通，其中FET溝道電阻通常比ON狀態(tài)中的非易失性納米管開關(guān)1110的電阻至少小5倍。例如對(duì)于10V的擦 除電壓，NMOS 1220的漏極處在約2V。如果納米管開關(guān)1110已經(jīng)被擦除(在OFF 狀態(tài))，則NMOS 1220的漏極電壓將在零附近。在編程操作期間，根據(jù)本發(fā)'明的某些實(shí)施方式，向如圖12A所示的非易失性 納米管開關(guān)1110的節(jié)點(diǎn)1112施加5V的編程電壓VEPR。如果非易失性納米管開關(guān) 1110接通，則可向共用節(jié)點(diǎn)1116施加接近5V的電壓。關(guān)斷的NMOS 1220的漏極、 PMOS晶體管1240的源極以及NMOS 1230和1225的節(jié)點(diǎn)都接近5V。因此，形 成耦合電路1108的NMOS和PMOS器件可能需要工藝工程設(shè)計(jì)來承受端子之間 的5V。本發(fā)明可通過其它具體形式實(shí)現(xiàn)而不背離其精神和本質(zhì)特征。因此，本發(fā)明 的實(shí)施方式應(yīng)被視為是說明性而非限制性的。
權(quán)利要求
1.一種非易失性存儲(chǔ)器單元，包括易失性存儲(chǔ)器件，響應(yīng)于電刺激而存儲(chǔ)對(duì)應(yīng)邏輯狀態(tài)；以及陰影存儲(chǔ)器器件，耦合于所述易失性存儲(chǔ)器件從而響應(yīng)于電刺激而接收并存儲(chǔ)所述對(duì)應(yīng)邏輯狀態(tài)，所述陰影存儲(chǔ)器器件包括非易失性納米管開關(guān)，其中所述納米管開關(guān)存儲(chǔ)所述陰影器件的對(duì)應(yīng)狀態(tài)。
2. 如權(quán)利要求l所述的非易失性存儲(chǔ)器單元，其特征在于，所述非易失性納 米管開關(guān)包括雙端納米管開關(guān)。
3. 如權(quán)利要求l所述的非易失性存儲(chǔ)器單元，其特征在于，還包括耦合電路， 所述耦合電路能夠響應(yīng)于電刺激而將所述易失性存儲(chǔ)器件的對(duì)應(yīng)邏輯狀態(tài)轉(zhuǎn)移到 所述陰影存儲(chǔ)器器件，并且還能夠響應(yīng)于電刺激而將所述陰影存儲(chǔ)器器件的邏輯狀 態(tài)轉(zhuǎn)移到所述易失性存儲(chǔ)器件。
4. 如權(quán)利要求l所述的非易失性存儲(chǔ)器單元，其特征在于，還包括耦合電路， 所述耦合電路包括編程電路，在所述易失性存儲(chǔ)器件與所述陰影存儲(chǔ)器器件之間提供電路徑， 并且響應(yīng)于編程信號(hào)將所述易失性存儲(chǔ)器件的對(duì)應(yīng)邏輯狀態(tài)轉(zhuǎn)移到所述陰影存儲(chǔ) 器器件；以及恢復(fù)電路，在所述陰影存儲(chǔ)器器件與所述易失性存儲(chǔ)器件之間提供電路徑， 并響應(yīng)于恢復(fù)信號(hào)將所述陰影存儲(chǔ)器器件的邏輯狀態(tài)轉(zhuǎn)移到所述易失性存儲(chǔ)器件。
5. 如權(quán)利要求l所述的非易失性存儲(chǔ)器單元，其特征在于，還包括耦合電路， 所述耦合電路包括:. '擦除電路，與所述陰影存儲(chǔ)器器件電連通并且響應(yīng)于擦除信號(hào)而擦除所述陰 影存儲(chǔ)器器件的邏輯狀態(tài)。
6. 如權(quán)利要求l所述的非易失性存儲(chǔ)器單元，其特征在于，所述納米管開關(guān) 的第一端子與所述易失性存儲(chǔ)器件的輸出節(jié)點(diǎn)電連通，且其中所述納米管開關(guān)的第 二端子與編程/擦除/讀取線電連通。
7. 如權(quán)利要求l所述的非易失性存儲(chǔ)器單元，其特征在于，還包括與所述易 失性存儲(chǔ)器件電連通并能夠監(jiān)控所述易失性存儲(chǔ)器件的功率電平的控制器。
8. 如權(quán)利要求7所述的非易失性存儲(chǔ)器單元，其特征在于，所述控制器能夠響應(yīng)于所述易失性存儲(chǔ)器件的功率丟失而向所述陰影存儲(chǔ)器器件施加電刺激，所述 電刺激將所述易失性存儲(chǔ)器件的邏輯狀態(tài)轉(zhuǎn)移到所述陰影存儲(chǔ)器器件。
9. 如權(quán)利要求7所述的非易失性存儲(chǔ)器單元，其特征在于，所述控制器能夠 響應(yīng)于所述易失性存儲(chǔ)器件的功率增大而向所述陰影存儲(chǔ)器器件施加電刺激，所述 電刺激將所述陰影存儲(chǔ)器器件的邏輯狀態(tài)轉(zhuǎn)移到所述易失性存儲(chǔ)器件。
10. 如權(quán)利要求1所述的非易失性存儲(chǔ)器單元，其特征在于，由所述非易失 性納米開關(guān)存儲(chǔ)的狀態(tài)由所述納米開關(guān)中的電路徑的電阻來表征。
11. 如權(quán)利要求1所述的非易失性存儲(chǔ)器單元，其特征在于，還包括主鎖存 器級(jí)，能夠接收電壓并將所述電壓輸出到所述易失性存儲(chǔ)器件，所述電壓對(duì)應(yīng)于邏 輯狀態(tài)。
12. 如權(quán)利要求ll所述的非易失性存儲(chǔ)器單元，其特征在于，隨機(jī)邏輯級(jí)產(chǎn) 生對(duì)應(yīng)于所述邏輯狀態(tài)的所述電壓。
13. 如權(quán)利要求ll所述的非易失性存儲(chǔ)器單元，其特征在于，板載高速緩存 產(chǎn)生對(duì)應(yīng)于所述邏輯狀態(tài)的所述電壓。
全文摘要
一種非易失性存儲(chǔ)器單元包括易失性存儲(chǔ)器件，響應(yīng)于電刺激而存儲(chǔ)對(duì)應(yīng)邏輯狀態(tài)；以及陰影存儲(chǔ)器器件，耦合于易失性存儲(chǔ)器件。陰影存儲(chǔ)器器件響應(yīng)于電刺激而接收和存儲(chǔ)對(duì)應(yīng)邏輯狀態(tài)。陰影存儲(chǔ)器器件包括存儲(chǔ)陰影器件的對(duì)應(yīng)狀態(tài)的非易失性納米管開關(guān)。
文檔編號(hào)G11C14/00GK101278355SQ200680024940
公開日2008年10月1日 申請(qǐng)日期2006年5月9日 優(yōu)先權(quán)日2005年5月9日
發(fā)明者C·L·伯廷, F·郭, M·斯特拉斯伯格, M·梅恩霍德, R·斯瓦拉賈, S·L·孔瑟科, T·魯克斯, X·M·H·黃 申請(qǐng)人:南泰若股份有限公司