專(zhuān)利名稱(chēng)：接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及接口電路，更具體地，涉及發(fā)送數(shù)據(jù)的接口電路，其把應(yīng)用于不與系統(tǒng)時(shí)鐘同步的塊(block)的數(shù)據(jù)發(fā)送到與系統(tǒng)時(shí)鐘同步的另一塊。
背景技術(shù)：
在使用多個(gè)功能電路來(lái)構(gòu)造系統(tǒng)的情況下，存在功能電路不與系統(tǒng)時(shí)鐘同步接收/發(fā)送數(shù)據(jù)的可能性。在這種情況下，需要提供包括有用來(lái)使與系統(tǒng)時(shí)鐘異步的數(shù)據(jù)與系統(tǒng)時(shí)鐘同步的同步電路的接口電路。作為接口電路的實(shí)例，在移動(dòng)DDR-SDRAM(雙倍速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)和存儲(chǔ)控制器之間提供有接口電路。圖6是顯示了包括有現(xiàn)有技術(shù)1的接口電路的數(shù)據(jù)處理系統(tǒng)100的結(jié)構(gòu)圖。
如圖6所示，現(xiàn)有技術(shù)1的數(shù)據(jù)處理系統(tǒng)100包括CPU 110、時(shí)鐘發(fā)生器111、存儲(chǔ)控制器112、接口電路113和DDR-SDRAM 114。
數(shù)據(jù)處理系統(tǒng)100的每個(gè)塊響應(yīng)由時(shí)鐘發(fā)生器111所產(chǎn)生的參考時(shí)鐘(例如，sysCLK)而操作。CPU 110基于存儲(chǔ)在存儲(chǔ)設(shè)備等(未示出)中的應(yīng)用程序的命令而處理數(shù)據(jù)。此外，根據(jù)需要，CPU 110通過(guò)接口電路113將數(shù)據(jù)發(fā)送到存儲(chǔ)控制器112和DDR-SDRAM 114或從存儲(chǔ)控制器112和DDR-SDRAM 114接收數(shù)據(jù)。
一旦數(shù)據(jù)發(fā)送/接收了，則DDR-SDRAM 114發(fā)送與和系統(tǒng)時(shí)鐘sysCLK異步的選通信號(hào)DQS同步的數(shù)據(jù)DQ。然而，存儲(chǔ)控制器112并不能正確地接收到數(shù)據(jù)除非該數(shù)據(jù)與系統(tǒng)時(shí)鐘sysCLK同步。為此，接口電路113從DDR-SDRAM 114正確地接收數(shù)據(jù)DQ，并將數(shù)據(jù)DQ轉(zhuǎn)換成能被存儲(chǔ)控制器112正確地接收的讀出數(shù)據(jù)以改變同步時(shí)序(synchronous timing)，并將該讀出數(shù)據(jù)發(fā)送給存儲(chǔ)控制器112。也就是說(shuō)，接口電路113在以不同的同步時(shí)序操作的塊之間仲裁。
接口電路113利用集成在接口電路113中的讀出數(shù)據(jù)同步單元140調(diào)整信號(hào)的同步時(shí)序。同步時(shí)序如下調(diào)整。讀出數(shù)據(jù)同步單元140包括DLL(延遲鎖定環(huán))電路142、取樣電路143、同步電路144和讀出數(shù)據(jù)同步單元145。
首先，當(dāng)從DDR-SDRAM 114接收選通信號(hào)DQS和數(shù)據(jù)DQ時(shí)，DLL 142將預(yù)定的延遲時(shí)間(例如，90°的相位滯后)給選通信號(hào)以產(chǎn)生延遲的選通信號(hào)D_DQS。接著，取樣電路143基于該延遲的選通信號(hào)D_DQS對(duì)數(shù)據(jù)DQ取樣。此時(shí)，由于基于延遲的選通信號(hào)D_DQS對(duì)數(shù)據(jù)DQ取樣，因此能在數(shù)據(jù)穩(wěn)定未改變的周期中對(duì)數(shù)據(jù)取樣。
接著，同步電路144響應(yīng)系統(tǒng)時(shí)鐘sysCLK而鎖存由取樣電路143取樣的數(shù)據(jù)。因此，數(shù)據(jù)DQ變?yōu)榕c系統(tǒng)時(shí)鐘sysCLK同步的信號(hào)。讀出數(shù)據(jù)輸出單元調(diào)整通過(guò)同步電路144而與系統(tǒng)時(shí)鐘sysCLK同步的數(shù)據(jù)DQ的位長(zhǎng)度(bit length)，以將調(diào)整后的數(shù)據(jù)作為讀出數(shù)據(jù)輸出給存儲(chǔ)控制器112。
然而，接口電路113和DDR-SDRAM 114一般都裝配在不同的半導(dǎo)體基板上，也就是說(shuō)，嵌入在不同的芯片上。這樣，接口電路113和DDR-SDRAM 114通過(guò)具有一定長(zhǎng)度的導(dǎo)線(xiàn)連接，因此在導(dǎo)線(xiàn)上會(huì)由于導(dǎo)線(xiàn)的電阻或電容而在發(fā)送/接收的信號(hào)中發(fā)生延遲。
現(xiàn)有技術(shù)1的接口電路113存在由于選通信號(hào)相對(duì)于系統(tǒng)時(shí)鐘sysCLK延遲而使仲裁不能正確地被執(zhí)行的問(wèn)題。這種情況的操作將在以下解釋。圖7分別是選通信號(hào)DQS被給定了相對(duì)于系統(tǒng)時(shí)鐘sysCLK的大延遲，以及選通信號(hào)DQS被給定了相對(duì)于系統(tǒng)時(shí)鐘sysCLK的小延遲的時(shí)序圖。
如圖7所示，在現(xiàn)有技術(shù)1的接口電路中，如果在假定選通信號(hào)DQS具有相對(duì)于系統(tǒng)時(shí)鐘sysCLK的大延遲的情況下，設(shè)定同步電路144在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存由取樣電路143取樣的數(shù)據(jù)，那么當(dāng)輸入的選通信號(hào)DQS具有相對(duì)于系統(tǒng)時(shí)鐘sysCLK的小延遲時(shí)，同步電路144不能鎖存數(shù)據(jù)DQ的低位(lower-bit)數(shù)據(jù)(時(shí)序Tb)。
此外，如果在假定選通信號(hào)DQS具有相對(duì)于系統(tǒng)時(shí)鐘sysCLK的小延遲的情況下，設(shè)定同步電路144在系統(tǒng)時(shí)鐘sysCLK的下降沿鎖存由取樣電路143取樣的數(shù)據(jù)，那么當(dāng)輸入的選通信號(hào)DQS具有相對(duì)于系統(tǒng)時(shí)鐘sysCLK的大延遲時(shí)，同步電路144不能鎖存數(shù)據(jù)DQ的高位(upper-bit)數(shù)據(jù)(時(shí)序Ta)。
也就是說(shuō)，現(xiàn)有技術(shù)1的接口電路113由于選通信號(hào)DQS相對(duì)于系統(tǒng)時(shí)鐘sysCLK的延遲而不能正確地執(zhí)行仲裁。
日本未審專(zhuān)利申請(qǐng)公開(kāi)文本No.2005-78547公開(kāi)了一種用于解決上述問(wèn)題的技術(shù)(現(xiàn)有技術(shù)2)。圖8顯示了現(xiàn)有技術(shù)2的接口電路213。
類(lèi)似于現(xiàn)有技術(shù)1，現(xiàn)有技術(shù)2的接口電路213的讀出數(shù)據(jù)產(chǎn)生單元240的取樣電路242使用由DLL 243所延遲的選通信號(hào)DQS來(lái)鎖存數(shù)據(jù)DQ。由取樣電路242鎖存的數(shù)據(jù)DQ通過(guò)時(shí)序調(diào)整電路246而與系統(tǒng)時(shí)鐘sysCLK同步，接著被輸出到存儲(chǔ)控制器212。
現(xiàn)有技術(shù)2的接口電路213的時(shí)序調(diào)整電路246具有兩條相應(yīng)于不同延遲時(shí)間的數(shù)據(jù)同步路徑(延遲max和延遲min)。根據(jù)選通信號(hào)DQS相對(duì)于系統(tǒng)時(shí)鐘sysCLK的延遲而選擇兩個(gè)路徑中適當(dāng)?shù)囊粋€(gè)，從而輸出所選擇的同步路徑的數(shù)據(jù)DQ。
延遲確定電路244確定選通信號(hào)DQS相對(duì)于系統(tǒng)時(shí)鐘sysCLK的延遲，保持電路245保持延遲確定電路244所確定的結(jié)果。時(shí)序調(diào)整電路246基于存儲(chǔ)在保持電路245中的信息而對(duì)于大延遲在“延遲max”路徑上選擇并輸出數(shù)據(jù)DQ，對(duì)于小延遲在“延遲min”路徑上選擇并輸出數(shù)據(jù)DQ。
現(xiàn)有技術(shù)2的接口電路213的時(shí)序調(diào)整電路246具有兩條相應(yīng)于不同延遲時(shí)間的數(shù)據(jù)同步路徑，而延遲確定電路244確定選通信號(hào)DQS相對(duì)于系統(tǒng)時(shí)鐘sysCLK的延遲。基于確定延遲的結(jié)果，時(shí)序調(diào)整電路246選擇相應(yīng)于該所確定延遲的同步路徑以在該選擇的路徑上輸出數(shù)據(jù)DQ。結(jié)果，無(wú)論選通信號(hào)DQS相對(duì)于系統(tǒng)時(shí)鐘sysCLK是具有大的延遲或小的延遲，現(xiàn)有技術(shù)2的接口電路213都能正確地與系統(tǒng)時(shí)鐘sysCLK同步數(shù)據(jù)DQ。
然而，在很多情況下，選通信號(hào)DQS和數(shù)據(jù)DQ的延遲幾乎都取決于例如板體設(shè)計(jì)、電源或其他這樣的條件而確定。也就是說(shuō)，現(xiàn)有技術(shù)2的接口電路213存在如下的問(wèn)題，兩條同步路徑始終都是工作的(active)，因此未使用的電路也會(huì)消耗相當(dāng)?shù)墓β?，從而使得功耗比所需有所增加?br> 此外，現(xiàn)有技術(shù)2的接口電路213動(dòng)態(tài)切換同步路徑，因此在為出廠(chǎng)檢驗(yàn)進(jìn)行電路功能檢測(cè)時(shí)很難查出哪條同步路徑在被檢測(cè)。也就是說(shuō)，很難可靠地檢測(cè)接口電路213。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一個(gè)方面的接口電路包括第一同步電路，其用來(lái)將與相對(duì)于參考時(shí)鐘具有等于或大于預(yù)定周期的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)與參考時(shí)鐘同步；第二同步電路，其用來(lái)將與相對(duì)于參考時(shí)鐘具有比預(yù)定周期要小的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)與參考時(shí)鐘同步；延遲確定電路，其用來(lái)基于測(cè)定選通信號(hào)相對(duì)于參考時(shí)鐘的延遲的結(jié)果而輸出確定信號(hào)；延遲確定設(shè)定電路，其用來(lái)基于預(yù)設(shè)值而輸出指定第一同步電路和第二同步電路中的一個(gè)的路徑設(shè)定信號(hào)；和延遲選擇電路，其用來(lái)基于確定信號(hào)和路徑設(shè)定信號(hào)中的一個(gè)選擇并輸出第一同步電路和第二同步電路中的一個(gè)的輸出值。
根據(jù)本發(fā)明的接口電路，基于預(yù)設(shè)值而指定第一同步電路和第二同步電路中適當(dāng)?shù)囊粋€(gè)，從而可以很容易地掌握使用的是哪個(gè)同步電路?；谝陨?，同步電路中未使用的一個(gè)被置于掛起(suspend)模式，從而相比于傳統(tǒng)的接口電路能降低功耗。
此外，所使用的同步電路能通過(guò)延遲確定設(shè)定電路來(lái)切換，因此在出廠(chǎng)檢驗(yàn)或其他這類(lèi)檢測(cè)中能提高電路測(cè)定的精確度。這樣，電路就能被更精確地檢測(cè)，從而提高了接口電路的可靠性。
而且，選通信號(hào)相對(duì)于參考時(shí)鐘的延遲由延遲確定電路所測(cè)定，要被使用的同步電路能基于該測(cè)定結(jié)果而確定。這樣，即便輸入了在相對(duì)于參考時(shí)鐘的延遲時(shí)間上非常不同的信號(hào)，這些信號(hào)也能正確地與參考時(shí)鐘同步。


本發(fā)明以上的，以及其他的目的、優(yōu)點(diǎn)和特征將從以下結(jié)合附圖所作的描述中變得更加清晰，其中圖1是包括根據(jù)本發(fā)明的第一實(shí)施例的接口電路的系統(tǒng)的結(jié)構(gòu)圖；圖2是包括第一實(shí)施例的接口電路的系統(tǒng)的結(jié)構(gòu)圖；圖3是第一實(shí)施例的讀出數(shù)據(jù)同步單元的時(shí)序圖；圖4是第一實(shí)施例的讀出數(shù)據(jù)同步單元的時(shí)序圖；圖5是根據(jù)本發(fā)明的第二實(shí)施例的接口電路的結(jié)構(gòu)圖；圖6是包括現(xiàn)有技術(shù)的接口電路的系統(tǒng)的結(jié)構(gòu)圖；
圖7是現(xiàn)有技術(shù)的接口電路的時(shí)序圖；圖8是包括現(xiàn)有技術(shù)的接口電路的系統(tǒng)的結(jié)構(gòu)圖。
具體實(shí)施例方式
現(xiàn)在將參考圖示的實(shí)施例描述本發(fā)明。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解的是，使用本發(fā)明的教導(dǎo)可以完成許多替換的實(shí)施例，同時(shí)本發(fā)明也并不限于起示例性目的的圖示的實(shí)施例。
第一實(shí)施例圖1是顯示包括了根據(jù)本發(fā)明的第一實(shí)施例的接口電路的數(shù)據(jù)處理系統(tǒng)的結(jié)構(gòu)圖。如圖1所示，系統(tǒng)1包括CPU 10、時(shí)鐘發(fā)生器11、存儲(chǔ)控制器12、接口電路13和DDR-SDRAM 14。例如，在系統(tǒng)1中，CPU 10、時(shí)鐘發(fā)生器11、存儲(chǔ)控制器12和接口電路13裝配在相同的半導(dǎo)體基板上，而DDR-SDRAM 14裝配在不同的半導(dǎo)體基板上。
數(shù)據(jù)處理系統(tǒng)1的每個(gè)塊都響應(yīng)由時(shí)鐘發(fā)生器11所產(chǎn)生的參考時(shí)鐘(例如，系統(tǒng)時(shí)鐘sysCLK)而操作。CPU 10基于在存儲(chǔ)設(shè)備等(未示出)中存儲(chǔ)的應(yīng)用程序的命令處理數(shù)據(jù)。此外，根據(jù)需要，CPU 10通過(guò)接口電路13將數(shù)據(jù)傳送到存儲(chǔ)控制器12和DDR-SDRAM 14/從存儲(chǔ)控制器12和DDR-SDRAM 14接收數(shù)據(jù)。存儲(chǔ)控制器12、接口電路13和DDR-SDRAM 14將在后面詳細(xì)描述。
存儲(chǔ)控制器12基于從CPU 10來(lái)的命令控制從存儲(chǔ)器讀出數(shù)據(jù)/將數(shù)據(jù)寫(xiě)入存儲(chǔ)器的操作。此外，存儲(chǔ)控制器12將數(shù)據(jù)傳送到CPU 10/從CPU 10接收數(shù)據(jù)，并通過(guò)接口電路13訪(fǎng)問(wèn)存儲(chǔ)器。
DDR-SDRAM 14例如可以為移動(dòng)SDRAM，例如，并響應(yīng)時(shí)鐘CK和時(shí)鐘CKb而操作。在DDR-SDRAM 14從接口電路13接收數(shù)據(jù)信號(hào)(例如，數(shù)據(jù)DQ)的情況下，DDR-SDRAM 14接收合并有選通信號(hào)DQS和數(shù)據(jù)DQ的信號(hào)。選通信號(hào)DQS由接口電路13基于系統(tǒng)時(shí)鐘sysCLK而產(chǎn)生并相對(duì)于系統(tǒng)時(shí)鐘sysCLK而延遲。例如，選通信號(hào)具有相對(duì)于系統(tǒng)時(shí)鐘sysCLK的90°延遲滯后(delay lag)。此外，數(shù)據(jù)DQ為與系統(tǒng)時(shí)鐘sysCLK同步的數(shù)據(jù)信號(hào)。DDR-SDRAM 14同時(shí)接收選通信號(hào)DQS和數(shù)據(jù)DQ，從而使用選通信號(hào)DQS來(lái)在數(shù)據(jù)DQ沒(méi)有改變的穩(wěn)定周期中鎖存并加載數(shù)據(jù)DQ。此外，在將數(shù)據(jù)DQ傳送到接口電路13的情況中，DDR-SDRAM 14發(fā)送選通信號(hào)DQS和與選通信號(hào)DQS同步的數(shù)據(jù)DQ。
接口電路13接收系統(tǒng)時(shí)鐘sysCLK，并基于系統(tǒng)時(shí)鐘sysCLK向DDR-SDRAM 14輸出與系統(tǒng)時(shí)鐘sysCLK同相的時(shí)鐘CK和與系統(tǒng)時(shí)鐘sysCLK相位相差180°的時(shí)鐘CKb。
此外，接口電路13基于系統(tǒng)時(shí)鐘sysCLK產(chǎn)生與系統(tǒng)時(shí)鐘sysCLK具有相位滯后的選通信號(hào)DQS。而且，從存儲(chǔ)控制器12輸入的與系統(tǒng)時(shí)鐘sysCLK同步的寫(xiě)入數(shù)據(jù)的位長(zhǎng)度被轉(zhuǎn)換成DDR-SDRAM 14所接收到的數(shù)據(jù)的位長(zhǎng)度，該轉(zhuǎn)換的數(shù)據(jù)被發(fā)送到DDR-SDRAM 14作為數(shù)據(jù)DQ。
此外，如果與選通信號(hào)DQS同步的數(shù)據(jù)DQ與從DDR-SDRAM 14來(lái)的選通信號(hào)DQS一起接收，則接口電路13產(chǎn)生讀出數(shù)據(jù)并將該讀出數(shù)據(jù)傳送給存儲(chǔ)控制器12，其中對(duì)于該讀出數(shù)據(jù)，與數(shù)據(jù)DQ同步的信號(hào)是系統(tǒng)時(shí)鐘sysCLK而不是選通信號(hào)DQS。也就是說(shuō)，接口電路13執(zhí)行在DDR-SDRAM 14和存儲(chǔ)控制器12間的仲裁。
基于以上的解釋?zhuān)緦?shí)施例的數(shù)據(jù)處理系統(tǒng)1的接口電路13具有通過(guò)將與系統(tǒng)時(shí)鐘sysCLK異步的數(shù)據(jù)DQ與系統(tǒng)時(shí)鐘sysCLK同步而產(chǎn)生讀出數(shù)據(jù)的功能。也就是說(shuō)，即便從DDR-SDRAM 14來(lái)的數(shù)據(jù)DQ與系統(tǒng)時(shí)鐘sysCLK異步，由于接口電路13的仲裁，存儲(chǔ)控制器12也能接收到與系統(tǒng)時(shí)鐘sysCLK同步的讀出數(shù)據(jù)。
以下將詳細(xì)描述該接口電路13。接口電路13包括時(shí)鐘產(chǎn)生單元20、時(shí)鐘輸出緩沖器21、寫(xiě)入數(shù)據(jù)同步單元30、數(shù)據(jù)輸出緩沖器31、讀出數(shù)據(jù)同步單元40和數(shù)據(jù)輸入緩沖器41。
時(shí)鐘產(chǎn)生單元20包括緩沖器電路和反相器。緩沖器電路產(chǎn)生與系統(tǒng)時(shí)鐘sysCLK同相的信號(hào)CK，而反相器產(chǎn)生與系統(tǒng)時(shí)鐘sysCLK反相的時(shí)鐘CKb。時(shí)鐘CK和CKb都通過(guò)時(shí)鐘輸出緩沖器21輸出到DDR-SDRAM 14。
寫(xiě)入數(shù)據(jù)同步單元30包括主DLL(延遲鎖定環(huán))32和寫(xiě)入數(shù)據(jù)產(chǎn)生單元33。主DLL 32測(cè)定例如相應(yīng)于系統(tǒng)時(shí)鐘sysCLK的一個(gè)時(shí)鐘的周期以產(chǎn)生選通信號(hào)DQS，該選通信號(hào)DQS基于該測(cè)定的周期而被給定預(yù)定的延遲。例如，在給定選通信號(hào)DQS與系統(tǒng)時(shí)鐘sysCLK 90°的相位滯后的情況下，主DLL可以基于系統(tǒng)時(shí)鐘sysCLK的一個(gè)時(shí)鐘周期的1/4而產(chǎn)生選通信號(hào)DQS。此外，主DLL將有關(guān)相應(yīng)于所測(cè)定的一個(gè)時(shí)鐘周期預(yù)定百分比的延遲的信息發(fā)送給次DLL(slave DLL)42。例如，假定一個(gè)時(shí)鐘周期為7.5nsec，則主DLL將有關(guān)相應(yīng)于一個(gè)時(shí)鐘周期的1/4的延遲(即，1.875nsec)的延遲設(shè)定信息發(fā)送給次DLL。該次DLL將在以下詳細(xì)描述。
寫(xiě)入數(shù)據(jù)產(chǎn)生單元33通過(guò)64位的總線(xiàn)將從存儲(chǔ)控制器12接收到的64位的寫(xiě)入數(shù)據(jù)轉(zhuǎn)換成在系統(tǒng)時(shí)鐘sysCLK的上升沿傳送的低32位數(shù)據(jù)和在系統(tǒng)時(shí)鐘sysCLK的下降沿傳送的高32位數(shù)據(jù)。此外，如果在存儲(chǔ)控制器12中的數(shù)據(jù)的位長(zhǎng)度與在DDR-SDRAM 14中的位長(zhǎng)度不一致，則寫(xiě)入數(shù)據(jù)產(chǎn)生單元33就是用來(lái)調(diào)整位長(zhǎng)度的電路。
從寫(xiě)入數(shù)據(jù)同步單元30來(lái)的信號(hào)通過(guò)數(shù)據(jù)輸出緩沖器31輸出到DDR-SDRAM 14。
讀出數(shù)據(jù)同步單元40通過(guò)數(shù)據(jù)輸入緩沖器41從DDR-SDRAM 14接收選通信號(hào)DQS和數(shù)據(jù)DQ。圖2是讀出數(shù)據(jù)同步單元40的結(jié)構(gòu)圖。參考圖2，描述讀出數(shù)據(jù)同步單元40。
讀出數(shù)據(jù)同步單元40包括次DLL 42、取樣電路43、同步電路44、延遲確定電路45、延遲確定設(shè)定電路46、選擇器47、延遲選擇電路48和讀出數(shù)據(jù)輸出單元49。
次DLL 42基于從主DLL來(lái)的延遲設(shè)定信息而輸出通過(guò)對(duì)選通信號(hào)DQS進(jìn)行預(yù)定延遲所得到的延遲的選通信號(hào)D_DQS。例如，次DLL對(duì)輸入的選通信號(hào)DQS進(jìn)行相位滯后90°以產(chǎn)生并輸出延遲的選通信號(hào)D_DQS。
取樣電路43具有FF(觸發(fā)器電路)1至3，并且數(shù)據(jù)DQ被輸入到FF 1和FF 3。FF 1與FF 2串聯(lián)。FF 1在延遲的選通信號(hào)D_DQS的上升沿鎖存數(shù)據(jù)DQ，而FF 2在延遲的選通信號(hào)D_DQS的下降沿鎖存從FF 1來(lái)的信號(hào)。從而，對(duì)數(shù)據(jù)DQ的低位數(shù)據(jù)取樣。此外，F(xiàn)F 3通過(guò)在延遲的選通信號(hào)D_DQS的下降沿鎖存數(shù)據(jù)DQ而對(duì)數(shù)據(jù)DQ的高位數(shù)據(jù)取樣。
同步電路44包括第一同步電路(例如，慢速DQ路徑44-1和44-3)、和第二同步電路(例如，快速DQ路徑44-2和44-4)。慢速DQ路徑44-1和44-3是用來(lái)將與相對(duì)于系統(tǒng)時(shí)鐘sysCLK具有等于或大于預(yù)定周期的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)與系統(tǒng)時(shí)鐘sysCLK同步的電路。快速DQ路徑44-2和44-4是用來(lái)將與相對(duì)于系統(tǒng)時(shí)鐘sysCLK具有小于預(yù)定周期的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)與系統(tǒng)時(shí)鐘sysCLK同步的電路。這里，術(shù)語(yǔ)“預(yù)定延遲”是指例如選通信號(hào)DQS具有與系統(tǒng)時(shí)鐘sysCLK 180°的相位滯后。
慢速DQ路徑44-1具有FF 4，而慢速DQ路徑44-3具有FF 7。FF 4和7均在上升沿鎖存信號(hào)。快速DQ路徑44-2具有串聯(lián)的FF 5和6，快速DQ路徑44-4具有串聯(lián)的FF 8和9。FF 5和8均在系統(tǒng)時(shí)鐘sysCLK的下降沿鎖存信號(hào)，而FF 6和9均在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存信號(hào)。
慢速DQ路徑44-1的FF 4和快速DQ路徑44-2的FF 5均與取樣電路43的FF 2的輸出連接。也就是說(shuō)，慢速DQ路徑44-1和快速DQ路徑44-2為用于數(shù)據(jù)DQ的低位的同步電路。慢速DQ路徑44-3的FF7和快速DQ路徑44-4的FF 8與取樣電路43的FF 3的輸出連接。也就是說(shuō)，慢速DQ路徑44-3和快速DQ路徑44-4為用于數(shù)據(jù)DQ的高位的同步電路。
在此情況下，在兩個(gè)慢速DQ路徑和兩個(gè)快速DQ路徑間操作上的差異僅在于同步的是數(shù)據(jù)DQ的低位或高位數(shù)據(jù)，因此在此省略對(duì)用于高位數(shù)據(jù)的同步電路(慢速DQ路徑44-3和快速DQ路徑44-4)的操作的描述。
慢速DQ路徑44-1的FF 4在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存FF 2的輸出信號(hào)。結(jié)果，數(shù)據(jù)DQ與系統(tǒng)時(shí)鐘sysCLK同步。此外，快速DQ路徑44-2的FF 5在系統(tǒng)時(shí)鐘sysCLK的下降沿鎖存FF 3的輸出信號(hào)，而FF 6在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存FF 5的輸出信號(hào)。結(jié)果，數(shù)據(jù)DQ與系統(tǒng)時(shí)鐘sysCLK同步。
延遲確定電路45包括串聯(lián)的FFa至FFc。該延遲確定電路45基于測(cè)定選通信號(hào)相對(duì)于系統(tǒng)時(shí)鐘sysCLK的延遲的結(jié)果而輸出確定信號(hào)。該確定遵循如下如果在系統(tǒng)時(shí)鐘sysCLK和選通信號(hào)DQS間的相位差小于例如180°，則該延遲被確定為小，確定信號(hào)為“1”。如果在系統(tǒng)時(shí)鐘sysCLK和選通信號(hào)DQS間的相位差等于或大于180°，則該延遲被確定為大，確定信號(hào)為“0”。在本實(shí)例中，如果確定信號(hào)為“0”，則隨后的延遲選擇電路48選擇慢速DQ路徑。另一方面，如果確定信號(hào)為“1”，則延遲選擇電路48選擇快速DQ路徑。也就是說(shuō)，延遲確定電路45通過(guò)使用系統(tǒng)時(shí)鐘sysCLK監(jiān)測(cè)選通信號(hào)DQS而輸出用于動(dòng)態(tài)切換路徑的信號(hào)。
Ffa被施加有選通信號(hào)DQS以在系統(tǒng)時(shí)鐘sysCLK的下降沿鎖存信號(hào)。FFb被施加有FFa的輸出信號(hào)以在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存信號(hào)。FFc被施加有FFb的輸出信號(hào)以在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存信號(hào)。因此，在輸入的選通信號(hào)DQS的延遲大的情況下，延遲確定電路45輸出“0”作為確定信號(hào)，而在輸入的選通信號(hào)DQS的延遲小的情況下，延遲確定電路45輸出“1”作為確定信號(hào)。
延遲確定設(shè)定電路46基于預(yù)設(shè)值輸出路徑設(shè)定信號(hào)、操作設(shè)定信號(hào)和功率控制信號(hào)PC1和PC2。路徑設(shè)定信號(hào)基于預(yù)設(shè)值而指示要被同步電路44使用的路徑。該值可以由用戶(hù)設(shè)定，也可以通過(guò)例如預(yù)測(cè)選通信號(hào)DQS相對(duì)于系統(tǒng)時(shí)鐘sysCLK的延遲而設(shè)定。也就是說(shuō)，它是用來(lái)靜態(tài)地選擇同步電路44的路徑的信號(hào)。如果隨后的選擇器47選擇了路徑設(shè)定信號(hào)，則延遲選擇電路48基于該路徑設(shè)定信號(hào)選擇并輸出慢速DQ路徑和快速DQ路徑中的一個(gè)的輸出信號(hào)。操作設(shè)定信號(hào)被輸入到選擇器47，并且選擇器47使用該信號(hào)來(lái)選擇并輸出路徑設(shè)定信號(hào)和確定信號(hào)中的一個(gè)。如果選通信號(hào)DQS相對(duì)于系統(tǒng)時(shí)鐘sysCLK的延遲大，則功率控制信號(hào)PC1將慢速DQ路徑44-1和44-3置于工作模式(active mode)，而如果該延遲小，則將慢速DQ路徑44-1和44-3置于掛起模式。如果選通信號(hào)DQS相對(duì)于系統(tǒng)時(shí)鐘sysCLK的延遲小，則功率控制信號(hào)PC2將快速DQ路徑44-2和44-4置于工作模式，而如果該延遲大，則將快速DQ路徑44-2和44-4置于掛起模式。
選擇器47基于從延遲確定設(shè)定電路46來(lái)的操作設(shè)定信號(hào)選擇延遲確定電路45的確定信號(hào)和延遲確定設(shè)定電路46的路徑設(shè)定信號(hào)中的一個(gè)，以將所選擇的一個(gè)作為選擇信號(hào)輸出給延遲設(shè)定電路48。例如，如果操作設(shè)定信號(hào)為“0”，則延遲確定電路45的確定信號(hào)作為選擇信號(hào)而發(fā)送給延遲選擇電路48。如果操作設(shè)定信號(hào)為“1”，則延遲確定設(shè)定電路46的路徑設(shè)定信號(hào)作為選擇信號(hào)被發(fā)送給延遲選擇電路48。
延遲選擇電路48具有選擇器SEL1和SEL2。選擇器SEL1基于選擇信號(hào)而選擇慢速DQ路徑44-1和快速DQ路徑44-2中的一個(gè)的輸出信號(hào)，以將該信號(hào)輸出給讀出數(shù)據(jù)輸出單元49。選擇器SEL2基于選擇信號(hào)而選擇慢速DQ路徑44-3和快速DQ路徑44-4中的一個(gè)的輸出信號(hào)，以將該信號(hào)輸出給讀出數(shù)據(jù)輸出單元49。例如，如果選擇信號(hào)為“0”，則選擇器SEL1和SEL2選擇并輸出相應(yīng)的慢速DQ路徑的輸出值。如果選擇信號(hào)為“1”，則選擇器SEL1和SEL2選擇并輸出相應(yīng)的快速DQ路徑的輸出值。
讀出數(shù)據(jù)輸出單元49基于SDCCTRL信號(hào)并使用從延遲選擇電路48來(lái)的數(shù)據(jù)產(chǎn)生32位或16位的讀出數(shù)據(jù)，并將該產(chǎn)生的數(shù)據(jù)輸出給存儲(chǔ)控制器12。
圖3和4是讀出數(shù)據(jù)同步單元40操作的時(shí)序圖。圖3是在選通信號(hào)DQS的延遲小的情況下的時(shí)序圖，而圖4是在選通信號(hào)DQS的延遲大的情況下的時(shí)序圖?，F(xiàn)給出在基于選通信號(hào)DQS的延遲而動(dòng)態(tài)地選擇同步電路44要被使用的路徑的情況下，有關(guān)讀出數(shù)據(jù)同步單元40的操作的描述。也就是說(shuō)，延遲確定設(shè)定電路46的操作設(shè)定信號(hào)為“0”，并且選擇器47輸出延遲確定電路45的確定信號(hào)作為選擇信號(hào)。此外，延遲確定設(shè)定電路46的功率控制信號(hào)PC1和PC2被用來(lái)設(shè)定相應(yīng)的路徑為工作的。
參考圖3，首先描述用于選通信號(hào)DQS的小延遲的操作。如圖3所示，選通信號(hào)DQS具有與系統(tǒng)時(shí)鐘sysCLK 90°的相位滯后。當(dāng)選通信號(hào)DQS和數(shù)據(jù)DQ輸入到讀出數(shù)據(jù)同步單元40時(shí)，選通信號(hào)DQS還在次DLL 42中被給定90°的相位滯后，以作為延遲的選通信號(hào)D_DQS。
在時(shí)序T1，取樣電路43的FF 1在延遲的選通信號(hào)D_DQS的上升沿鎖存數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此外，延遲確定電路45的FFa在系統(tǒng)時(shí)鐘sysCLK的下降沿鎖存高電平(例如，圖2中的電平“1”)的選通信號(hào)DQS。
在時(shí)序T2，取樣電路43的FF 2在延遲的選通信號(hào)D_DQS的下降沿鎖存由FF 1鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時(shí)，取樣電路43的FF 3在延遲的選通信號(hào)D_DQS的下降沿鎖存數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。此外，延遲確定電路45的FFb在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存由FFa鎖存的高電平的信號(hào)。
在時(shí)序T3，快速DQ路徑44-2的FF 5在系統(tǒng)時(shí)鐘sysCLK的下降沿鎖存由取樣電路43的FF 2鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時(shí)，快速DQ路徑44-4的FF 8鎖存由取樣電路43的FF 3鎖存的數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。
在時(shí)序T4，快速DQ路徑44-2的FF 6在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存由FF 5鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時(shí)，快速DQ路徑44-4的FF 9鎖存由FF 8鎖存的數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。延遲確定電路45的FFc在系統(tǒng)時(shí)鐘sysCLK的上升沿上鎖存由FFb鎖存的高電平的信號(hào)。
由于在時(shí)序T4，F(xiàn)Fc的輸出信號(hào)被轉(zhuǎn)換到高電平，因此選擇器47將“1”作為選擇信號(hào)發(fā)送給延遲選擇電路48。結(jié)果，延遲選擇電路48的選擇器SEL1和SEL2選擇相應(yīng)的快速DQ路徑的輸出值。因此，與系統(tǒng)時(shí)鐘sysCLK同步的數(shù)據(jù)DQ[a]被輸出到讀出數(shù)據(jù)輸出單元49。
接下來(lái)參考圖4，描述用于選通信號(hào)DQS的大延遲的操作。如圖4中所示，選通信號(hào)DQS具有與系統(tǒng)時(shí)鐘sysCLK相差270°的相位滯后。當(dāng)選通信號(hào)DQS和數(shù)據(jù)DQ輸入到讀出數(shù)據(jù)同步單元40時(shí)，選通信號(hào)DQS還在次DLL 42中被給定90°的相位滯后，作為延遲的選通信號(hào)D_DQS。
在時(shí)序T1，延遲確定電路45的FFa在系統(tǒng)時(shí)鐘sysCLK的下降沿鎖存低電平(例如，在圖2中的電平“0”)的選通信號(hào)DQS。
在時(shí)序T2，取樣電路43的FF 1在延遲的選通信號(hào)D_DQS的上升沿鎖存數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。延遲確定電路45的FFb在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存由FFa鎖存的低電平的信號(hào)。
在時(shí)序T3，取樣電路43的FF 2在延遲的選通信號(hào)D_DQS的下降沿鎖存由FF 1鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時(shí)，取樣電路43的FF 3在延遲的選通信號(hào)D_DQS的下降沿鎖存數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。
在時(shí)序T4，慢速DQ路徑44-1的FF 4在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存由取樣電路43的FF 2鎖存的數(shù)據(jù)DQ[a]的低位數(shù)據(jù)。此時(shí)，慢速DQ路徑44-3的FF 7鎖存由取樣電路43的FF 3鎖存的數(shù)據(jù)DQ[a]的高位數(shù)據(jù)。延遲確定電路45的FFc在系統(tǒng)時(shí)鐘sysCLK的上升沿鎖存由FFb鎖存的低電平的信號(hào)。
由于在時(shí)序T4，F(xiàn)Fc的輸出信號(hào)被轉(zhuǎn)換到低電平，因此選擇器47將“0”作為選擇信號(hào)發(fā)送給延遲選擇電路48。結(jié)果，延遲選擇電路48的選擇器SEL1和SEL2選擇相應(yīng)的慢速DQ路徑的輸出信號(hào)。因此，與系統(tǒng)時(shí)鐘sysCLK同步的數(shù)據(jù)DQ[a]被輸出到讀出數(shù)據(jù)輸出單元49。
本實(shí)施例的讀出數(shù)據(jù)同步單元40除了能如上所述動(dòng)態(tài)選擇在同步電路44中所使用的路徑外，還能基于延遲確定設(shè)定電路46的設(shè)定靜態(tài)地選擇在同步電路44中所使用的路徑。該靜態(tài)的路徑選擇將在以下描述。
在靜態(tài)選擇路徑的情況下，延遲確定設(shè)定電路46的操作設(shè)定信號(hào)變?yōu)椤?”，并且選擇器47輸出延遲確定設(shè)定電路46的路徑設(shè)定信號(hào)。如果路徑設(shè)定信號(hào)為“0”，則選擇器SEL1和SEL2選擇相應(yīng)的慢速DQ路徑。此時(shí)，快速DQ路徑未被使用，因此功率控制信號(hào)PC2將快速DQ路徑置于掛起模式。如果路徑設(shè)定信號(hào)為“1”，則選擇器SEL1和SEL2選擇相應(yīng)的快速DQ路徑。此時(shí)，慢速DQ路徑未被使用，因此功率控制信號(hào)PC1將慢速DQ路徑置于掛起模式。
如從以上所理解地，第一實(shí)施例的接口電路13不僅能基于選通信號(hào)DQS的延遲動(dòng)態(tài)地選擇同步電路44的路徑，而且還能基于寄存器的設(shè)定靜態(tài)地選擇同步電路44的路徑。因此，如果選通信號(hào)DQS的延遲由于環(huán)境或其他條件而變化很大時(shí)，可動(dòng)態(tài)選擇同步電路44的路徑，而如果選通信號(hào)DQS的延遲無(wú)論環(huán)境或其他情況如何都很小時(shí)，則靜態(tài)選擇同步電路44的路徑。
在靜態(tài)選擇同步電路44的路徑的情況下，未使用的路徑被置于掛起模式，從而相比于傳統(tǒng)的接口電路可以降低接口電路13的功耗。在多數(shù)情況下，選通信號(hào)DQS的延遲基于半導(dǎo)體設(shè)備所安裝的板體的設(shè)計(jì)或設(shè)定的電源電壓而確定。這樣，總地來(lái)說(shuō)，延遲不會(huì)變化很大。因此，如果在系統(tǒng)中選通信號(hào)DQS的延遲被提前掌握，則接口電路13就能靜態(tài)地選擇并使用同步電路44的路徑。
此外，第一實(shí)施例的接口電路13能動(dòng)態(tài)地選擇同步電路44的路徑。即便系統(tǒng)使用在例如溫度變化過(guò)大、以致選通信號(hào)DQS的延遲變化非常大的環(huán)境中，同步電路44的路徑的動(dòng)態(tài)選擇能根據(jù)環(huán)境而進(jìn)行正確的數(shù)據(jù)DQ的傳送/接收。
而且，第一實(shí)施例的接口電路13能動(dòng)態(tài)和靜態(tài)地選擇同步電路44的路徑。這樣，接口電路13就能裝配到在各種條件下所使用的半導(dǎo)體設(shè)備。例如，在將接口電路裝配到低功耗的半導(dǎo)體設(shè)備的情況下，接口電路被設(shè)定為靜態(tài)地選擇同步電路44的路徑。此外，在將接口電路裝配到在各種條件下所使用的半導(dǎo)體設(shè)備的情況下，接口電路被設(shè)定為動(dòng)態(tài)地選擇同步電路44的路徑。因此，在智力成果方面，第一實(shí)施例的接口電路13具有高的再利用性。
另一方面，第一實(shí)施例的接口電路13在例如出廠(chǎng)檢驗(yàn)等的半導(dǎo)體設(shè)備檢測(cè)方面具有很高的測(cè)量精度，因此能提高半導(dǎo)體設(shè)備的可靠性。也就是說(shuō)，可以在例如出廠(chǎng)檢驗(yàn)等的半導(dǎo)體設(shè)備的檢測(cè)中確定檢測(cè)哪條路徑。因此，能正確地執(zhí)行檢測(cè)，從而提高半導(dǎo)體設(shè)備的可靠性。
第二實(shí)施例圖5顯示了根據(jù)本發(fā)明的第二實(shí)施例的接口電路的讀出數(shù)據(jù)同步單元50。第二實(shí)施例的讀出數(shù)據(jù)同步單元50是與第一實(shí)施例的讀出數(shù)據(jù)同步單元40基本相同的電路。第一實(shí)施例的讀出數(shù)據(jù)同步單元40通過(guò)選擇器47切換同步電路44的路徑的靜態(tài)選擇和動(dòng)態(tài)選擇。與此不同，第二實(shí)施例的讀出數(shù)據(jù)同步單元50這樣構(gòu)建，其使延遲確定電路45的確定信號(hào)輸入到延遲確定設(shè)定電路51，而延遲確定設(shè)定電路51輸出選擇信號(hào)用于選擇同步電路44的路徑。與第一實(shí)施例的讀出數(shù)據(jù)同步單元40相同的元件用相同的參考數(shù)字表示，并省略對(duì)其的描述。
第二實(shí)施例的延遲確定設(shè)定電路51接收延遲確定電路45的確定信號(hào)?；谘舆t確定電路45的確定信號(hào)，延遲確定設(shè)定電路51輸出選擇信號(hào)和功率控制信號(hào)PC1和PC2。該選擇信號(hào)與延遲確定電路45的確定信號(hào)類(lèi)似。替換地，該選擇信號(hào)例如能基于外部設(shè)定而在“0”和“1”之間切換。功率控制信號(hào)基于選擇信號(hào)的值而將要使用的路徑置于工作模式并將未使用的路徑置于掛起模式。
如從以上的描述中所理解地，第二實(shí)施例的接口電路能在動(dòng)態(tài)地選擇同步電路44的路徑的同時(shí)將未使用的路徑置于掛起模式。因此，在動(dòng)態(tài)地選擇同步電路44的路徑時(shí)能節(jié)省功耗。
此外，第二實(shí)施例的接口電路還能靜態(tài)地選擇同步電路44的路徑，因此能以高測(cè)量精度執(zhí)行檢測(cè)。因此，能通過(guò)出廠(chǎng)檢驗(yàn)提高半導(dǎo)體的可靠性。
很明顯，本發(fā)明并不限于以上的實(shí)施例，在不背離本發(fā)明的范圍和精神下可以修改和改變。例如，本發(fā)明能根據(jù)使用時(shí)的環(huán)境而在動(dòng)態(tài)路徑選擇和靜態(tài)路徑選擇之間切換，而且同步電路和取樣電路也并不限于以上的實(shí)施例而可以進(jìn)行適當(dāng)?shù)匦薷摹?br> 權(quán)利要求
1.一種接口電路，包括第一同步電路，其用來(lái)將與相對(duì)于參考時(shí)鐘具有等于或大于預(yù)定周期的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)與所述參考時(shí)鐘同步；第二同步電路，其用來(lái)將與相對(duì)于所述參考時(shí)鐘具有小于預(yù)定周期的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)與所述參考時(shí)鐘同步；延遲確定電路，其用來(lái)基于測(cè)定所述選通信號(hào)相對(duì)于所述參考時(shí)鐘的延遲的結(jié)果而輸出確定信號(hào)；延遲確定設(shè)定電路，其用來(lái)基于預(yù)設(shè)值而輸出路徑設(shè)定信號(hào)，該路徑設(shè)定信號(hào)指定第一同步電路和第二同步電路中的一個(gè)；和延遲選擇電路，其用來(lái)基于所述確定信號(hào)和路徑設(shè)定信號(hào)中的一個(gè)選擇并輸出第一同步電路和第二同步電路中的一個(gè)的輸出值。
2.根據(jù)權(quán)利要求1的接口電路，其中，所述延遲確定設(shè)定電路還輸出功率控制信號(hào)，用來(lái)將第一同步電路和第二同步電路中的未使用的一個(gè)置于掛起模式。
3.根據(jù)權(quán)利要求1的接口電路，其中，所述延遲確定設(shè)定電路基于所述確定信號(hào)而不是路徑設(shè)定信號(hào)來(lái)輸出選擇信號(hào)，用來(lái)設(shè)定使用第一同步電路和第二同步電路中的哪一個(gè)。
4.根據(jù)權(quán)利要求1的接口電路，其中，與相對(duì)于由第一同步電路同步的參考時(shí)鐘具有大的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)，以及與相對(duì)于由第二同步電路同步的參考時(shí)鐘具有小的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)，以基本相同的時(shí)序輸出。
5.根據(jù)權(quán)利要求1的接口電路，其中，所述延遲確定電路基于參考時(shí)鐘確定選通信號(hào)的延遲。
6.根據(jù)權(quán)利要求1的接口電路，其中，所述延遲確定電路確定，如果在選通信號(hào)和參考時(shí)鐘間的相位差小于180°則延遲為小，而如果相位差等于或大于180°則延遲為大。
7.根據(jù)權(quán)利要求1的接口電路，其中，所述接口電路、CPU和存儲(chǔ)控制器都裝配在相同的半導(dǎo)體基板上。
8.根據(jù)權(quán)利要求1的接口電路，其中，所述接口電路為與存儲(chǔ)控制器和DDR-SDRAM連接的接口。
全文摘要
本發(fā)明提供一種接口電路，其包括第一同步電路，用來(lái)將與相對(duì)于參考時(shí)鐘具有等于或大于預(yù)定周期的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)與參考時(shí)鐘同步；第二同步電路，用來(lái)將與相對(duì)于參考時(shí)鐘具有小于預(yù)定周期的延遲的選通信號(hào)同步的數(shù)據(jù)信號(hào)與參考時(shí)鐘同步；延遲確定電路，用來(lái)基于測(cè)定選通信號(hào)相對(duì)于參考時(shí)鐘的延遲的結(jié)果而輸出確定信號(hào)；延遲確定設(shè)定電路，用來(lái)基于預(yù)設(shè)值而輸出指定第一同步電路和第二同步電路中的一個(gè)的路徑設(shè)定信號(hào)；和延遲選擇電路，用來(lái)基于確定信號(hào)和路徑設(shè)定信號(hào)中的一個(gè)選擇并輸出第一同步電路和第二同步電路中的一個(gè)的輸出值。
文檔編號(hào)G11C7/10GK1929025SQ200610128158
公開(kāi)日2007年3月14日 申請(qǐng)日期2006年9月6日 優(yōu)先權(quán)日2005年9月6日
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