專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括觸發(fā)器類型存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器件，并且更特別地，涉及一種用于控制存儲(chǔ)單元電源的技術(shù)。
背景技術(shù)：
由于近年來工藝規(guī)則變得越來越精細(xì)，半導(dǎo)體集成電路的電路面積和電源電壓已經(jīng)迅速減小。然而，對(duì)于包括觸發(fā)器類型存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器件，例如靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)，這種進(jìn)步使得存儲(chǔ)單元的晶體管之間的特性變化更加顯著。由于這樣的特性變化以及減小的電源電壓，現(xiàn)在很難實(shí)現(xiàn)穩(wěn)定的存儲(chǔ)單元特性，因此降低了半導(dǎo)體存儲(chǔ)器件的生產(chǎn)成品率。
圖8示出了觸發(fā)器類型的SRAM存儲(chǔ)單元，其由普通的CMOS晶體管形成。在圖8中，QN1和QN2是驅(qū)動(dòng)晶體管，QN3和QN4是存取晶體管，QP1和QP2是負(fù)載晶體管，WL是字線，BL和/BL是位線，以及VDD是電源。
負(fù)載晶體管QP1和驅(qū)動(dòng)晶體管QN1共同形成一個(gè)反相器，并且負(fù)載晶體管QP2和驅(qū)動(dòng)晶體管QN2共同形成另一個(gè)反相器。反相器的輸入/輸出端子連接在一起以由此形成一個(gè)觸發(fā)器。存取晶體管QN3和QN4的柵極端子連接到字線WL，并且存取晶體管QN3和QN4的漏極端子分別連接到位線BL和/BL。存取晶體管QN3和QN4的源極端子連接到反相器的輸入/輸出端子。
如下將數(shù)據(jù)寫入圖8中的SRAM存儲(chǔ)單元。將位線BL和/BL預(yù)充電到高(H)電平。然后，使字線WL從低(L)電平變?yōu)楦唠娖?激活)，同時(shí)使位線BL和/BL之一的電位從高電平變?yōu)榈碗娖健?br> SRAM的一般存儲(chǔ)單元特性包括寫電平和靜態(tài)噪聲容限。
寫電平代表將數(shù)據(jù)寫入存儲(chǔ)單元的電壓。通過使存儲(chǔ)單元的觸發(fā)器的狀態(tài)反轉(zhuǎn)，將數(shù)據(jù)寫入SRAM存儲(chǔ)單元(然而要注意，當(dāng)所寫入的數(shù)據(jù)正好與所存儲(chǔ)的數(shù)據(jù)相同時(shí)，不使觸發(fā)器的狀態(tài)反轉(zhuǎn))。將可以使存儲(chǔ)單元的觸發(fā)器的狀態(tài)反轉(zhuǎn)的臨界位線電位稱作寫電平。
較低的寫電平給出了對(duì)于由位線噪聲等引起的錯(cuò)誤寫入的較大容限(靜態(tài)噪聲容限)，但是帶來的問題是，在位線電位變得足夠低之前觸發(fā)器不能被反轉(zhuǎn)，因此導(dǎo)致了較長(zhǎng)的寫入時(shí)間。較高的寫電平給出了較短的寫入時(shí)間，但是也給出了對(duì)于錯(cuò)誤寫入的較小容限(靜態(tài)噪聲容限)。
較低的寫電平還意味著在讀操作期間由于位線噪聲等，存儲(chǔ)單元的觸發(fā)器狀態(tài)不容易反轉(zhuǎn)，即較大的靜態(tài)噪聲容限，以及較高的寫電平還意味著在讀操作期間存儲(chǔ)單元的觸發(fā)器狀態(tài)更容易反轉(zhuǎn)，即較小的靜態(tài)噪聲容限。
因此，在寫電平和靜態(tài)噪聲容限之間存在著折衷(trade-off)關(guān)系。
為了解決這種問題，例如日本公開專利出版物No.55-64686公開了一種用于通過控制存儲(chǔ)單元的電源電壓來改善寫電平的技術(shù)。
由于工藝規(guī)則變得更精細(xì)，所以有一個(gè)問題是增大的流經(jīng)截止晶體管的泄漏電流。特別地，通常用具有較小柵極寬度的晶體管來形成存儲(chǔ)單元部分以便減小半導(dǎo)體存儲(chǔ)器件的面積。與具有較大柵極寬度的晶體管相比，具有較小柵極寬度的晶體管在每單位柵極寬度上具有較大的截止泄漏電流。
流經(jīng)存儲(chǔ)單元的截止泄漏電流還根據(jù)存儲(chǔ)單元陣列的布置、晶體管特性(不同的雜質(zhì)濃度)、工作電源電壓以及溫度條件等而變化。
例如，在寫操作中，在對(duì)存儲(chǔ)單元的電源進(jìn)行控制的情況下，連接到除了將被寫入數(shù)據(jù)的選定位線以外的非選定位線的存儲(chǔ)單元的電源電壓將會(huì)降低，除非提供的電荷足以補(bǔ)償被流經(jīng)連接到非選定位線的存儲(chǔ)單元的截止泄漏電流丟失的電荷量。類似地，在非寫操作期間(在讀操作期間)，連接到所有位線的存儲(chǔ)單元的電源電壓將會(huì)降低，除非提供的電荷足以補(bǔ)償被流經(jīng)連接到位線的存儲(chǔ)單元的截止泄漏電流丟失的電荷量。如果存儲(chǔ)單元的電源電壓降低，存儲(chǔ)單元的靜態(tài)噪聲容限就會(huì)降級(jí)，因此存儲(chǔ)單元中的數(shù)據(jù)就更有可能被損壞(反轉(zhuǎn))。
在日本公開專利出版物No.55-64686的圖2中公開的配置中，存儲(chǔ)單元的電源電壓設(shè)定為比非寫操作期間(在讀操作期間)的VDD電平低的電平。因此，如上所述，存儲(chǔ)單元的靜態(tài)噪聲容限降級(jí)，并且存儲(chǔ)單元數(shù)據(jù)的損壞更有可能發(fā)生。
在日本公開專利出版物No.55-64686的圖1中公開的配置中，沒有對(duì)發(fā)生在最新一代的半導(dǎo)體存儲(chǔ)器件中的流經(jīng)存儲(chǔ)單元的很高泄漏電流電平采取任何對(duì)策。在寫操作期間，如果有很高的截止泄漏電流流經(jīng)連接到除了將被寫入數(shù)據(jù)的選定位線以外的非選定位線的存儲(chǔ)單元，那么也會(huì)由于該截止泄漏電流而引起存儲(chǔ)單元電源電壓的相當(dāng)大的下降。因此，存儲(chǔ)單元的靜態(tài)噪聲容限降級(jí)，并且存儲(chǔ)單元數(shù)據(jù)的損壞更有可能發(fā)生。
此外，在日本公開專利出版物No.55-64686的圖1中公開的配置中，由于提供包括串聯(lián)連接在一起的耗盡晶體管和增強(qiáng)晶體管的反相器的輸出作為存儲(chǔ)單元的電源，因此在寫操作期間始終都有直通電流(through current)。此外，該配置使用耗盡晶體管以便補(bǔ)償被流經(jīng)連接到非選定位線的存儲(chǔ)單元的截止泄漏電流丟失的電荷量。然而，如上所述，由于工藝規(guī)則變得更精細(xì)，所以有一個(gè)問題是增大的流經(jīng)截止晶體管的泄漏電流。因此，為了補(bǔ)償被截止泄漏電流丟失的電荷量，必須使用具有足夠大的驅(qū)動(dòng)能力的耗盡晶體管。這又需要增大增強(qiáng)晶體管的驅(qū)動(dòng)能力，以便充分地降低存儲(chǔ)單元的電源。采用日本公開專利出版物No.55-64686的圖1中公開的方法，流經(jīng)包括串聯(lián)連接在一起的耗盡晶體管和增強(qiáng)晶體管的反相器的直通電流增大，因此增大了功率消耗。另一個(gè)問題是增大晶體管的驅(qū)動(dòng)能力將增大布局面積。
日本公開專利出版物No.55-64686還未能采取措施以根據(jù)存儲(chǔ)單元陣列的布置、晶體管特性、工作電源電壓以及溫度條件等來最優(yōu)地補(bǔ)償泄漏電流。因此，除非根據(jù)存儲(chǔ)單元陣列的布置、晶體管特性、工作電源電壓以及溫度條件等來適當(dāng)?shù)乜刂拼鎯?chǔ)單元電源，否則功率消耗和布局面積將增大。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種半導(dǎo)體存儲(chǔ)器件，其中可以根據(jù)存儲(chǔ)單元陣列的布置、晶體管特性、工作電源電壓以及溫度條件等來最優(yōu)地控制存儲(chǔ)單元電源。
根據(jù)上述內(nèi)容，本發(fā)明提供了一種半導(dǎo)體存儲(chǔ)器件，其包括包括觸發(fā)器的存儲(chǔ)單元以及用于向該存儲(chǔ)單元提供單元電源電壓的存儲(chǔ)單元電源電路，其中該存儲(chǔ)單元電源電路在第一時(shí)段提供一個(gè)單元電源電壓并在第二時(shí)段提供一個(gè)不同的單元電源電壓。
例如，在數(shù)據(jù)讀取周期內(nèi)提供單元電源電壓的情況下以及在寫入周期內(nèi)不將數(shù)據(jù)寫入被提供單元電源電壓的存儲(chǔ)單元中的情況下，存儲(chǔ)單元電源電路提供預(yù)定的第一電源電壓，而在寫入周期內(nèi)數(shù)據(jù)寫入被提供單元電源電壓的存儲(chǔ)單元中的情況下，存儲(chǔ)單元電源電路提供低于第一電源電壓的第二電源電壓。


圖1是示出實(shí)施例1的半導(dǎo)體存儲(chǔ)器件的配置的電路圖。
圖2是示出實(shí)施例2的存儲(chǔ)單元電源控制電路的配置的電路圖。
圖3是示出實(shí)施例3的存儲(chǔ)單元電源控制電路的配置的電路圖。
圖4是示出實(shí)施例4的存儲(chǔ)單元的配置的電路圖。
圖5是示出實(shí)施例5的存儲(chǔ)單元電源控制電路的配置的電路圖。
圖6是示出實(shí)施例5的存儲(chǔ)單元電源控制電路的另一種配置的電路圖。
圖7是示出包括實(shí)施例6的冗余電路模塊的半導(dǎo)體存儲(chǔ)器件的配置的電路圖。
圖8是示出傳統(tǒng)的半導(dǎo)體存儲(chǔ)器件的配置的電路圖。
具體實(shí)施例方式
在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中，可以根據(jù)存儲(chǔ)單元陣列的布置、晶體管特性、電源電壓以及溫度條件等來最優(yōu)地控制存儲(chǔ)單元電源。特別地，改善了存儲(chǔ)單元的寫電平，因此可以實(shí)現(xiàn)一種較低功率消耗和較小面積的、具有穩(wěn)定的存儲(chǔ)單元特性的半導(dǎo)體存儲(chǔ)器件。
現(xiàn)在將參照附圖描述本發(fā)明的優(yōu)選實(shí)施例。注意，在下述每個(gè)實(shí)施例中，與任何在前實(shí)施例中的元件相同的元件用相同的參考標(biāo)號(hào)來表示，并且不對(duì)其進(jìn)行重復(fù)描述。
實(shí)施例1圖1示出了根據(jù)本發(fā)明的實(shí)施例1的半導(dǎo)體存儲(chǔ)器件的配置。為簡(jiǎn)單起見，圖中省略了用于讀取數(shù)據(jù)的電路。
圖1中示出的半導(dǎo)體存儲(chǔ)器件包括存儲(chǔ)單元1、預(yù)充電電路2、存儲(chǔ)單元電源控制電路3以及泄漏補(bǔ)償電路4。在圖1中，QN1至QN2是驅(qū)動(dòng)晶體管，QN3至QN4是存取晶體管，QN5至QN8是N型MOS晶體管，QP1至QP2是負(fù)載晶體管，QP3至QP4是預(yù)充電晶體管，QP5是均衡晶體管，QP6至QP8是P型MOS晶體管，INV1至INV2是反相器，AND1至AND4是雙輸入AND(“與”)電路，NAND1至NAND2是雙輸入NAND(“與非”)電路，WL 1至WL2是字線，BL1至BL2和/BL1至/BL2是位線，PCG是預(yù)充電控制信號(hào)，AD0至AD1是列地址信號(hào)，DIN和/DIN是輸入數(shù)據(jù)，WEN是寫使能控制信號(hào)，VDDM1至VDDM2是存儲(chǔ)單元電源，以及VDD是電源。
每個(gè)存儲(chǔ)單元1設(shè)置在行方向上延伸的字線WL1或WL2與列方向上延伸的位線BL1，/BL1或BL2，/BL2之間的交叉部分處。以矩陣圖形布置的存儲(chǔ)單元1共同形成用于存儲(chǔ)信息的存儲(chǔ)陣列部分。在存儲(chǔ)單元1中，負(fù)載晶體管QP1和驅(qū)動(dòng)晶體管QN1共同形成一個(gè)反相器，并且負(fù)載晶體管QP2和驅(qū)動(dòng)晶體管QN2共同形成另一個(gè)反相器。反相器的輸入/輸出端子連接在一起，以由此形成一個(gè)觸發(fā)器。存取晶體管QN3和QN4的柵極端子連接到字線WL1(WL2)，并且漏極端子連接到位線BL1和/BL1(BL2和/BL2)。存取晶體管QN3和QN4的源極端子連接到反相器的輸入/輸出端子。形成反相器的負(fù)載晶體管QP1和QP2的源極端子連接到作為存儲(chǔ)單元電源控制電路3的輸出的存儲(chǔ)單元電源VDDM1(VDDM2)。
每個(gè)預(yù)充電電路2設(shè)置在行方向上延伸的預(yù)充電控制信號(hào)PCG與列方向上延伸的位線BL1，/BL1或BL2，/BL2之間的交叉部分處。預(yù)充電電路2由預(yù)充電晶體管QP3和QP4以及均衡晶體管QP5形成，并且這些晶體管的柵極端子連接到預(yù)充電控制信號(hào)PCG。預(yù)充電晶體管QP3和QP4的源極端子連接到電源VDD，并且漏極端子連接到均衡晶體管QP5的源極端子和漏極端子。預(yù)充電晶體管QP3和QP4的漏極端子還連接到位線BL1和/BL1(BL2和/BL2)。
在預(yù)充電電路2中，當(dāng)字線非激活(低電平)時(shí)預(yù)充電控制信號(hào)PCG為低電平，從而將位線預(yù)充電到高電平。如果字線之一是激活的(高電平)，則預(yù)充電控制信號(hào)PCG為高電平，其中預(yù)充電電路2的所有P型MOS晶體管QP3至QP5都截止，從而獲得其中對(duì)位線沒有影響的狀態(tài)(高阻抗?fàn)顟B(tài))。
為每列提供存儲(chǔ)單元電源控制電路3，以將存儲(chǔ)單元電源VDDM1(VDDM2)提供給沿同一位線設(shè)置的存儲(chǔ)單元1。存儲(chǔ)單元電源控制電路3包括P型MOS晶體管QP6以及P型MOS晶體管QP7，P型MOS晶體管QP6的源極端子連接到電源VDD并且其柵極端子接地，P型MOS晶體管QP7的源極端子連接到P型MOS晶體管QP6的漏極端子并且P型MOS晶體管QP7的漏極端子接地。P型MOS晶體管QP6的漏極端子與P型MOS晶體管QP7的源極端子之間的連接節(jié)點(diǎn)作為存儲(chǔ)單元電源VDDM1(VDDM2)輸出。P型MOS晶體管QP7的柵極端子連接到雙輸入NAND電路NAND1(NAND2)的輸出節(jié)點(diǎn)，該雙輸入NAND電路NAND1(NAND2)接收列地址信號(hào)AD0(AD1)和寫使能控制信號(hào)WEN。在存儲(chǔ)單元電源控制電路3中，始終導(dǎo)通的P型MOS晶體管QP6以及由列地址信號(hào)和寫使能控制信號(hào)控制的P型MOS晶體管QP7串聯(lián)連接在一起，從而形成一個(gè)源極跟隨器。
當(dāng)向連接到由列地址信號(hào)選定的位線的存儲(chǔ)單元1中寫入數(shù)據(jù)時(shí)，存儲(chǔ)單元電源控制電路3操作如下。例如，當(dāng)列地址信號(hào)AD0為高電平(AD1為低電平)并且寫使能控制信號(hào)WEN為高電平時(shí)，雙輸入NAND電路NAND1的輸出變?yōu)榈碗娖剑⑶襊型MOS晶體管QP7導(dǎo)通，因而連接到位線BL1和/BL1(存儲(chǔ)單元電源VDDM1)的存儲(chǔ)單元1的電源被強(qiáng)行控制為低于VDD電平的電壓值，其由P型MOS晶體管QP6和QP7之間的分壓比確定。
在寫操作中，根據(jù)電源VDD和分壓比(嚴(yán)格地講，其也基于單元泄漏)來確定從存儲(chǔ)單元電源控制電路3輸出的存儲(chǔ)單元電源的電壓電平。然后，根據(jù)存儲(chǔ)單元電源的電壓電平(嚴(yán)格地講，其也基于存儲(chǔ)單元1的負(fù)載晶體管QP1和QP2的閾值電壓)來確定存儲(chǔ)單元1的寫電平。因此，可以通過適當(dāng)?shù)卦O(shè)定分壓比來實(shí)現(xiàn)期望的寫電平，從而可以同時(shí)容易地實(shí)現(xiàn)較容易的數(shù)據(jù)寫入以及期望的寫入容限。
在寫使能控制信號(hào)WEN為低電平或列地址信號(hào)為低電平的情況下(即，當(dāng)沒有數(shù)據(jù)寫入時(shí)將電源提供給存儲(chǔ)單元1的情況，或有數(shù)據(jù)寫入并將電源提供給連接到除了由列地址信號(hào)選定的位線以外的非選定位線的存儲(chǔ)單元1的情況)，雙輸入NAND電路NAND1(NAND2)的輸出為高電平，并且P型MOS晶體管QP7截止，從而P型MOS晶體管QP6將存儲(chǔ)單元電源VDDM1(VDDM2)控制為VDD電平。因此，以與稍后將描述的泄漏補(bǔ)償電路4相似的方式提供電荷。
為每列提供一個(gè)泄漏補(bǔ)償電路4，并且該泄漏補(bǔ)償電路4包括P型MOS晶體管QP8。P型MOS晶體管QP8的源極端子連接到電源VDD，并且漏極端子連接到存儲(chǔ)單元電源VDDM1(VDDM2)。P型MOS晶體管QP8的柵極端子連接到反相器INV1(INV2)的輸出節(jié)點(diǎn)，該反相器INV1(INV2)接收雙輸入NAND電路NAND1(NAND2)的輸出，該雙輸入NAND電路NAND1(NAND2)接收列地址信號(hào)AD0(AD1)和寫使能控制信號(hào)WEN。因此，P型MOS晶體管QP8的柵極端子接收列地址信號(hào)和寫使能控制信號(hào)WEN之間的邏輯積。
例如，在列地址信號(hào)AD0為高電平(AD1為低電平)并且寫使能控制信號(hào)WEN為高電平的情況下，如下將數(shù)據(jù)寫入連接到由列地址信號(hào)選定的(寫使能控制信號(hào)WEN為高電平)位線的存儲(chǔ)單元1中。對(duì)應(yīng)于由列地址信號(hào)選定的位線BL1和/BL1的泄漏補(bǔ)償電路4的P型MOS晶體管QP8的柵極輸入為高電平，并且P型MOS晶體管QP8截止，從而對(duì)存儲(chǔ)單元電源VDDM1沒有影響。另一方面，對(duì)應(yīng)于非選定位線BL2和/BL2的泄漏補(bǔ)償電路4的P型MOS晶體管QP8的柵極輸入為低電平，并且P型MOS晶體管QP8導(dǎo)通，由此將VDD電平提供給存儲(chǔ)單元電源VDDM2。
在非寫操作期間(在讀操作期間)，寫使能控制信號(hào)WEN為低電平。因此，對(duì)于所有的泄漏補(bǔ)償電路4，P型MOS晶體管QP8的柵極輸入都為低電平并且P型MOS晶體管QP8導(dǎo)通，由此將VDD電平提供給所有的存儲(chǔ)單元電源VDDM1和VDDM2。
如上所述，在寫操作期間，泄漏補(bǔ)償電路4不影響沿選定位線的存儲(chǔ)單元1，同時(shí)將VDD電平提供給沿每個(gè)非選定位線的存儲(chǔ)單元1的存儲(chǔ)單元電源。在非寫操作期間(在讀操作期間)，將VDD電平提供給沿所有位線的存儲(chǔ)單元1的存儲(chǔ)單元電源。
N型MOS晶體管QN5至QN8均操作為寫緩沖電路，用于將數(shù)據(jù)寫入存儲(chǔ)單元1。這些晶體管的漏極端子連接到位線BL1，/BL1，BL2和/BL2，并且源極端子接地。柵極端子接收來自雙輸入AND電路AND1至AND4的輸出信號(hào)，均為列地址信號(hào)AD0或AD1與輸入數(shù)據(jù)DIN或/DIN之間的邏輯積。
例如，如下將數(shù)據(jù)寫入設(shè)置在字線WL1與位線BL1和/BL1之間的交叉部分處的存儲(chǔ)單元1中。
首先，使預(yù)充電控制信號(hào)PCG變?yōu)榈碗娖?，并使所有的位線變?yōu)轭A(yù)充電狀態(tài)(高電平)。然后，當(dāng)預(yù)充電控制信號(hào)PCG變?yōu)楦唠娖綍r(shí)，取消位線的預(yù)充電狀態(tài)，由此例如使字線WL1變?yōu)楦唠娖?激活)(字線WL2為低電平)。然后，例如使列地址信號(hào)AD0變?yōu)楦唠娖?列地址信號(hào)AD1為低電平)，并且例如輸入高電平作為輸入數(shù)據(jù)DIN(輸入數(shù)據(jù)/DIN為低電平)。由于列地址信號(hào)AD0是高電平并且輸入數(shù)據(jù)DIN為高電平，因此只有雙輸入AND電路AND2輸出高電平(雙輸入AND電路AND1，AND3和AND4都輸出低電平)，并且在其他的寫緩沖電路中只有N型MOS晶體管QN6導(dǎo)通。因此，只有位線/BL為低電平，從而允許對(duì)將要寫入數(shù)據(jù)的存儲(chǔ)單元1的數(shù)據(jù)寫操作。
通過使形成存儲(chǔ)單元的觸發(fā)器的電源(存儲(chǔ)單元電源)從VDD電平降低，改善了在用于存儲(chǔ)單元的數(shù)據(jù)寫操作中可以將數(shù)據(jù)寫入存儲(chǔ)單元的電壓(增大了存儲(chǔ)單元的寫電平)，并且還改善了半導(dǎo)體存儲(chǔ)器件的下限工作電壓以及數(shù)據(jù)寫入存儲(chǔ)單元的速度。
估算表明，如果用于65nm CMOS工藝的存儲(chǔ)單元的電源電壓VDD為1.0V的情況下存儲(chǔ)單元電源降低150mV，則用于寫操作的下限工作電壓增大約200mV，并且數(shù)據(jù)寫入存儲(chǔ)單元的速度提高約100ps。
因此，通過采用如本實(shí)施例中的這種配置，即在寫操作期間通過存儲(chǔ)單元電源控制電路3降低沿選定位線而連接的將被寫入數(shù)據(jù)的存儲(chǔ)單元的電源，可以改善存儲(chǔ)單元用于寫操作的下限工作電壓(存儲(chǔ)單元的寫電平)并改善寫入速度。
由于工藝規(guī)則變得更精細(xì)，所以有一個(gè)問題是增大的流經(jīng)存儲(chǔ)單元中截止晶體管的泄漏電流。隨著連接到每個(gè)位線的存儲(chǔ)單元的數(shù)目增大，泄漏電流也增大，并且存儲(chǔ)單元電源電壓的壓降也增大。
如果沿位線連接的不向其寫入數(shù)據(jù)的非選定存儲(chǔ)單元的電源從VDD電平降低，則在寫操作期間，由于經(jīng)過沿同一位線的存儲(chǔ)單元的泄漏電流所引起的壓降，存儲(chǔ)單元的靜態(tài)噪聲容限將降級(jí)。估算表明，如果在電源電壓VDD為1.0V的情況下，65nm CMOS工藝的存儲(chǔ)單元中從VDD電平有20mV的壓降，則靜態(tài)噪聲容限降級(jí)約10mV。
另一方面，通過采用如本實(shí)施例中的配置，即在寫操作期間或在非寫操作期間(在讀操作期間)可以用泄漏補(bǔ)償電路4補(bǔ)償經(jīng)過存儲(chǔ)單元泄漏電流所丟失的電荷量，可以改善存儲(chǔ)單元的靜態(tài)噪聲容限。
如上所述，可以改善寫電平同時(shí)保持存儲(chǔ)單元的靜態(tài)噪聲容限特性，由此可以實(shí)現(xiàn)具有穩(wěn)定存儲(chǔ)單元特性的半導(dǎo)體存儲(chǔ)器件。
實(shí)施例2
假設(shè)一種情況，其中由于工藝變化等，實(shí)施例1的N型MOS晶體管的特性產(chǎn)生波動(dòng)，因而N型MOS晶體管的閾值電壓發(fā)生變化。例如，如果N型MOS晶體管的閾值電壓增大，則作為存儲(chǔ)單元1的所有晶體管中的N型MOS晶體管，存取晶體管QN3和QN4以及驅(qū)動(dòng)晶體管QN1和QN2的閾值電壓增大。如果N型MOS晶體管的閾值電壓增大，存儲(chǔ)單元的靜態(tài)噪聲容限增大，但是存儲(chǔ)單元的寫電平降低，因而使得向存儲(chǔ)單元中寫入數(shù)據(jù)更加困難。于是，為了使得向存儲(chǔ)單元中寫入數(shù)據(jù)更容易，可以進(jìn)一步減小存儲(chǔ)單元電源。
根據(jù)這一點(diǎn)，如圖2所示，用N型MOS晶體管QN9代替圖1中的存儲(chǔ)單元電源控制電路3中的始終導(dǎo)通的P型MOS晶體管QP6，該N型MOS晶體管QN9始終導(dǎo)通，其柵極端子和源極端子都連接到電源VDD。如果N型MOS晶體管的閾值電壓增大，則代替的N型MOS晶體管QN9的閾值電壓也增大。
由于在保持P型MOS晶體管QP7的驅(qū)動(dòng)能力的同時(shí)降低始終導(dǎo)通的N型MOS晶體管QN9的驅(qū)動(dòng)能力，所以由N型MOS晶體管QN9與P型MOS晶體管QP7之間的分壓比確定的存儲(chǔ)單元電源的電平降低。如果N型MOS晶體管的閾值電壓降低，則存儲(chǔ)單元電源的電平增大。
因此，使用與存取晶體管或驅(qū)動(dòng)晶體管的極性相同的晶體管，用N型MOS晶體管QN9代替圖1中的存儲(chǔ)單元電源控制電路3的P型MOS晶體管QP6，因而可以在跟隨存取晶體管或驅(qū)動(dòng)晶體管的閾值電壓的變化的同時(shí)比較容易地控制存儲(chǔ)單元電源。
實(shí)施例3在實(shí)施例1中，存儲(chǔ)單元電源控制電路3的晶體管都是P型MOS晶體管(圖1)。如果目的僅僅是提供存儲(chǔ)單元電源，則可以將一個(gè)P型MOS晶體管和一個(gè)N型MOS晶體管串聯(lián)連接在一起，或者將兩個(gè)N型MOS晶體管串聯(lián)連接在一起。
然而，由于工藝變化等，實(shí)際的晶體管在晶體管特性上存在變化。特別地，在P型MOS晶體管與N型MOS晶體管相互結(jié)合時(shí)，如果它們的晶體管特性在相反方向上變化(例如，如果P型MOS晶體管的驅(qū)動(dòng)能力降低，而N型MOS晶體管的驅(qū)動(dòng)能力增大)，那么與使用相同極性MOS晶體管的情況相比，這種晶體管特性的變化將具有較大的影響。因此，如果存儲(chǔ)單元電源控制電路3只由相同極性的晶體管形成，則可以減小晶體管特性變化的可能影響。
例如，如圖3所示，可以用N型MOS晶體管QN9來代替圖1中的存儲(chǔ)單元電源控制電路3的始終導(dǎo)通的P型MOS晶體管QP6，該N型MOS晶體管QN9始終導(dǎo)通，其柵極端子以及其源極端子都連接到電源VDD，并且可以用N型MOS晶體管QN10來代替圖2中與N型MOS晶體管QN9串聯(lián)連接的P型MOS晶體管QP7。由于用N型MOS晶體管QN10代替了圖2中示出的P型MOS晶體管QP7，因此N型MOS晶體管QN10的柵極端子輸入可以從雙輸入NAND電路NAND1(NAND2)的輸出節(jié)點(diǎn)切換到反相器INV1(INV2)的輸出節(jié)點(diǎn)。
如上所述，如果存儲(chǔ)單元電源控制電路3只由相同極性的晶體管形成，則可以減小存儲(chǔ)單元電源控制電路3中P型MOS晶體管的特性變化與N型MOS晶體管的特性變化之間的不同所引起的影響。因此，可以與這種特性變化的不同相反地提供穩(wěn)定的存儲(chǔ)單元電源電壓。
實(shí)施例4優(yōu)選地，如圖4所示，將存儲(chǔ)單元1的負(fù)載晶體管QP1和QP2的襯底節(jié)點(diǎn)連接到VDD電源(以將負(fù)載晶體管QP1和QP2的源節(jié)點(diǎn)與襯底節(jié)點(diǎn)分開)。如上所述，在寫操作期間，連接到選定位線的存儲(chǔ)單元1的存儲(chǔ)單元電源從VDD電平下降。如果負(fù)載晶體管QP1和QP2的襯底節(jié)點(diǎn)處于VDD電平，則對(duì)于負(fù)載晶體管QP1和QP2會(huì)有一個(gè)襯底偏置效應(yīng)，因而負(fù)載晶體管QP1和QP2的閾值電壓的絕對(duì)值增大并且驅(qū)動(dòng)能力降低。因此，在寫操作期間，可以更容易地將數(shù)據(jù)寫入存儲(chǔ)單元(改善寫電平)。負(fù)載晶體管QP1和QP2的閾值電壓的絕對(duì)值的增大降低了流經(jīng)連接到選定位線以及連接到未激活字線的存儲(chǔ)單元的泄漏電流，因而可以減小功率消耗。
實(shí)施例5此外，通過在寫操作期間將連接到非選定位線的存儲(chǔ)單元的電源控制為大于或等于VDD電平，而在非寫操作期間(在讀操作期間)將所有存儲(chǔ)單元的電源控制為大于或等于VDD電平，可以同時(shí)改善存儲(chǔ)單元的靜態(tài)噪聲容限。具體而言，通過用大于或等于VDD電平的電平來代替由圖1中形成泄漏補(bǔ)償電路4的P型MOS晶體管QP8的源極端子接收到的電源VDD的電平，可以比較容易地得以實(shí)現(xiàn)。大于或等于VDD電平的電平可以通過在SRAM宏內(nèi)部提供能夠生成大于或等于VDD電平的電壓的升壓器電路來施加，或者可以從SRAM宏的外部提供。
關(guān)于存儲(chǔ)單元電源控制電路3的輸出電壓、驅(qū)動(dòng)能力等現(xiàn)在將討論如上所述的半導(dǎo)體存儲(chǔ)器件中的存儲(chǔ)單元電源控制電路3的輸出電壓(P型MOS晶體管QP6和QP7的分壓比等)、驅(qū)動(dòng)能力等。
如果形成存儲(chǔ)單元的晶體管的特性、驅(qū)動(dòng)能力、大小和形狀以及將沿同一位線而連接的存儲(chǔ)單元的數(shù)目發(fā)生變化，則存儲(chǔ)單元的寫電平以及其靜態(tài)噪聲容限將會(huì)發(fā)生變化，并且流經(jīng)存儲(chǔ)單元的泄漏電流也將發(fā)生變化。這種變化的特性參數(shù)還會(huì)基于操作期間的電源電壓和溫度條件而不同。此外，如果存儲(chǔ)單元的晶體管大小、存儲(chǔ)單元布局布置、存儲(chǔ)單元在位線方向上的長(zhǎng)度等發(fā)生變化，則位線負(fù)載能力將發(fā)生變化，并且數(shù)據(jù)寫入存儲(chǔ)單元的速度也將發(fā)生變化。應(yīng)當(dāng)理解，優(yōu)選地提供能夠適應(yīng)如上所述變化的特性差異的存儲(chǔ)單元電源控制電路3和泄漏補(bǔ)償電路4。
現(xiàn)在，通過執(zhí)行高精度電路仿真可以比較容易地完成這種適應(yīng)特性變化的電路設(shè)計(jì)。
分壓比的確定可以確定P型MOS晶體管QP6和QP7的分壓比，使得可以在寫操作期間通過從存儲(chǔ)單元電源控制電路3輸出的電源電壓，在預(yù)定的時(shí)段內(nèi)可靠地完成寫操作，同時(shí)可以獲得對(duì)于錯(cuò)誤寫入的足夠大的容限。具體而言，完成如下。
例如，存儲(chǔ)單元的寫電平隨著半導(dǎo)體存儲(chǔ)器件的溫度變化而發(fā)生變化。具體而言，當(dāng)溫度降低時(shí)，存儲(chǔ)單元的晶體管的閾值電壓增大，因而存儲(chǔ)單元的寫電平降低，并且更難以將數(shù)據(jù)寫入存儲(chǔ)單元。根據(jù)這一點(diǎn)，可以根據(jù)使用溫度來確定將根據(jù)形成存儲(chǔ)單元電源控制電路3的P型MOS晶體管QP6和QP7的分壓比而輸出的存儲(chǔ)單元電源的電壓。具體而言，對(duì)于在較低溫度使用的存儲(chǔ)器，可以使用較低的電壓作為存儲(chǔ)單元電源電壓，使得寫電平增大，并且更容易將數(shù)據(jù)寫入存儲(chǔ)單元。
另一方面，如果半導(dǎo)體存儲(chǔ)器件在較高溫度條件下使用，則存儲(chǔ)單元的晶體管的閾值電壓降低，因而存儲(chǔ)單元的寫電平增大，并且容易將數(shù)據(jù)寫入存儲(chǔ)單元。因此，可以將存儲(chǔ)單元電源設(shè)定為比在較低溫度條件下使用的半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)單元電源電平高的電平。
如果存儲(chǔ)單元的大小發(fā)生變化，例如形成存儲(chǔ)單元的晶體管的特性就會(huì)發(fā)生變化。因此，對(duì)于每個(gè)SRAM宏，存儲(chǔ)單元的寫電平不同。例如，如果存在一個(gè)其中存儲(chǔ)單元的寫電平較低的SRAM宏和一個(gè)其中寫電平較高的SRAM宏，則比較容易將數(shù)據(jù)寫入存儲(chǔ)單元的SRAM宏(具有較高寫電平的SRAM宏)的存儲(chǔ)單元電源可以設(shè)定為比不太容易將數(shù)據(jù)寫入存儲(chǔ)單元的SRAM宏(具有較低寫電平的SRAM宏)的存儲(chǔ)單元電源電平高的電平。
如果SRAM宏之間的工作電源電壓發(fā)生變化，則其間的存儲(chǔ)單元寫電平也發(fā)生變化。通常，具有較高工作電源電壓的SRAM宏具有較大的寫入容限，并且更容易將數(shù)據(jù)寫入存儲(chǔ)單元。隨著SRAM宏的工作電源電壓變低，寫入容限變小，因而更難以將數(shù)據(jù)寫入存儲(chǔ)單元。因此，具有較高工作電源電壓的SRAM宏的存儲(chǔ)單元電源可以設(shè)定為比具有較低工作電源電壓的SRAM宏的存儲(chǔ)單元電源的電平更高的電平。
此外，如果存儲(chǔ)單元的晶體管的閾值電壓發(fā)生變化，則各SRAM宏的寫電平將發(fā)生變化，因而可以應(yīng)用與如上所述的那些設(shè)定類似的設(shè)定。
因此，在諸如其中使用溫度較高的情況，其中例如由于根據(jù)存儲(chǔ)單元大小的晶體管特性而容易將數(shù)據(jù)寫入的情況，以及其中使用具有較高工作電源電壓的SRAM宏或具有較低閾值電壓的SRAM宏的情況下，可以將存儲(chǔ)單元電源控制電路3的P型MOS晶體管QP6和QP7的分壓比設(shè)定為使得存儲(chǔ)單元電源的電平較高。
更具體地，可以將P型MOS晶體管QP7的晶體管驅(qū)動(dòng)能力設(shè)定為較低電平。由于P型MOS晶體管QP7的晶體管驅(qū)動(dòng)能力降低，所以也可以減小在寫操作期間流經(jīng)P型MOS晶體管QP6和QP7的直通電流，并實(shí)現(xiàn)較低的功率消耗。此外，降低晶體管驅(qū)動(dòng)能力允許布局面積的減小。
在其中同一襯底承載在依賴于晶體管特性等的寫入數(shù)據(jù)的容易度方面彼此不同的SRAM宏的情況下，根據(jù)SRAM宏中的存儲(chǔ)單元大小、工作電源電壓、閾值電壓等，可以進(jìn)行設(shè)定使得分壓比因這些差異而彼此不同。目前，諸如系統(tǒng)LSI之類的半導(dǎo)體集成電路的規(guī)模已經(jīng)變得很大，并且普遍使不同位和字配置的半導(dǎo)體存儲(chǔ)器件形成在同一襯底上。還有諸如那些稱作“多VT(閾值電壓)”的產(chǎn)品，其中在同一襯底上設(shè)置不同閾值電壓的晶體管特性，使得由較低閾值電壓的晶體管形成嚴(yán)格速度要求的電路模塊，而由較高閾值電壓的晶體管形成低功率消耗比高速度更重要的電路模塊。在這種情況下，可以確定分壓比使得向每個(gè)SRAM宏提供適當(dāng)?shù)拇鎯?chǔ)單元電源電壓。
驅(qū)動(dòng)能力的確定P型MOS晶體管QP6和QP7的驅(qū)動(dòng)能力可以根據(jù)被提供電源電壓的存儲(chǔ)單元的數(shù)目、所需的寫入速度等來確定，使得可以在預(yù)定的時(shí)間段內(nèi)可靠地完成寫操作，同時(shí)可以獲得對(duì)于錯(cuò)誤寫入的足夠容限。具體而言，完成如下。
例如，假設(shè)已經(jīng)對(duì)于沿同一位線連接了512個(gè)存儲(chǔ)單元的SRAM，優(yōu)化了存儲(chǔ)單元電源控制電路3和泄漏補(bǔ)償電路4的P型MOS晶體管QP6至QP8的晶體管驅(qū)動(dòng)能力。假設(shè)將該優(yōu)化直接應(yīng)用于沿同一位線連接了32個(gè)存儲(chǔ)單元的另一SRAM。
與存儲(chǔ)單元的數(shù)目發(fā)生變化相反，基于存儲(chǔ)單元電源控制電路3的P型MOS晶體管QP6和QP7的分壓比輸出的存儲(chǔ)單元電源的電壓電平(直流的電壓電平)基本上保持恒定。因此，設(shè)計(jì)用于存儲(chǔ)單元數(shù)目為512的應(yīng)用的存儲(chǔ)單元電源控制電路3可以用于存儲(chǔ)單元數(shù)目為32的另一個(gè)應(yīng)用中。然而，沿著同一位線連接的存儲(chǔ)單元的數(shù)目的變化和存儲(chǔ)單元的位線長(zhǎng)度的變化意味著存儲(chǔ)單元電源的負(fù)載能力的變化。在存儲(chǔ)單元數(shù)目為32的情況下，與存儲(chǔ)單元數(shù)目為512的情況相比，存儲(chǔ)單元電源的負(fù)載能力更小，因而存儲(chǔ)單元電源的電壓電平(動(dòng)態(tài)的電壓電平)比需要的變化得更快。存儲(chǔ)單元電源的快速變化可能會(huì)造成存儲(chǔ)單元中存儲(chǔ)的數(shù)據(jù)的損壞。在這種情況下，只需要在完成到存儲(chǔ)單元的寫操作所需的時(shí)間段內(nèi)完成存儲(chǔ)單元電源的變化。從而，可以降低存儲(chǔ)單元電源控制電路3的P型MOS晶體管QP6和QP7的晶體管驅(qū)動(dòng)能力。
下面將討論不同寫入速度要求的SRAM宏。如果所需的寫入速度較慢，則只需要在完成到存儲(chǔ)單元的寫操作所需的時(shí)間段內(nèi)完成存儲(chǔ)單元電源的變化。因此，又可以降低存儲(chǔ)單元電源控制電路3的P型MOS晶體管QP6和QP7的晶體管驅(qū)動(dòng)能力。
從而，可以對(duì)于具有較少存儲(chǔ)單元數(shù)目的SRAM宏或?qū)τ谒鑼懭胨俣容^慢的SRAM宏，降低晶體管驅(qū)動(dòng)能力。如果降低了晶體管驅(qū)動(dòng)能力，則流經(jīng)P型MOS晶體管QP6和QP7的直通電流減小，因而可以減小半導(dǎo)體存儲(chǔ)器件的功率消耗。此外，降低晶體管驅(qū)動(dòng)能力允許布局面積的減小。
正如以上關(guān)于分壓比的描述，在使用溫度較高的情況，在例如由于根據(jù)存儲(chǔ)單元大小的晶體管特性而易于寫入數(shù)據(jù)的情況，以及在使用具有較高工作電源電壓的SRAM宏或具有較低閾值電壓的SRAM宏的情況下，可以降低驅(qū)動(dòng)能力。
關(guān)于存儲(chǔ)單元的數(shù)目、寫入速度的要求、存儲(chǔ)單元的大小、工作電源電壓以及閾值電壓，如果在同一襯底上設(shè)置了在這些參數(shù)方面彼此不同的多個(gè)SRAM宏，則可以根據(jù)這些參數(shù)將每個(gè)SRAM宏的驅(qū)動(dòng)能力確定為與其他SRAM宏的驅(qū)動(dòng)能力不同。
存儲(chǔ)單元電源控制電路3的非激活在即使不使存儲(chǔ)單元電源從VDD電平降低(即沒有增大存儲(chǔ)單元的寫電平)也可以毫無(wú)問題地將數(shù)據(jù)寫入存儲(chǔ)單元的情況下，存儲(chǔ)單元電源控制電路3的P型MOS晶體管QP7的柵極輸入可以被控制為固定在高電平，以由此獲得存儲(chǔ)單元電源控制電路3始終非激活的狀態(tài)，即存儲(chǔ)單元電源通過始終導(dǎo)通的P型MOS晶體管QP6始終只輸出VDD電平的狀態(tài)。
具體而言，毫無(wú)問題地對(duì)數(shù)據(jù)進(jìn)行寫入的情況包括，例如沿著同一位線連接的存儲(chǔ)單元數(shù)目相對(duì)較小(每個(gè)存儲(chǔ)單元因此具有較短的位線長(zhǎng)度)的情況，所需寫入速度相對(duì)較慢的情況，存儲(chǔ)單元大小較小的情況，工作電源電壓相對(duì)較高的情況以及存儲(chǔ)單元的晶體管的閾值電壓相對(duì)較低的情況。
具體而言，如圖5所示，在圖1所示的雙輸入NAND電路NAND1(NAND2)的輸出節(jié)點(diǎn)與存儲(chǔ)單元電源控制電路3的P型MOS晶體管QP7的柵極端子輸入之間插入由控制信號(hào)1和雙輸入NAND電路NAND1(NAND2)的輸出節(jié)點(diǎn)控制的雙輸入OR(“或”)電路OR1(OR2)。如果以高電平作為控制信號(hào)1輸入，則雙輸入OR電路OR1(OR2)的輸出為高電平，因而柵極端子接收雙輸入OR電路OR1(OR2)的輸出的P型MOS晶體管QP7截止。因此，可以容易地將存儲(chǔ)單元電源控制電路3控制為始終非激活。如果將存儲(chǔ)單元電源控制電路3控制為始終非激活，則在寫操作期間將沒有直通電流流經(jīng)P型MOS晶體管QP6和QP7，因而可以減小功率消耗。
同樣利用這種可使存儲(chǔ)單元電源控制電路3非激活的配置，如果在同一襯底上設(shè)置了多個(gè)在沿著同一位線連接的存儲(chǔ)單元數(shù)目(每個(gè)存儲(chǔ)單元的位線長(zhǎng)度)、寫入速度要求、存儲(chǔ)單元大小、工作電源電壓或存儲(chǔ)單元的晶體管的閾值電壓方面彼此不同的多個(gè)SRAM宏，則可以使用圖5中示出的配置，使得能夠根據(jù)在上述參數(shù)方面的差異只對(duì)某些SRAM宏將存儲(chǔ)單元電源控制電路3控制為始終非激活。
可以如上所述地基于預(yù)定的使用溫度將存儲(chǔ)單元電源控制電路3控制為始終非激活，或者可以根據(jù)實(shí)際的使用溫度來確定是否將存儲(chǔ)單元電源控制電路3控制為非激活。
關(guān)于泄漏補(bǔ)償電路4的驅(qū)動(dòng)能力等接下來，將討論泄漏補(bǔ)償電路4的驅(qū)動(dòng)能力等。
在諸如半導(dǎo)體存儲(chǔ)器件在較低溫度條件下使用的情況下，存儲(chǔ)單元的晶體管的閾值電壓增大，因而流經(jīng)存儲(chǔ)單元的泄漏電流減小。如果泄漏電流減小，則可以降低泄漏補(bǔ)償電路4的P型MOS晶體管的驅(qū)動(dòng)能力。降低晶體管驅(qū)動(dòng)能力允許布局面積的減小。
關(guān)于泄漏補(bǔ)償電路4的P型MOS晶體管QP8，設(shè)計(jì)為用于存儲(chǔ)單元數(shù)目為512的應(yīng)用的P型MOS晶體管QP8可以用于存儲(chǔ)單元數(shù)目為32的另一個(gè)應(yīng)用。由于沿著同一位線連接的存儲(chǔ)單元的數(shù)目從512降到32，流經(jīng)存儲(chǔ)單元的泄漏電流也減小。因此，晶體管驅(qū)動(dòng)能力只需要達(dá)到使得可以對(duì)于32個(gè)存儲(chǔ)單元補(bǔ)償泄漏電流的水平。因此，可以降低晶體管驅(qū)動(dòng)能力，并且降低晶體管驅(qū)動(dòng)能力允許布局面積的減小。
在具有較高晶體管閾值電壓的SRAM宏中，流經(jīng)存儲(chǔ)單元的泄漏電流減小，因而可以降低泄漏補(bǔ)償電路4的P型MOS晶體管QP8的驅(qū)動(dòng)能力，并且降低晶體管驅(qū)動(dòng)能力允許布局面積的減小。
在只有少量的泄漏電流經(jīng)過存儲(chǔ)單元以及由于該泄漏電流在存儲(chǔ)單元電源中基本上沒有壓降的情況下，將不會(huì)出現(xiàn)存儲(chǔ)單元的靜態(tài)噪聲容限的降級(jí)，并且因而可以省略泄漏補(bǔ)償電路4。在這種情況下，泄漏補(bǔ)償電路4的P型MOS晶體管QP8的柵極輸入可以控制為固定在高電平，因而泄漏補(bǔ)償電路4始終非激活。
具體而言，如圖6所示，用雙輸入NAND電路NAND3(NAND4)代替圖1中示出的反相器INV1(INV2)，使得可以由控制信號(hào)2控制雙輸入NAND電路NAND3(NAND4)的一個(gè)輸入。如果以低電平作為控制信號(hào)2輸入，則雙輸入NAND電路NAND3(NAND4)的輸出為高電平，因而柵極端子接收雙輸入NAND電路NAND3(NAND4)的輸出的P型MOS晶體管QP8截止。因此，可以容易地將泄漏補(bǔ)償電路4控制為始終非激活。
此外，在同一襯底上設(shè)置了在沿著同一位線連接的存儲(chǔ)單元數(shù)目(每個(gè)存儲(chǔ)單元的位線長(zhǎng)度)、寫入速度要求或存儲(chǔ)單元的晶體管的閾值電壓方面彼此不同的多個(gè)SRAM宏的情況下，可以根據(jù)這些參數(shù)改變驅(qū)動(dòng)能力，或者可以只對(duì)某些SRAM宏使用諸如圖6中示出的配置，使得能夠?qū)⑿孤┭a(bǔ)償電路4控制為始終非激活。
如上所述，如果根據(jù)不同的配置和條件，配置存儲(chǔ)單元電源控制電路3和泄漏補(bǔ)償電路4，使得它們具有最優(yōu)的晶體管特性，則可以容易地減小功率消耗或面積。具體而言，通過在根據(jù)溫度、電源電壓或工作頻率(寫入速度要求)的變化以及由反向偏置控制的閾值電壓的變化等使用半導(dǎo)體集成電路內(nèi)部產(chǎn)生的控制信號(hào)、外部控制信號(hào)等來使用半導(dǎo)體存儲(chǔ)器件的同時(shí)，控制存儲(chǔ)單元電源控制電路3和泄漏補(bǔ)償電路4的特性，可以容易地實(shí)現(xiàn)更容易的寫入和期望的寫入容限。作為替代，在生產(chǎn)各種規(guī)格的半導(dǎo)體存儲(chǔ)器件時(shí)，可以在對(duì)其固定地輸入根據(jù)各種規(guī)格的各種控制信號(hào)的情況下，使用圖5和圖6中示出的配置。然后，通過使用相同的SRAM宏，可以生產(chǎn)出存儲(chǔ)單元電源電壓變化的半導(dǎo)體存儲(chǔ)器件和存儲(chǔ)單元電源電壓恒定的半導(dǎo)體存儲(chǔ)器件。因此，無(wú)需開發(fā)具有不同功能和不同特性的不同類型SRAM宏，并且可以容易地縮短開發(fā)周期。這對(duì)于所謂的“存儲(chǔ)編譯器”等來說可以是特別有效的，能夠可變地生產(chǎn)具有不同的位和字配置(地址空間)的半導(dǎo)體存儲(chǔ)器件。
實(shí)施例6圖7示出了根據(jù)本發(fā)明的實(shí)施例6的半導(dǎo)體存儲(chǔ)器件的配置。為簡(jiǎn)單起見圖中省略了用于讀取數(shù)據(jù)的電路。
圖7中示出的半導(dǎo)體存儲(chǔ)器件包括存儲(chǔ)單元1、預(yù)充電電路2、存儲(chǔ)單元電源控制電路3、泄漏補(bǔ)償電路4、常規(guī)電路模塊5和冗余電路模塊6。在圖7中，QN1至QN2是驅(qū)動(dòng)晶體管，QN3至QN4是存取晶體管，QN5至QN8和QNR5至QNR8是N型MOS晶體管，QP1至QP2是負(fù)載晶體管，QP3至QP4是預(yù)充電晶體管，QP5是均衡晶體管，QP6至QP8是P型MOS晶體管，INV3是反相器，AND5至AND8和ANDR5至ANDR8是三輸入AND電路，NAND5至NAND6和NANDR5至NANDR6是三輸入NAND電路，NAND7至NAND8和NANDR7至NANDR8是雙輸入NAND電路，WL1至WL2是字線，BL1至BL2和/BL1至/BL2是位線，BLR1至BLR2和/BLR1至/BLR2是冗余位線，PCG是預(yù)充電控制信號(hào)，AD0至AD1是列地址信號(hào)，DIN和/DIN是輸入數(shù)據(jù)，WEN是寫使能控制信號(hào)，REDEN是冗余信號(hào)，/REDEN是反向冗余信號(hào)，VDDM1至VDDM2是存儲(chǔ)單元電源，VDDMR1至VDDMR2是冗余存儲(chǔ)單元電源，VDD是電源。存儲(chǔ)單元1、預(yù)充電電路2、存儲(chǔ)單元電源控制電路3以及泄漏補(bǔ)償電路4與以上在實(shí)施例1中所描述的那些相同。冗余電路模塊6的組件與常規(guī)電路模塊5的那些組件相同。
通常，為了改善生產(chǎn)成品率，半導(dǎo)體存儲(chǔ)器件除了具有包括常規(guī)存儲(chǔ)單元陣列的常規(guī)電路模塊之外，還具有包括備用存儲(chǔ)單元陣列的冗余電路模塊。在半導(dǎo)體存儲(chǔ)器件的檢查工藝期間，如果確定在常規(guī)存儲(chǔ)單元陣列中存在有缺陷的存儲(chǔ)單元，則用備用存儲(chǔ)單元陣列代替該有缺陷的存儲(chǔ)單元陣列，以便將該半導(dǎo)體存儲(chǔ)器件完成為沒有缺陷的產(chǎn)品。這叫做“通過冗余的缺陷補(bǔ)救”。本實(shí)施例的半導(dǎo)體存儲(chǔ)器件包括作為常規(guī)電路模塊5的冗余電路模塊的冗余電路模塊6。
在本實(shí)施例的半導(dǎo)體存儲(chǔ)器件中，當(dāng)不執(zhí)行缺陷補(bǔ)救時(shí)，將冗余信號(hào)REDEN控制為低電平，而當(dāng)執(zhí)行缺陷補(bǔ)救時(shí)，將冗余信號(hào)REDEN控制為高電平。
首先，將討論不執(zhí)行缺陷補(bǔ)救的情況。在不執(zhí)行缺陷補(bǔ)救的情況下，冗余信號(hào)REDEN為低電平，因而作為接收冗余信號(hào)REDEN的反相器INV3的輸出的反向冗余信號(hào)/REDEN為高電平。在常規(guī)電路模塊5中，反向冗余信號(hào)/REDEN為高電平，因而接收高電平反向冗余信號(hào)/REDEN的三輸入AND電路AND5至AND8是與圖1中示出的實(shí)施例1的雙輸入AND電路AND1至AND4等效的邏輯。三輸入NAND電路NAND5至NAND6是與圖1中示出的實(shí)施例1的雙輸入NAND電路NAND1至NAND2等效的邏輯。雙輸入NAND電路NAND7至NAND8是與圖1中示出的實(shí)施例1的反相器INV1至INV2等效的邏輯。此外，接收低電平冗余信號(hào)REDEN的P型MOS晶體管QP6在操作上與圖1中示出的實(shí)施例1的P型MOS晶體管QP6等效。
如上所述，可以看到在不執(zhí)行缺陷補(bǔ)救的情況下，圖7中的常規(guī)電路模塊5的電路配置和操作與圖1中示出的實(shí)施例1的電路配置和操作相同。
現(xiàn)在將描述冗余電路模塊6。在不執(zhí)行缺陷補(bǔ)救的情況下，冗余電路模塊6不需要進(jìn)行操作。由于接收低電平冗余信號(hào)REDEN的三輸入AND電路ANDR5至ANDR8都輸出低電平，所以分別接收三輸入AND電路ANDR5至ANDR8的輸出的N型MOS晶體管QNR5至QNR8始終截止。因此，在不執(zhí)行缺陷補(bǔ)救的情況下，對(duì)冗余位線BLR1至BLR2和/BLR1至/BLR2來說沒有影響。由于接收低電平冗余信號(hào)REDEN的三輸入NAND電路NANDR5至NANDR6都輸出高電平，所以接收三輸入NAND電路NANDR5至NANDR6的輸出的P型MOS晶體管QP7始終截止。接收高電平反向冗余信號(hào)/REDEN的P型MOS晶體管QP6也始終截止。因此，在不執(zhí)行缺陷補(bǔ)救的情況下冗余電路模塊6中的存儲(chǔ)單元電源控制電路3都是非激活的。由于接收低電平冗余信號(hào)REDEN的雙輸入NAND電路NANDR7至NANDR8都輸出高電平，所以接收雙輸入NAND電路NANDR7至NANDR8之一的輸出的P型MOS晶體管QP8也始終截止。因此，在不執(zhí)行缺陷補(bǔ)救的情況下冗余電路模塊6中的泄漏補(bǔ)償電路4都是非激活的。
如上所述，在不執(zhí)行缺陷補(bǔ)救的情況下，圖7中的冗余電路模塊6的存儲(chǔ)單元電源控制電路3和泄漏補(bǔ)償電路4都是非激活的，因而不提供冗余存儲(chǔ)單元電源VDDMR1(VDDMR2)。因此，不給冗余電路模塊6中的存儲(chǔ)單元1提供功率，并且沒有過多的泄漏電流等流經(jīng)存儲(chǔ)單元1，因而可以減小半導(dǎo)體存儲(chǔ)器件的功率消耗。
現(xiàn)在，將討論執(zhí)行缺陷補(bǔ)救的情況。在這種情況下，冗余電路模塊6代替常規(guī)電路模塊5進(jìn)行操作。在執(zhí)行缺陷補(bǔ)救的情況下，冗余信號(hào)REDEN是高電平，因而作為接收冗余信號(hào)REDEN的反相器INV3的輸出的反向冗余信號(hào)/REDEN是低電平。
在冗余電路模塊6中，冗余信號(hào)REDEN是高電平，因而接收高電平冗余信號(hào)REDEN的三輸入AND電路ANDR5至ANDR8是與圖1中示出的實(shí)施例1的雙輸入AND電路AND1至AND4等效的邏輯。三輸入NAND電路NANDR5至NANDR6是與圖1中示出的實(shí)施例1的雙輸入NAND電路NAND1至NAND2等效的邏輯。雙輸入NAND電路NANDR7至NANDR8是與圖1中示出的實(shí)施例1的反相器INV1至INV2等效的邏輯。接收低電平反向冗余信號(hào)/REDEN的P型MOS晶體管QP6在操作上與圖1中示出的實(shí)施例1的P型MOS晶體管QP6等效。
如上所述，可以看到在執(zhí)行缺陷補(bǔ)救的情況下，圖7中的冗余電路模塊6的電路配置和操作與圖1中示出的實(shí)施例1的電路配置和操作相同。
現(xiàn)在將描述常規(guī)電路模塊5。在執(zhí)行缺陷補(bǔ)救的情況下，常規(guī)電路模塊5不需要進(jìn)行操作。由于接收低電平反向冗余信號(hào)/REDEN的三輸入AND電路AND5至AND8都輸出低電平，因此分別接收三輸入AND電路AND5至AND8的輸出的N型MOS晶體管QN5至QN8始終截止。因此，在執(zhí)行缺陷補(bǔ)救的情況下，對(duì)位線BL1至BL2和/BL1至/BL2來說沒有影響。由于接收低電平反向冗余信號(hào)/REDEN的三輸入NAND電路NAND5至NAND6都輸出高電平，因此接收三輸入NAND電路NAND5至NAND6之一的輸出的P型MOS晶體管QP7始終截止。接收高電平冗余信號(hào)REDEN的P型MOS晶體管QP6也始終截止。因此，在執(zhí)行缺陷補(bǔ)救的情況下，常規(guī)電路模塊5中的存儲(chǔ)單元電源控制電路3都是非激活的。由于接收低電平反向冗余信號(hào)/REDEN的雙輸入NAND電路NAND7至NAND8都輸出高電平，因此接收雙輸入NAND電路NAND7至NAND8之一的輸出的P型MOS晶體管QP8也始終截止。因此，在執(zhí)行缺陷補(bǔ)救的情況下常規(guī)電路模塊5中的泄漏補(bǔ)償電路4都是非激活的。
如上所述，在執(zhí)行缺陷補(bǔ)救的情況下，圖7中的常規(guī)電路模塊5中的存儲(chǔ)單元電源控制電路3和泄漏補(bǔ)償電路4都是非激活的，因而不提供存儲(chǔ)單元電源VDDM1(VDDM2)。因此，不給常規(guī)電路模塊5中的存儲(chǔ)單元1提供功率，并且沒有過多的泄漏電流等流經(jīng)存儲(chǔ)單元1，因而可以減小半導(dǎo)體存儲(chǔ)器件的功率消耗。
在以上的描述中，為了便于理解本發(fā)明，如圖1或圖7所示，本發(fā)明的半導(dǎo)體存儲(chǔ)器件只包括了很少數(shù)目的存儲(chǔ)單元、預(yù)充電電路、存儲(chǔ)單元電源控制電路、泄漏補(bǔ)償電路等。然而，可以提供更多數(shù)目的這些組件。應(yīng)當(dāng)理解，諸如具有較多數(shù)目組件的半導(dǎo)體存儲(chǔ)器件可以給出與上述實(shí)施例的半導(dǎo)體存儲(chǔ)器件所給出的效果相同的效果。
圖2至圖6中示出的某些配置可以相互組合，或者可以將這些配置應(yīng)用于圖7中示出的具有缺陷補(bǔ)救的配置，只要這些組合在邏輯上可行。
如上所述，利用本發(fā)明的半導(dǎo)體存儲(chǔ)器件，可以根據(jù)存儲(chǔ)單元陣列的布置、晶體管特性、電源電壓、溫度條件等來最優(yōu)地控制存儲(chǔ)單元電源。特別地，通過改善存儲(chǔ)單元的寫電平，可以實(shí)現(xiàn)具有穩(wěn)定存儲(chǔ)單元特性并具有較低功率消耗和較小面積的半導(dǎo)體存儲(chǔ)器件。因此，本發(fā)明作為一種包括觸發(fā)器類型的存儲(chǔ)單元等的半導(dǎo)體存儲(chǔ)器件是有用的。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，包括存儲(chǔ)單元，包括觸發(fā)器；以及存儲(chǔ)單元電源電路，用于向所述存儲(chǔ)單元提供單元電源電壓，所述存儲(chǔ)單元電源電路在第一時(shí)段提供一個(gè)單元電源電壓并在第二時(shí)段提供一個(gè)不同的單元電源電壓。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中在數(shù)據(jù)讀取周期內(nèi)提供所述單元電源電壓的情況下以及在寫入周期內(nèi)不將數(shù)據(jù)寫入被提供了所述單元電源電壓的存儲(chǔ)單元的情況下，所述存儲(chǔ)單元電源電路提供預(yù)定的第一電源電壓；在寫入周期內(nèi)將數(shù)據(jù)寫入被提供了所述單元電源電壓的存儲(chǔ)單元的情況下，所述存儲(chǔ)單元電源電路提供低于所述第一電源電壓的第二電源電壓。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中響應(yīng)于寫禁止控制信號(hào)或列非選擇信號(hào)，輸出所述第一電源電壓；響應(yīng)于寫使能控制信號(hào)和列選擇信號(hào)，輸出所述第二電源電壓。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中所述存儲(chǔ)單元電源電路通過對(duì)預(yù)定電壓進(jìn)行分壓來輸出所述第二電源電壓。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中所述存儲(chǔ)單元電源電路包括第一晶體管和第二晶體管；所述第一晶體管具有預(yù)定的驅(qū)動(dòng)能力，并且輸出所述第一電源電壓；將由所述第一晶體管和所述第二晶體管分壓形成的電壓作為所述第二電源電壓輸出。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中根據(jù)所述觸發(fā)器的負(fù)載晶體管的閾值電壓確定所述分壓的分壓比。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中根據(jù)所述存儲(chǔ)單元的存取晶體管和驅(qū)動(dòng)晶體管中的至少一個(gè)的閾值電壓來確定所述分壓的分壓比。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中所述存儲(chǔ)單元電源電路由源極跟隨器電路形成，并且至少形成所述源極跟隨器的晶體管的極性與所述存儲(chǔ)單元的負(fù)載晶體管的極性相同。
9.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中將所述第二電源電壓提供給所述存儲(chǔ)單元的負(fù)載晶體管的源極端子，并且將一個(gè)高于所述第二電源電壓的電壓提供給所述負(fù)載晶體管的襯底。
10.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，還包括升壓器電路，其中將升高的電壓作為所述第一電源電壓來提供。
11.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中根據(jù)所述半導(dǎo)體存儲(chǔ)器件的溫度來確定所述分壓的分壓比。
12.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中設(shè)置有多組存儲(chǔ)單元，各組的存儲(chǔ)單元大小互不相同；根據(jù)所述存儲(chǔ)單元大小來確定向每個(gè)存儲(chǔ)單元組提供所述第二電源電壓的所述存儲(chǔ)單元電源電路所用的所述分壓的分壓比。
13.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中設(shè)置有多組存儲(chǔ)單元，各組的工作電源電壓互不相同；根據(jù)所述工作電源電壓來確定向每個(gè)存儲(chǔ)單元組提供所述第二電源電壓的所述存儲(chǔ)單元電源電路所用的所述分壓的分壓比。
14.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中設(shè)置有多組存儲(chǔ)單元，各組的晶體管閾值電壓互不相同；根據(jù)所述晶體管閾值電壓來確定向每個(gè)存儲(chǔ)單元組提供所述第二電源電壓的所述存儲(chǔ)單元電源電路所用的所述分壓的分壓比。
15.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中根據(jù)所述半導(dǎo)體存儲(chǔ)器件的使用溫度來確定所述存儲(chǔ)單元電源電路提供所述第二電源電壓時(shí)的驅(qū)動(dòng)能力。
16.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，設(shè)置有多組存儲(chǔ)單元，各組中連接到位線的存儲(chǔ)單元的數(shù)目互不相同；根據(jù)所述連接到位線的存儲(chǔ)單元的數(shù)目和位線長(zhǎng)度中的至少一個(gè)來確定所述存儲(chǔ)單元電源電路向每個(gè)存儲(chǔ)單元組提供所述第二電源電壓時(shí)的驅(qū)動(dòng)能力。
17.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中設(shè)置有多組存儲(chǔ)單元，各組的寫入速度要求互不相同；根據(jù)所述寫入速度要求來確定所述存儲(chǔ)單元電源電路向每個(gè)存儲(chǔ)單元組提供所述第二電源電壓時(shí)的驅(qū)動(dòng)能力。
18.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中設(shè)置有多組存儲(chǔ)單元，各組的存儲(chǔ)單元大小互不相同；根據(jù)所述存儲(chǔ)單元大小來確定所述存儲(chǔ)單元電源電路向每個(gè)存儲(chǔ)單元組提供所述第二電源電壓時(shí)的驅(qū)動(dòng)能力。
19.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，設(shè)置有多組存儲(chǔ)單元，各組的工作電源電壓互不相同；根據(jù)所述工作電源電壓來確定所述存儲(chǔ)單元電源電路向每個(gè)存儲(chǔ)單元組提供所述第二電源電壓時(shí)的驅(qū)動(dòng)能力。
20.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中設(shè)置有多組存儲(chǔ)單元，各組的晶體管閾值電壓互不相同；根據(jù)所述晶體管閾值電壓來確定所述存儲(chǔ)單元電源電路向每個(gè)存儲(chǔ)單元組提供所述第二電源電壓時(shí)的驅(qū)動(dòng)能力。
21.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中根據(jù)所述半導(dǎo)體存儲(chǔ)器件的使用溫度來確定所述存儲(chǔ)單元電源電路提供所述第一電源電壓時(shí)的驅(qū)動(dòng)能力。
22.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中設(shè)置有多組存儲(chǔ)單元，各組中連接到位線的存儲(chǔ)單元的數(shù)目互不相同；根據(jù)所述連接到位線的存儲(chǔ)單元的數(shù)目和位線長(zhǎng)度中的至少一個(gè)來確定所述存儲(chǔ)單元電源電路向每個(gè)存儲(chǔ)單元組提供所述第一電源電壓時(shí)的驅(qū)動(dòng)能力。
23.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中設(shè)置有多組存儲(chǔ)單元，各組的晶體管閾值電壓互不相同；根據(jù)所述晶體管閾值電壓來確定所述存儲(chǔ)單元電源電路向每個(gè)存儲(chǔ)單元組提供所述第一電源電壓時(shí)的驅(qū)動(dòng)能力。
24.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中所述存儲(chǔ)單元電源電路能夠根據(jù)預(yù)定的控制信號(hào)在所述第一時(shí)段和所述第二時(shí)段中提供相同的單元電源電壓。
25.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中將所述存儲(chǔ)單元電源電路配置為，使得所述存儲(chǔ)單元電源電路提供所述第一電源電壓時(shí)的驅(qū)動(dòng)能力能夠根據(jù)預(yù)定的控制信號(hào)而進(jìn)行切換。
26.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中所述半導(dǎo)體存儲(chǔ)器件具有利用冗余補(bǔ)救缺陷的功能；在有待于補(bǔ)救缺陷的情況下，停止從所述存儲(chǔ)單元電源電路向待補(bǔ)救缺陷的所述存儲(chǔ)單元提供電源電壓。
27.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中所述半導(dǎo)體存儲(chǔ)器件具有利用冗余補(bǔ)救缺陷的功能；在不補(bǔ)救缺陷的情況下，停止從所述存儲(chǔ)單元電源電路向不被使用的冗余存儲(chǔ)單元提供電源電壓。
28.一種半導(dǎo)體集成電路，包括權(quán)利要求1所述的多個(gè)半導(dǎo)體存儲(chǔ)器件。
全文摘要
一種半導(dǎo)體存儲(chǔ)器件，包括包括觸發(fā)器的存儲(chǔ)單元以及用于向該存儲(chǔ)單元提供單元電源電壓的存儲(chǔ)單元電源電路，其中該存儲(chǔ)單元電源電路在第一時(shí)段提供一個(gè)單元電源電壓并且在第二時(shí)段提供一個(gè)不同的單元電源電壓。
文檔編號(hào)G11C11/417GK1892904SQ20061009599
公開日2007年1月10日 申請(qǐng)日期2006年6月30日 優(yōu)先權(quán)日2005年7月1日
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