專利名稱：一種定時控制電路的設計方法及電路的制作方法
技術領域：
本發(fā)明涉及到一種定時控制電路的設計方法及電路，特別適用于移動通信終端(如手機、移動掌上電腦等，以下統(tǒng)稱移動通訊終端)中使用的定時控制電路的設計方法及電路。
背景技術：
定時控制電路是指為在某個特定的時間執(zhí)行某個特定的操作而設置的軟件和硬件的總和。特定的時間是指人為或按程序設定的定時時間數據，特定的操作是指通過發(fā)出某個控制數據給功能模塊，使功能模塊根據控制數據進行相應的操作。
移動通信終端中定時控制操作繁多，例如手機中的基帶模塊對射頻輸入輸出模塊(以下簡稱RF模塊)和模擬/數字轉換模塊(以下簡稱A/D轉換模塊)的定時控制等。傳統(tǒng)的定時控制電路設計方法是設計一個定時控制模塊用于接收數字信號處理器(以下簡稱DSP)寫入的定時時間數據和控制數據，并且，在特定的時刻向功能模塊發(fā)送控制數據。另外，還設計一個時間判決模塊用于判斷幀計數器的時間數據與定時時間數據是否相同。當時間判決模塊判斷幀計數器的數據與DSP寫入的定時時間數據相等時，定時控制模塊就把相應的控制數據發(fā)送到功能模塊，達到定時控制的目的。這種定時控制電路每次只能給定時控制模塊寫入一個定時時間數據和一個控制數據，實現(xiàn)一次定時控制操作。如果需要多次操作，則要求DSP頻繁的寫數據操作，然后執(zhí)行，然后再寫、再執(zhí)行，不斷循環(huán)。這種定時控制電路從結構上講主要由定時控制模塊和時間判決模塊組成。在實際應用中上述定時控制模塊和時間判決模塊通常與其他模塊一同固化在某一需要定時控制的專用集成電路(以下簡稱ASIC)或者可編程門陣列(以下簡稱FPGA)中，如手機中的基帶處理電路。
這種定時控制電路控制起來較為麻煩，將加重DSP的處理負擔，并會增加軟件代碼的復雜度程度，效率較低，較大程度地影響了定時控制電路的穩(wěn)定性和可靠性等。

發(fā)明內容
本發(fā)明提出了一種靈活而簡易的定時控制電路設計方法及電路。根據本發(fā)明所提出的設計方法，設計兩個先入先出模塊(以下簡稱FIFO)，一個FIFO用于接收DSP寫入的定時時間數據(以下簡稱時間FIFO)，一個FIFO用于接收DSP寫入的控制數據(以下簡稱控制FIFO)，并且，在特定的時刻將控制數據發(fā)送到功能模塊。另外，和傳統(tǒng)設計方法一樣還設計一個時間判斷模塊用于進行時間數據的判斷。根據本發(fā)明設計方法設計的定時控制電路包括兩個FIFO和一個時間判決模塊，DSP寫入的定時時間數據和控制數據被分別存儲于時間FIFO和控制FIFO中，且時間FIFO中的定時時間數據與控制FIFO中的控制數據一一對應。當時間判決模塊判斷到時間FIFO中定時時間數據的與幀計數器中的數據相等時，就把控制FIFO中相應的控制數據發(fā)送出去，依此類推，直到寫入的控制數據全部發(fā)送完畢。當控制FIFO中數據全部發(fā)送完成后，DSP可以重新對時間FIFO和控制FIFO分別寫入新的數據。當然，根據需要可以隨時通過DSP增加或刪除定時時間數據和控制數據，以增加或減少定時控制操作。
在本發(fā)明的定時控制電路中DSP寫入的數據個數是由FIFO的深度決定的，假如FIFO的深度為32，那么DSP就可以一次寫入32個數據，定時控制電路就可以自動完成32個定時控制操作。當DSP輸入的數據要求在同一時刻發(fā)送多個數據時，控制FIFO會依據控制數據輸入的先后順序依次發(fā)送，以確保在同一時刻只發(fā)送一個數據，而不會造成誤操作。
本發(fā)明中所稱的模塊是指能實現(xiàn)某種特定功能的軟件和硬件的組合。例如數字信號處理器(簡稱DSP)是指能進行數字信號處理的軟件和硬件的組合。同樣，先入先出模塊(簡稱FIFO)和時間判決模塊等亦如此。在具體實施時，通常將若干個相互關聯(lián)的模塊固化在同一.ASIC電路或者FPGA中，形成某一具有特定功能的硬件電路。例如，手機中的基帶電路就是固化了定時控制模塊和時間判決模塊等若干相互關聯(lián)的模塊的硬件電路。顯然，根據本發(fā)明設計方法所設計的定時控制電路中兩個FIFO和時間判決模塊也可以和若干相互關聯(lián)的模塊一同固化成ASIC電路。并且，根據本發(fā)明設計方法所設計的定時控制電路可以用于所有需要進行定時控制的電路中。
本發(fā)明所提出的定時控制電路設計方法及電路不僅大大簡化了處理流程，也較大程度地提高了系統(tǒng)的穩(wěn)定性和可靠性等。


附圖1是傳統(tǒng)設計方法設計的定時控制電路的原理框圖附圖2是本發(fā)明設計方法設計的定時控制電路的原理框圖。
附圖3是本發(fā)明設計方法設計的手機基帶電路中定時控制電路實施例的原理框圖。
下面結合附圖和具體實施方式
對本發(fā)明做進一步的說明。
附圖1是傳統(tǒng)設計方法設計的定時控制電路的原理框圖。傳統(tǒng)定時控制電路由一個定時控制模塊和時間判決模塊組成，定時控制模塊能夠接收DSP寫入的定時時間數據和控制數據，并且，能夠向功能模塊發(fā)送控制模塊。時間判決模塊對幀計數器的時間數據和定時時間數據進行判斷，當兩者相等時，定時控制模塊就會向功能模塊發(fā)送控制數據。
附圖2是本發(fā)明設計方法設計的定時控制電路的原理框圖。在這個定時控制電路中有兩個FIFO，即時間FIFO和控制FIFO。定時時間數據和控制數據通過DSP分別輸入時間FIFO和控制FIFO，且兩個FIFO中的定時時間數據和控制數據一一對應。時間判斷器對時間FIFO中的時間數據和幀計數器中的數據進行比對，當兩者相等時，控制FIFO中與此相對應的控制數據被發(fā)送到所需的功能模塊。
另外，在本發(fā)明設計方法設計的定時控制電路中DSP寫入的數據個數是由FIFO的深度決定的，假如FIFO的深度為32，那么DSP就可以一次寫入32個數據，定時控制電路就可以自動完成32個定時操作。當DSP輸入的數據要求在同一時刻發(fā)送多個數據時，控制FIFO會依據控制數據的輸入順序依次發(fā)送，以便確保在同一時刻只發(fā)送一個數據，而不會造成誤操作。
具體實施例附圖3是本發(fā)明設計方法設計的定時控制電路用于手機中基帶處理模塊對射頻輸入輸出模塊(以下簡稱RF模塊)、模擬/數字轉換模塊(以下簡稱A/D模塊)定時控制的一個具體實施例。手機中基帶模塊常常需要對RF模塊和A/D模塊進行定時控制，如根據通訊需要，基帶模塊需要對RF射頻模塊進行發(fā)送或接收的定時控制，因此簡易而準確的進行定時控制十分重要。在本具體實施例中，基帶模塊中原來的定時控制電路中的定時控制模塊被時間FIFO和控制FIFO兩個模塊所取代。操作者通過DSP(或者其他微處理器)寫入多個定時時間數據和控制數據到時間FIFO和控制FIFO中，當時間判決模塊判斷基帶模塊中幀計數器的值等于時間FIFO中某個定時時間數據時，就把控制FIFO中相應的控制數據發(fā)出，從而完成定時控制的操作。另外，本具體實施例中設置FIFO的深度為16，即操作者可以一次輸入16個一一對應的定時時間數據和控制數據，由定時控制電路依次發(fā)出。并且，可以實現(xiàn)在同一時刻如有多個控制數據需發(fā)送時按照控制數據輸入的先后順序依次發(fā)送，從而避免系統(tǒng)的誤操作。
權利要求
1.一種定時控制電路的設計方法，通過數字信號處理器(簡稱DSP)寫入定時時間數據和控制數據，當時間判決模塊判斷到幀計數器的數據與定時時間數據相等時，控制數據被發(fā)出，其特征在于在定時控制模塊中設計了兩個先入先出模塊(簡稱FIFO)，一個用于接收DSP寫入的定時時間數據(簡稱時間FIFO)，一個用于接收DSP寫入的控制數據且在特定的時刻將控制數據發(fā)送到功能模塊(簡稱控制FIFO)，時間FIFO中的定時時間數據與控制FIFO中的控制數據一一對應，當時間判決模塊判斷到時間FIFO中的定時時間數據的與幀計數器中的數據相等時，控制FIFO就會把相應的控制數據發(fā)出，依此類推，直到寫入的控制數據全部發(fā)送完畢。
2.根據權利要求1所述設計方法，其特征在于DSP可以一次對時間FIFO和控制FIFO寫入多個一一對應的定時時間數據和控制數據。
3.根據權利要求1所述設計方法，其特征在于當在同一時刻需要發(fā)送多個控制數據時，控制FIFO會依據控制數據的輸入順序依次發(fā)送。
4.根據權利要求1所述設計方法，其特征在于時間FIFO、控制FIFO和時間判決模塊可以和若干相互關聯(lián)的模塊一同固化成專用集成電路，也可以采用可編程門陣列(簡稱FPGA)，通過軟件設置，實現(xiàn)專用集成電路的功能。
5.一種定時控制電路，包括DSP、幀計數器、時間判斷模塊，其特征在于電路中包括一個用于接收DSP寫入的定時時間數據的先入先出模塊(簡稱時間FIFO)，一個用于接收DSP寫入的控制數據且在特定的時刻將控制數據發(fā)送到功能模塊的先入先出模塊(簡稱控制FIFO)，時間FIFO中的定時時間數據與控制FIFO中的控制數據一一對應，當時間判斷模塊判斷到時間FIFO中的定時時間數據和幀計數器中的數據相等時，控制FIFO中的控制數據就會被發(fā)出，依此類推，直到寫入的控制數據全部發(fā)送完畢。
6.根據權利要求5所述定時控制電路，其特征在于DSP可以一次對時間FIFO和控制FIFO寫入多個一一對應的定時時間數據和控制數據。
7.根據權利要求5所述定時控制電路，其特征在于控制FIFO在同一時刻需要發(fā)送多個控制數據時會依據控制數據的輸入順序依次發(fā)送。
8.根據權利要求5所述定時控制電路，其特征在于時間FIFO、控制FIFO和時間判決模塊可以和若干相互關聯(lián)的模塊一同固化成專用集成電路，也可以采用可編程門陣列(簡稱FPGA)，通過軟件設置，實現(xiàn)專用集成電路的功能。
全文摘要
本發(fā)明提出了一種靈活而簡易的定時控制電路設計方法及電路。定時控制電路中通過數字信號處理器(以下簡稱DSP)寫入的定時時間數據和控制數據被分別存儲于兩個先入先出模塊(以下分別簡稱為時間FIFO和控制FIFO)中，時間FIFO中的定時時間數據與控制FIFO中的控制數據一一對應。每當時間判決器判斷到時間FIFO中定時時間數據的與幀計數器中的數據相等時，就把控制FIFO中相應的控制數據發(fā)出。依此類推，直到寫入的控制數據全部發(fā)送完畢。當控制FIFO中數據全部發(fā)送完成后，DSP可以重新對時間FIFO和控制FIFO分別寫入新的數據。
文檔編號G11C11/4076GK1937424SQ20061005449
公開日2007年3月28日 申請日期2006年7月27日 優(yōu)先權日2006年7月27日
發(fā)明者楊小勇, 林毅, 曹海濤, 鄭建宏 申請人:重慶重郵信科股份有限公司