專利名稱：半導體存儲系統(tǒng)和在其中傳輸寫入和讀取數(shù)據(jù)信號的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體存儲系統(tǒng)。更特別地，本發(fā)明涉及一種半導體存儲系統(tǒng)，其具有至少一個存儲器件、存儲控制器單元和可選的寄存器單元。這些元件中的每一個均包括接口電路，并且本發(fā)明還涉及在接口電路之間傳輸寫入和讀取數(shù)據(jù)信號的方法，這些數(shù)據(jù)信號均以具有特定脈沖串(burst)長度的信號脈沖串傳輸。
背景技術(shù)：
現(xiàn)在，在安裝有高速半導體存儲器件的存儲模塊中提供了分立的ECC模塊以用于檢測或糾正錯誤，該ECC模塊能夠檢測并可能修正由DRAM錯誤產(chǎn)生的信道錯誤或數(shù)據(jù)錯誤。然而，通常用于臺式個人計算機的傳統(tǒng)DIMM存儲模塊不具有檢測和糾正錯誤的能力。用于檢測和/或糾正錯誤但不用于數(shù)據(jù)存儲的附加模塊會額外地增加這樣系統(tǒng)的成本。
在傳統(tǒng)半導體存儲系統(tǒng)中，因為半導體存儲器件需要在特定時間間隔內(nèi)的特定數(shù)量的邊沿變化以恢復信號同步需要的時鐘周期，所以通過傳送附加的選通信號，即所謂的DQS信號，或者通過由數(shù)據(jù)總線傳送同步脈沖串實現(xiàn)對接收數(shù)據(jù)信號的時鐘恢復。由于可能與讀取數(shù)據(jù)或?qū)懭霐?shù)據(jù)沖突，同步脈沖串干擾總線上的數(shù)據(jù)通信，并且如果數(shù)據(jù)傳輸率高，將離散的DQS信號的傳輸用于同步總是很難的。
下一代DRAM增加的數(shù)據(jù)傳輸速度將會需要數(shù)據(jù)信號的差分傳輸，其幾乎加倍了存儲模塊上和存儲控制器模塊上的管腳數(shù)量。然而，由于這樣的管腳數(shù)量加倍是不可能的(布線、連接器管腳總數(shù)、DRAM球總數(shù)、MCH球總數(shù))，因此采用傳輸速度的額外增加是選擇。然而，在這種情況下，提供錯誤檢測和/或糾正能力是絕對必要的。

發(fā)明內(nèi)容
因此，本發(fā)明目的在于提供上述類型的半導體存儲系統(tǒng)和用于在這樣的半導體存儲系統(tǒng)中的接口電路之間傳輸讀取和寫入數(shù)據(jù)信號的方法，其中至少在被傳輸?shù)膶懭霐?shù)據(jù)信號中實現(xiàn)了錯誤的檢測和/或糾正而不需要增加半導體存儲模塊和/或存儲控制器上的管腳數(shù)量。另外，可以同步碼元而不需要通過總線傳輸額外的同步脈沖串。
根據(jù)本發(fā)明的一個方面，具有至少一個存儲器件的半導體存儲系統(tǒng)包括存儲控制器單元和可選的寄存器單元，其每一個都包括接口電路，數(shù)據(jù)傳輸線在接口電路之間延伸，且每一條可用于以具有特定脈沖串長度的信號脈沖串，將寫入和讀取信號從存儲控制器單元傳輸?shù)酱鎯ζ骷约皬拇鎯ζ骷鬏數(shù)酱鎯刂破鲉卧?，并且可選地，從寄存器單元傳輸?shù)酱鎯ζ骷约皬拇鎯ζ骷鬏數(shù)郊拇嫫鲉卧?br> 根據(jù)本發(fā)明的另一方面，接口電路適于與至少每第n信號脈沖串一起傳輸附加位，該附加位至少擴展寫入數(shù)據(jù)脈沖串的脈沖串長度。根據(jù)本發(fā)明的一個方面提出的脈沖串長度的這個擴展允許附加位用作關(guān)于錯誤檢測或糾正的信息。這個設(shè)計的另一優(yōu)點在于它在每個脈沖串提供了的更多時間用于傳輸指令和地址信息，并且在具有CA信號的點對點傳輸?shù)拇鎯ο到y(tǒng)(其稱為P2P CA系統(tǒng))中，例如，現(xiàn)在每條線路(lane)、每個脈沖串可以傳輸20位。這減少了必須的CA線路數(shù)量和管腳數(shù)量。由于預(yù)定數(shù)量的CA命令能夠通過P2P-CA-總線傳送是重要的，因此擴展的DQ脈沖串長度也影響CA總線上的傳送，使得每個脈沖串能夠傳送更多信息。
注意，可以僅通過錯誤檢測算法處理讀取數(shù)據(jù)，其中存儲控制單元在讀取錯誤的情況下可以簡單地重復讀取操作。因此，對于寫入數(shù)據(jù)和讀取數(shù)據(jù)脈沖串，可以有區(qū)別地處理借助于附加位的脈沖串長度擴展，以使得與讀取數(shù)據(jù)脈沖串相比，寫入數(shù)據(jù)中包括更多附加位。后者也包括一種方法，該方法中僅僅擴展寫入數(shù)據(jù)脈沖串而沒有擴展讀取數(shù)據(jù)脈沖串。然而，如果使得數(shù)據(jù)讀取和寫入脈沖串的附加位數(shù)量相等，則可以簡化接口電路的電路設(shè)計。
此外，本發(fā)明的另一方面允許脈沖串長度為例如20位并使用所有或一些附加位作為同步模式(synchronization pattern)。這使得容易補償由增加的接口操作速度引起的開銷。并且，不存在可能與寫入和/或讀取請求脈沖串沖突的附加的同步脈沖串。
因此，由根據(jù)本發(fā)明的方法提出的措施可以一方面在根據(jù)本發(fā)明的半導體存儲系統(tǒng)中實現(xiàn)有效的錯誤檢測和/或糾正算法，另一方面可以實現(xiàn)在不需要傳輸DQS信號或附加同步脈沖串的情況下進行的簡化的碼元同步，其中所述措施將脈沖串長度擴展多個附加位，所述附加位可用作ECC模式和/或用作同步模式。
在根據(jù)本發(fā)明的半導體存儲系統(tǒng)中，附加位優(yōu)選與每個信號脈沖串一起且通常以相同數(shù)量傳輸。
為了檢測和/或糾正錯誤，附加位包含關(guān)于指定數(shù)據(jù)單元的錯誤檢測和/或糾正代碼。如果在這樣的半導體存儲系統(tǒng)中經(jīng)由X8接口來傳輸例如128位數(shù)據(jù)位加上32位附加位，則錯誤糾正可使用32位，由此使非常有效的錯誤糾正算法容易。即使與每個脈沖串一起傳輸兩個附加位，也可能實現(xiàn)高效的錯誤糾正。
在根據(jù)本發(fā)明的半導體存儲系統(tǒng)中，此外，優(yōu)選假設(shè)附加位包含用于碼元同步的特定最小數(shù)量的邊沿變化。此外，附加位可以形成特定同步模式，以使得這個信息可以通過時鐘數(shù)據(jù)恢復電路(CDR電路)用在DRAM存儲芯片、存儲控制器模塊或用于碼元同步的寄存器上。
當然，可以結(jié)合這兩種提出的附加位的應(yīng)用，即一方面作為錯誤檢測和/或糾正位，另一方面作為同步位。
在下面和關(guān)于附圖的描述中將會更加詳細地說明本發(fā)明上述和進一步的目的和要素。
考慮到接下來的具體實施例的詳細描述，特別是當與附圖結(jié)合起來時，本發(fā)明的上述和進一步的方面、特征和優(yōu)點將會變得顯而易見，其中在各附圖中相同的附圖標記用來表示相同的元件。


圖1是根據(jù)本發(fā)明實施例的半導體存儲系統(tǒng)的示意圖，包括半導體存儲模塊和存儲控制器模塊；圖2說明了根據(jù)本發(fā)明的優(yōu)選方法的信號-時間圖，該方法用于在半導體存儲系統(tǒng)中傳輸寫入和讀取數(shù)據(jù)信號；和圖3示出了在半導體存儲系統(tǒng)中用于傳輸寫入和讀取數(shù)據(jù)信號的傳統(tǒng)方法的信號-時間圖。
具體實施例方式
在下面通過圖1和圖2對本發(fā)明優(yōu)選實施例的描述之前，是對說明用于傳輸寫入和讀取數(shù)據(jù)信號的常規(guī)方法的圖3的現(xiàn)有技術(shù)信號-時間圖的描述。根據(jù)這個傳輸方法并基于在第一條線A中示出的頻率fb1的基本時鐘，例如在與1250-625ps的周期長度PPR_b1相對應(yīng)的頻率范圍fb1＝800-1600MHz內(nèi)，和基于在第二條線B中示出并直接得自根據(jù)線A的基本時鐘的頻率1.5xfb1的基本時鐘，例如在與750-416ps的周期長度相對應(yīng)的1333-2400MHz的頻率范圍內(nèi)，根據(jù)“2N”規(guī)則產(chǎn)生任一個具有在第三條線C中示出的周期長度Tper_ref的參考時鐘fref，所述“2N”規(guī)則意味著CA單元間隔是根據(jù)第二條線B的基本時鐘的周期長度的兩倍?；蛘?，根據(jù)“4N”規(guī)則產(chǎn)生具有在第五條線E中示出的周期長度Tper_ref的參考時鐘周期(4N)fref，所述“4N”規(guī)則意味著CA單元間隔是在圖3的第二條線中示出的基本時鐘周期的周期長度的四倍?；蚋鶕?jù)”2N”規(guī)則或根據(jù)”4N”規(guī)則，根據(jù)線C的參考時鐘fref或根據(jù)線E的參考時鐘的每一個指定了在線D和F中分別指定的CA單元間隔Tper_CA。
最底下的線G說明了具有脈沖串長度BL＝16的“正常”16位數(shù)據(jù)傳輸脈沖串，或者如果使用了2N規(guī)則，則數(shù)據(jù)傳輸脈沖串具有脈沖串長度BL＝8，在每個CMD信號的周期Tper_CA中出現(xiàn)，例如在圖3的第四線D和在第六線F中分別表示它們。以下，圖1將用于描述根據(jù)本發(fā)明的優(yōu)選實施例的半導體存儲系統(tǒng)的優(yōu)選實施例，圖2用于描述其操作模式和根據(jù)本發(fā)明方法的優(yōu)選實例。半導體存儲模塊10(例如DIMM存儲模塊)含有例如四個存儲器件11、12、13、14，和可選擇的寄存器單元15a(虛線表示)，每一個具有接口電路1、2、3、4和5a。這里，必須提到除了在半導體存儲模塊上，寄存器單元15a也可以設(shè)置在存儲控制器模塊20上，在這種情況下用15b表示，并且那個寄存器單元(15b)的接口電路用5b表示。命令和地址信號(CA)經(jīng)過CA線系統(tǒng)從存儲控制器20傳送到存儲模塊10。寫入和讀取數(shù)據(jù)信號DQ經(jīng)過DQ線系統(tǒng)從存儲控制器20傳輸?shù)皆O(shè)置在存儲模塊10上的存儲器件11-14，和從這些存儲器件11-14傳輸?shù)酱鎯刂破髂K20。也在存儲模塊10上提供DQ線系統(tǒng)，用于傳輸寫入和讀取數(shù)據(jù)。
如上所述，本發(fā)明可以采用接口電路1-4，5a(或者5b)能夠適于與至少每第n數(shù)據(jù)信號脈沖串一起傳輸至少擴展寫入數(shù)據(jù)的脈沖串長度的附加位。在優(yōu)選實施例中，這些附加位加入到讀取和寫入數(shù)據(jù)信號脈沖串，并可以用于檢測和/或糾正錯誤和/或在特定的接收接口電路中實現(xiàn)碼元同步。
因此，與如上面借助于圖3所述的傳統(tǒng)的8或16位的脈沖串長度比較，根據(jù)本發(fā)明，例如加入2或4位附加位，分別將脈沖串長度擴展到10或20位。當然，例如40或70等的脈沖串長度是可能的，即通常的2k+x的脈沖串長度(包括附加位)，2k是沒有附加位的脈沖串長度，x是附加位數(shù)。
然而，如上所述，對于寫入和讀取數(shù)據(jù)脈沖串，可以區(qū)別地處理脈沖串長度的擴展。
可以每個線路或每個脈沖串地使用由附加位提供的錯誤檢測和/或糾正信息。例如，如果每個脈沖串傳輸4個附加位并且通過X8接口每個脈沖串總共傳輸160位，則32位可用于錯誤糾正測量。這能實現(xiàn)高效錯誤糾正。利用這種傳輸方法，即使兩個附加位也可以實現(xiàn)高效錯誤糾正。
此外，加入到普通的脈沖串長度的附加位允許在特定接口電路中的數(shù)據(jù)信號DQ接收上的時鐘信號同步，由此使得單獨傳輸同步脈沖串不是必要的。
在圖2中，信號-時間圖說明了被附加位ZB擴展的脈沖串長度(例如BL-16)原理上是怎樣在接口電路1-4、5a(在圖1中可選為5b)中產(chǎn)生的。在此，圖2僅僅示出了圖3的信號的一部分而不是全部。
在圖2的第一條線BI中表示的基本時鐘ffd通過加倍圖3的線A中示出的基本時鐘的頻率而產(chǎn)生，以使得現(xiàn)在具有4個附加位的總共20位的脈沖串長度BL，例如，能夠容納在“4N”規(guī)則的第二條線EI中示出的參考時鐘的雙倍周期2xTper中，或容納在圖2的第三條線FI中示出的”4N”規(guī)則的CA信號的周期Tper中。以這種方法擴展的這些20位脈沖串在圖2的最后一條線GI中示出。在該例中，假定頻率fbl的基本時鐘是800-1600MHz(在圖3中的線A)，根據(jù)圖2的線BI的基本時鐘ffd的時鐘頻率是加倍，即1600-3200MHz，與625-313ps的周期長度Tper_fd相對應(yīng)，由此通過位長度BL＝20的數(shù)據(jù)信號脈沖串實現(xiàn)的數(shù)據(jù)傳輸頻率是1600-3200MHz。
指定的頻率和周期長度僅僅是例子，并不能認為限制本發(fā)明。同樣，附加位的數(shù)量和總的位長度BL也僅僅是例子。
已經(jīng)描述了在半導體存儲系統(tǒng)中用于傳輸寫入和讀取數(shù)據(jù)信號的新的和改進的方法和裝置的優(yōu)選實施例，可以相信本領(lǐng)域的技術(shù)人員可以對這里闡述的示范提出其它修改、改動和改變。因此可以理解所有的這些改動、修改和改變落到本發(fā)明的范圍內(nèi)，如所附權(quán)利要求所限定的。
附圖標記列表1-4，5a，5b 接口電路10 半導體存儲模塊11-14 半導體存儲器件15a，15b寄存器單元DQ 寫入和讀取數(shù)據(jù)信號CA 命令和地址信號fb1，TPER_b1基本時鐘的頻率和周期長度(線A)1.5×fb11.5倍的頻率fbl(線B)(2N)fref，TPER_ref根據(jù)2N規(guī)則的參考時鐘頻率和周期長度(2N)fCA，TPER_CA根據(jù)2N規(guī)則的命令信號CMD的頻率和周期長度(4N)fref，TPER_ref根據(jù)4N規(guī)則的參考時鐘的頻率和周期長度(4N)fCA，TPER_CA根據(jù)4N規(guī)則的命令信號CMD的頻率和周期長度BL 脈沖串長度ZB 附加位ffd＝2fb1雙倍基本時鐘頻率
權(quán)利要求
1.一種半導體存儲系統(tǒng)，包括至少一個包括接口電路的存儲器件；和存儲控制單元，包括通過數(shù)據(jù)傳輸線耦合到該至少一個存儲器件的接口電路的接口電路；其中數(shù)據(jù)傳輸線用于以具有特定脈沖串長度的信號脈沖串將寫入和讀取數(shù)據(jù)信號傳輸?shù)胶蛡鬏敵鲈撝辽僖粋€存儲器件，并傳輸出和傳輸?shù)酱鎯刂破鲉卧?，且其中接口電路配置為至少與每第n信號脈沖串一起傳輸至少擴展寫入數(shù)據(jù)的脈沖串長度的附加位(ZB)。
2.如權(quán)利要求1的系統(tǒng)，進一步包括包含接口電路的寄存器單元，其中數(shù)據(jù)傳輸線用于以具有特定脈沖串長度的信號脈沖串將寫入和讀取數(shù)據(jù)信號傳輸出和傳輸?shù)皆摷拇嫫鲉卧?br> 3.根據(jù)權(quán)利要求1的半導體存儲系統(tǒng)，其中附加位也與讀取數(shù)據(jù)脈沖串一起傳輸。
4.根據(jù)權(quán)利要求1的半導體存儲系統(tǒng)，其中使用每個信號脈沖串配置該至少一個存儲器件和該存儲控制器單元的接口電路。
5.根據(jù)權(quán)利要求1的半導體存儲系統(tǒng)，其中該至少一個存儲器件和該存儲控制單元的接口電路以保持基本相同的數(shù)量傳輸附加位。
6.根據(jù)權(quán)利要求1的半導體存儲系統(tǒng)，其中附加位包括關(guān)于指定數(shù)據(jù)單元的錯誤檢測和/或糾正代碼。
7.根據(jù)權(quán)利要求1的半導體存儲系統(tǒng)，其中附加位包括用于碼元同步的最小數(shù)量的邊沿轉(zhuǎn)變。
8.根據(jù)權(quán)利要求7的半導體存儲系統(tǒng)，其中附加位包括特定的同步模式。
9.根據(jù)權(quán)利要求1的半導體存儲系統(tǒng)，其中該至少一個存儲器件是DDR-DRAM存儲器件。
10.一種用于在提供在半導體存儲系統(tǒng)中的至少一個存儲器件和存儲控制器單元中的接口電路之間傳輸寫入和讀取數(shù)據(jù)信號的方法，包括以具有特定脈沖串長度的信號脈沖串傳輸數(shù)據(jù)信號；和至少與每第n信號脈沖一起傳輸至少擴展寫入數(shù)據(jù)脈沖串的脈沖串長度的若干附加位。
11.根據(jù)權(quán)利要求10的用于傳輸寫入和讀取數(shù)據(jù)信號的方法，其中附加位也與讀取數(shù)據(jù)脈沖串一起傳輸。
12.根據(jù)權(quán)利要求10的用于傳輸寫入和讀取數(shù)據(jù)信號的方法，其中利用每個信號脈沖串來傳輸附加位。
13.根據(jù)權(quán)利要求10的用于傳輸寫入和讀取數(shù)據(jù)信號的方法，其中對于每個脈沖串，附加位的數(shù)量保持相同。
14.根據(jù)權(quán)利要求10的用于傳輸寫入和讀取數(shù)據(jù)信號的方法，其中附加位包括關(guān)于指定數(shù)據(jù)單元的錯誤檢測和/或糾正代碼。
15.根據(jù)權(quán)利要求10的用于傳輸寫入和讀取數(shù)據(jù)信號的方法，其中附加位包括用于碼元同步的特定最小數(shù)量的邊沿轉(zhuǎn)變。
16.根據(jù)權(quán)利要求15的用于傳輸寫入和讀取數(shù)據(jù)信號的方法，其中該最小數(shù)量的邊沿轉(zhuǎn)變包含在連續(xù)的附加位中。
17.根據(jù)權(quán)利要求15的用于傳輸寫入和讀取數(shù)據(jù)信號的方法，其中附加位形成特定同步模式。
18.根據(jù)權(quán)利要求10的用于傳輸寫入和讀取數(shù)據(jù)信號的方法，其中，包括附加位，脈沖串長度是20。
19.根據(jù)權(quán)利要求18的用于傳輸寫入和讀取數(shù)據(jù)信號的方法，其中包含在脈沖串中的附加位的數(shù)量為四。
全文摘要
用于在接口電路之間傳輸寫入和讀取數(shù)據(jù)信號的半導體存儲系統(tǒng)包括至少一個存儲器件、存儲控制器單元和可選的半導體存儲系統(tǒng)的寄存器單元，其中數(shù)據(jù)信號每個都以具有特定脈沖串長度的信號脈沖串傳輸。該系統(tǒng)的特征在于至少與每第n信號脈沖一起傳輸擴展脈沖串長度的若干附加位。
文檔編號G11C7/00GK1825468SQ20051013804
公開日2006年8月30日 申請日期2005年11月15日 優(yōu)先權(quán)日2004年11月15日
發(fā)明者H·魯克鮑爾, C·西歇爾特, D·薩維納克, P·格雷戈里烏斯, P·瓦爾納 申請人:因芬尼昂技術(shù)股份公司