專利名稱：在半導(dǎo)體存儲器內(nèi)控制時鐘信號的裝置與方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器，更具體而言，涉及一種操作時鐘控制器，其用于控制外部時鐘的操作頻率使得該操作頻率不超出預(yù)定頻率。
背景技術(shù)：
隨著DRAM的數(shù)據(jù)處理速率增加，DRAM的性能也增加。因此，已在改善DRAM的數(shù)據(jù)處理速度方面花費(fèi)大量努力。然而，若DRAM的市場尚未充分形成，則即使生產(chǎn)了具有高數(shù)據(jù)處理速度的DRAM，有時亦會發(fā)生將該DRAM作為降低等級的產(chǎn)品，即具有比該高數(shù)據(jù)處理速率低的操作速度的DRAM出售。例如，盡管可以商業(yè)數(shù)量生產(chǎn)DDR500，但若DDR500的需求尚未充分建立，則DDR500必需降低等級且取代在市場上占據(jù)主要型號的DDR400而出售。然而，盡管其被降低等級銷售，但DDR500仍然可作為具較高數(shù)據(jù)處理速度的DDR500來操作。因此，存在著惡意廠商便宜地購買DDR500并且通過對該DRAM進(jìn)行超時鐘處理(Over-clocking)而使用快速數(shù)據(jù)處理字元來生產(chǎn)模塊的可能性。因此，為保護(hù)DRAM賣方，需要使DRAM一旦降低等級便不能在超時鐘條件下操作。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種操作時鐘控制器，其防止半導(dǎo)體存儲器在操作頻率高于預(yù)定頻率的超時鐘條件下操作。
本發(fā)明的另一目的在于提供一種操作時鐘控制方法，其防止半導(dǎo)體存儲器在操作頻率高于預(yù)定頻率的超時鐘條件下操作。
根據(jù)本發(fā)明的一方面，提供一種操作時鐘控制器，其包括時鐘緩沖器，其用于緩沖外部時鐘，以由此輸出內(nèi)部時鐘；單元延遲組，其用于順序延遲該內(nèi)部時鐘，以由此輸出多個經(jīng)延遲的時鐘；相位檢測塊，其用于在該內(nèi)部時鐘的上升沿處檢測所述經(jīng)延遲的時鐘的邏輯電平，以由此輸出對應(yīng)的相位檢測信號；取樣脈沖產(chǎn)生器，其用于輸出在該內(nèi)部時鐘的預(yù)定點(diǎn)處產(chǎn)生的取樣信號；鎖存塊，其用于通過在該取樣信號被輸入的點(diǎn)處取樣及鎖存所述相位檢測信號而輸出相位檢測鎖存信號；及頻率檢測塊，其用于通過邏輯組合該相位檢測鎖存信號而輸出頻率檢測信號。
根據(jù)本發(fā)明的另一方面，提供一種操作時鐘控制方法，其包括以下步驟通過緩沖外部時鐘而輸出內(nèi)部時鐘；及通過順序延遲該內(nèi)部時鐘而輸出多個經(jīng)延遲的時鐘；在該內(nèi)部時鐘的上升沿處檢測該延遲時鐘的邏輯電平，以由此輸出對應(yīng)的相位檢測信號；輸出在內(nèi)部時鐘的預(yù)定點(diǎn)處產(chǎn)生的取樣信號；通過在該取樣信號被輸入的點(diǎn)處取樣及鎖存所述相位檢測信號而輸出相位檢測鎖存信號；輸出使能信號以響應(yīng)外部指令；以及通過邏輯組合該相位檢測鎖存信號而輸出頻率檢測信號。


通過下面結(jié)合附圖對優(yōu)選實(shí)施例的描述，本發(fā)明的上述和其它目的及特征將變得顯而易見，其中圖1為描述根據(jù)本發(fā)明優(yōu)選實(shí)施例的操作時鐘控制器的塊圖；圖2為描述圖1中所示的單元延遲組的塊圖；圖3為描繪圖1中所示的相位檢測塊中相位檢測器的示意性電路圖；圖4為描繪圖1中所示的取樣脈沖產(chǎn)生器的示意性電路圖；圖5為描繪圖1中所示的鎖存塊的鎖存的示意性電路圖；圖6為描繪圖1中所示的過濾器使能塊的示意性電路圖；圖7為描繪圖1中所示的序列檢測塊的示意性電路圖；圖8至圖9為展示當(dāng)操作頻率為4ns時本發(fā)明的操作的時序圖；
圖10為展示當(dāng)操作頻率偏差為5％時本發(fā)明的操作的時序圖。
具體實(shí)施例方式
下文中，將參看附圖詳細(xì)描述根據(jù)本發(fā)明的操作時鐘控制器。
圖1為描述根據(jù)本發(fā)明優(yōu)選實(shí)施例的操作時鐘控制器的塊圖。
如圖所示，操作時鐘控制器包括時鐘緩沖器100、單元延遲組200、相位檢測塊300、取樣脈沖產(chǎn)生器400、鎖存塊500、過濾器使能塊600，及序列檢測塊700。
時鐘緩沖器100緩沖外部時鐘CLK，以由此輸出內(nèi)部時鐘CLK2N。第一內(nèi)部時鐘CLK2N輸入到單元延遲組200，單元延遲組200具有多個單元延遲且順序輸出多個延遲時鐘CLKD<0:5>。相位檢測塊300輸出對應(yīng)于延遲時鐘CLKD<0:5>的多個相位檢測信號PD<0:5>。取樣脈沖產(chǎn)生器400輸出在內(nèi)部時鐘CLK2N的下降沿或上升沿處的取樣信號CLK4NP。舉例而言，取樣信號CLK4NP可在內(nèi)部時鐘CLK2N的第二下降沿處形成。鎖存塊500取樣并鎖存相位檢測信號PD<0:5>以在取樣信號CLK4NP被供應(yīng)時輸出相位檢測鎖存信號PD_LAT<0:5>。過濾器使能塊600輸出使能信號DET_EN，其用于使能本發(fā)明的操作時鐘控制器以響應(yīng)外部指令。序列檢測塊700檢測一系列相位檢測鎖存信號PD_LAT<0:5>，以由此輸出頻率檢測信號TCK_DET。
圖2為描述圖1中所示的單元延遲組200的塊圖。
如圖所示，單元延遲組200具有六個彼此串聯(lián)連接的單元延遲210_A至210_F。內(nèi)部時鐘CLK2N被輸入至第一延遲單元210_A，第一延遲單元210_A將內(nèi)部時鐘CLK2N延遲預(yù)定的單元延遲時間，以由此輸出第一延遲時鐘CLKD<0>。第二單元延遲210_B將第一延遲時鐘CLKD<0>延遲該單元延遲時間，以由此輸出第二延遲時鐘CLKD<1>。第三單元延遲210_C將第二延遲時鐘CLKD<1>延遲該單元延遲時間以輸出第三延遲時鐘CLKD<2>。第四單元延遲210_D將第三延遲時鐘CLKD<2>延遲該單元延遲時間以輸出第四延遲時鐘CLKD<3>。第五單元延遲210_E將第四延遲時鐘CLKD<3>延遲該單元延遲時間以輸出第五延遲時鐘CLKD<4>。最終，第六單元延遲210_F將第五延遲時鐘CLKD<4>延遲該單元延遲時間以輸出第六延遲時鐘CLKD<5>。
圖3為描繪圖1中所示的相位檢測塊300中相位檢測器310的示意性電路圖。
相位檢測器300中包括多個相位檢測器310并且這些相位檢測器310彼此并聯(lián)連接。每個相位檢測器310在內(nèi)部時鐘CLK2N的上升沿處檢測對應(yīng)的延遲時鐘CLKD<0:5>的相位。
圖4為描繪圖1中所示的取樣脈沖產(chǎn)生器400的示意性電路圖。
如圖所示，取樣脈沖產(chǎn)生器400包括脈沖產(chǎn)生器410、第一反相塊420、第一鎖存器430、第一及第二D觸發(fā)器(flip-flop)、第一及第二反相器I1及I2、第一NAND門ND1，及第一NOR門NOR1。
通過第一反相器I1使輸入至取樣脈沖產(chǎn)生器400的內(nèi)部時鐘CLK2N反相，隨后將其作為時鐘用于第一及第二D觸發(fā)器DEF1及DEF2。第一及第二D觸發(fā)器彼此串聯(lián)連接且形成移位寄存器，該移位寄存器用于在內(nèi)部時鐘CLK2N的第二下降沿處產(chǎn)生4ns時鐘脈沖的取樣信號CLK4NP。本文中，為了控制取樣信號CLK4NP使其不是被連續(xù)輸出的時鐘信號而是僅具有一個脈沖的信號，取樣脈沖產(chǎn)生器400中包括第一反相塊420，其中取樣信號CLK4NP及上電信號(power-up signal)PWRUP輸入至該第一反相塊420；第一鎖存器430，其用于鎖存來自第一反相塊420的輸出；第一NAND門ND1，其中來自第二D觸發(fā)器DEF2的輸出及來自第一鎖存器430的輸出被輸入至該第一NAND門ND1；第二輸入，其用于將來自第一NAND門的輸出反相。
同時，取樣脈沖產(chǎn)生器400的D觸發(fā)器的數(shù)目決定半導(dǎo)體存儲器的操作頻率的可用范圍。換言之，所述取樣信號CLK4NP產(chǎn)生于內(nèi)部時鐘CLK2N的第二下降沿，因?yàn)橛糜趯?nèi)部時鐘CLK2N反相的第一反相器及兩個D觸發(fā)器DEF1和DEF2被用于圖4所示的取樣脈沖產(chǎn)生器400。
圖5為描繪圖1中所示的鎖存塊500的鎖存器510的示意性電路圖。
如圖所示，鎖存器510包括第一及第二PMOS晶體管P1及P2、多個NMOS晶體管N1及N2，及第三反相器I3。
第一PMOS晶體管連接至電源電壓VDD且受控于經(jīng)由柵極輸入的上電信號PWRUP。NMOS晶體管N1及N2在第一PMOS晶體管P1的漏極與地電壓GND之間彼此串聯(lián)連接且受控于相位檢測信號PD及取樣信號CLK4NP。第三反相器I3連接至第一PMOS晶體管P1的漏極。第二PMOS晶體管P2連接于電源電壓VDD與第一PMOS晶體管P1的漏極之間。
圖5中所示的鎖存器510被提供用于每一個相位檢測信號PD<0:5>。因此，多個鎖存器510彼此并聯(lián)連接并且在將取樣信號CLK4NP輸入至鎖存塊500時鎖存相位檢測信號PD<0:5>的邏輯電平，以由此輸出相位檢測鎖存信號PD LAT<0:5>。
圖6為描繪圖1中所示的過濾器使能塊600的示意性電路圖。
如圖所示，過濾器使能塊600具有受控于外部模式寄存器組信號MRSP6的第二反相塊610、用于鎖存來自第二反相塊610的輸出的第二鎖存器620、用于將來自第二鎖存器620的輸出反相的第四反相器I4，以及用于延遲來自第四反相器I4的輸出的延遲塊630。本文中，外部模式寄存器組信號MRSP6自半導(dǎo)體存儲裝置的外部輸出。
第二反相塊610受控于有源的低上電信號PWRUP及有源的高外部模式寄存器組信號MRSP6。因此，若上電信號PWRUP的電平為“低(L)”，則第二反相塊610輸出電源電壓VDD；若外部模式寄存器組信號MRSP6的電平為“高(H)”，則第二反相塊610輸出地電壓GND。在操作的早期階段，第二反相塊610受控于上電信號PWRUP且輸出電源電壓。隨后，在啟動模式寄存器組信號MRSP6之后，第二反相塊610輸出地電壓。
第二鎖存器620使自第二反相塊610輸出的地電壓GND反相。因此，來自第二鎖存器610的輸出具有邏輯電平“H”。第四反相器I4使來自第二鎖存器620的輸出反相為邏輯電平“L”。延遲塊630延遲自第四反相器I4輸出的邏輯電平“L”輸出，以由此輸出檢測使能信號DET_EN。將檢測使能信號DET_EN直接輸入至序列檢測塊700或?qū)⑵渑c序列檢測塊700的輸出邏輯組合。
圖7為描繪圖1所示的序列檢測塊700的示意性電路圖。
序列檢測塊700通過檢測一系列相位檢測鎖存信號PD_LAT<0:5>及邏輯組合相位檢測鎖存信號PD_LAT<0:5>，來輸出頻率檢測信號TCK_DET。亦即，通過檢測相位檢測鎖存信號PD_LAT<0:5>的序列，序列檢測塊700檢測外部時鐘CLK的操作頻率。若該操作頻率高于預(yù)定頻率，例如4ns，則不啟動頻率檢測信號TCK_DET；若該操作頻率低于預(yù)定頻率，則啟動頻率檢測信號TCK_DET。
圖8至圖9為當(dāng)操作頻率為4ns時本發(fā)明的操作的時序圖。
參看圖9，當(dāng)操作頻率為4ns時，頻率檢測信號TCK_DET被啟動至邏輯電平“H”。另外，當(dāng)操作頻率高于4ns時，例如5ns、7.5ns及15ns，頻率檢測信號TCK_DET的邏輯電平為“L”。本文中，將頻率檢測信號TCK_DET的波形分類為FF型、TT型、SS型。FF型表示脈沖信號的時鐘歪斜(clock skew)為“快”。SS型表示該時鐘歪斜為“慢”，以及TT型表示該時鐘歪斜為“典型的”。
圖10為展示在操作頻率偏差5％的條件下的本發(fā)明操作的時序圖。
圖10展示當(dāng)操作頻率的低脈沖寬度與高脈沖寬度出現(xiàn)5％偏差時本發(fā)明工作適當(dāng)。
本發(fā)明防止半導(dǎo)體存儲器在外部時鐘的操作頻率高于預(yù)定頻率的條件下進(jìn)行操作。
本申請含有與在2005年2月28日向韓國專利局(Korean PatentOffice)提交的韓國專利申請2005-16758號相關(guān)的主題，該案的全部內(nèi)容以引用的方式并入本文中。
雖然已關(guān)于特定實(shí)施例描述了本發(fā)明，但熟習(xí)此項(xiàng)技術(shù)者將明顯看出，可在不偏離所附權(quán)利要求中限定的本發(fā)明的精神及范疇的情況下進(jìn)行各種改變及修正。
主要元件符號說明100時鐘緩沖器200單元延遲組210_A至210_F 單元延遲300相位檢測塊310相位檢測器400取樣脈沖產(chǎn)生器410脈沖產(chǎn)生器420第一反相塊430第一鎖存器500鎖存塊510鎖存器600過濾器使能塊610第二反相塊620第二鎖存器630延遲700序列檢測塊。
權(quán)利要求
1.一種用于半導(dǎo)體存儲器中的操作時鐘控制器，包括緩沖裝置，其用于緩沖外部時鐘，以由此輸出內(nèi)部時鐘；頻率檢測裝置，其用于輸出頻率檢測信號，該頻率檢測信號在該內(nèi)部時鐘的頻率低于預(yù)定頻率時具有第一邏輯電平，且在該內(nèi)部時鐘的頻率高于該預(yù)定頻率時具有第二邏輯電平，其中該預(yù)定頻率低于該半導(dǎo)體存儲裝置的最大操作頻率。
2.如權(quán)利要求1的操作時鐘控制器，其中所述頻率檢測裝置包括單元延遲組，其用于順序延遲所述內(nèi)部時鐘，以由此輸出多個經(jīng)延遲的時鐘；相位檢測裝置，其用于在所述內(nèi)部時鐘的上升沿處檢測經(jīng)延遲的時鐘的邏輯電平，以由此輸出對應(yīng)的相位檢測信號；取樣脈沖產(chǎn)生裝置，其用于輸出產(chǎn)生于所述內(nèi)部時鐘的預(yù)定點(diǎn)處的取樣信號；鎖存裝置，其用于在該取樣信號被輸入的點(diǎn)處通過對該相位檢測信號進(jìn)行取樣及鎖存而輸出相位檢測鎖存信號；以及頻率檢測裝置，其用于通過邏輯組合該相位檢測鎖存信號而輸出所述頻率檢測信號。
3.如權(quán)利要求2的操作時鐘控制器，進(jìn)一步包括使能信號產(chǎn)生裝置，其用于產(chǎn)生使能信號以響應(yīng)外部指令，其中所述使能信號及所述相位檢測鎖存信號被邏輯組合并用于產(chǎn)生所述頻率檢測信號。
4.如權(quán)利要求3的操作時鐘控制器，其中所述單元延遲組包括多個單元延遲。
5.如權(quán)利要求4的操作時鐘控制器，其中所述取樣脈沖產(chǎn)生器包括第一反相器，其用于使所述內(nèi)部時鐘反相，以由此輸出經(jīng)反相的內(nèi)部時鐘；彼此串聯(lián)連接的第一和第二D觸發(fā)器，其用于分別接收所述經(jīng)反相的內(nèi)部時鐘作為時鐘；第二反相器，其用于接收所述取樣信號以及外部上電信號；鎖存器，其用于鎖存來自所述第二反相器的輸出；NAND門，其用于接收來自所述第二D觸發(fā)器的輸出以及來自所述鎖存器的輸出；第三反相器，其用于使來自所述NAND門的輸出反相；脈沖產(chǎn)生器，其用于通過使用來自所述第二D觸發(fā)器的輸出而產(chǎn)生脈沖；以及NOR門，其用于通過接收來自該脈沖產(chǎn)生器的輸出以及來自所述第三反相器的輸出的輸出而輸出所述取樣信號。
6.如權(quán)利要求5的操作時鐘控制器，其中所述鎖存裝置包括第一PMOS晶體管，其受控于所述外部上電信號且連接至電源電壓；第一和第二NMOS晶體管，其串聯(lián)連接于所述第一PMOS晶體管的漏極與地電壓之間并且分別受控于所述相位檢測信號和所述取樣信號；反相器，其連接至所述第一PMOS晶體管的漏極；以及第二PMOS晶體管，其連接于電源電壓與第一PMOS晶體管的漏極之間并且受控于來自所述反相器的輸出。
7.如權(quán)利要求6的操作時鐘控制器，其中所述使能信號產(chǎn)生裝置包括第一反相器，其受控于所述外部指令；鎖存器，其用于鎖存來自第一反相器的輸出；第二反相器，其用于將來自所述鎖存器的輸出反相；以及延遲，其用于延遲來自所述第二反相器的輸出。
8.如權(quán)利要求2的操作時鐘控制器，進(jìn)一步包含使能信號產(chǎn)生裝置，其用于產(chǎn)生使能信號以響應(yīng)外部指令，其中該使能信號與該頻率檢測信號邏輯地組合。
9.如權(quán)利要求8的操作時鐘控制器，其中所述單元延遲組包括多個單元延遲。
10.如權(quán)利要求9的操作時鐘控制器，其中所述取樣脈沖產(chǎn)生器包括第一反相器，其用于使所述內(nèi)部時鐘反相，以由此輸出經(jīng)反相的內(nèi)部時鐘；彼此串聯(lián)連接的第一和第二D觸發(fā)器，其用于分別接收所述經(jīng)反相的內(nèi)部時鐘作為時鐘；第二反向器，其用于接收所述取樣信號以及外部上電信號；鎖存器，其用于鎖存來自所述第二反相器的輸出；NAND門，其用于接收來自所述第二D觸發(fā)器的輸出以及來自所述鎖存器的輸出；第三反相器，其用于使來自所述NAND門的輸出反相；脈沖產(chǎn)生器，其用于通過使用來自所述第二D觸發(fā)器的輸出而產(chǎn)生脈沖；以及NOR門，其用于通過接收所述脈沖產(chǎn)生器的輸出以及所述第三反相器的輸出而輸出所述取樣信號。
11.如權(quán)利要求10的操作時鐘控制器，其中所述鎖存裝置包括第一PMOS晶體管，其受控于外部上電信號并且連接至電源電壓；第一和第二NMOS晶體管，其串聯(lián)連接于第一PMOS晶體管的漏極與地電壓之間并且分別受控于所述相位檢測信號和所述取樣信號；反相器，其連接至所述第一PMOS晶體管的漏極；以及第二PMOS晶體管，其連接于電源電壓與第一PMOS晶體管的漏極之間并且受控于所述反相器的輸出。
12.如權(quán)利要求11的操作時鐘控制器，其中所述使能信號產(chǎn)生裝置包括第一反相器，其受控于所述外部指令；鎖存器，其用于鎖存來自所述第一反相器的輸出；第二反相器，其用于使來自所述鎖存器的輸出反相；以及延遲，其用于延遲來自第二反相器的輸出。
13.一種用于半導(dǎo)體存儲器的操作時鐘控制方法，其包含以下步驟(a)通過緩沖外部時鐘而輸出內(nèi)部時鐘；及(b)輸出頻率檢測信號，其在該內(nèi)部時鐘的頻率低于預(yù)定頻率時具有第一邏輯電平，并且在該內(nèi)部時鐘的頻率高于預(yù)定頻率時具有第二邏輯電平，其中所述預(yù)定頻率低于該半導(dǎo)體存儲器的最大操作頻率。
14.如權(quán)利要求13的操作時鐘控制方法，其中所述步驟(b)包括(b1)通過順序延遲所述內(nèi)部時鐘而輸出多個經(jīng)延遲的時鐘；(b2)在該內(nèi)部時鐘的上升沿處檢測所述經(jīng)延遲的時鐘的邏輯電平，以由此輸出對應(yīng)的相位檢測信號；(b3)輸出產(chǎn)生于該內(nèi)部時鐘的預(yù)定點(diǎn)處的取樣信號；(b4)通過在該取樣信號被輸入的點(diǎn)處取樣并鎖存所述相位檢測信號而輸出相位檢測鎖存信號；(b5)輸出使能信號以響應(yīng)外部指令而；以及(b6)通過邏輯組合所述相位檢測鎖存信號而輸出該頻率檢測信號。
15.如權(quán)利要求13的操作時鐘控制方法，其中所述步驟(b)包括(b1)通過順序延遲該內(nèi)部時鐘而輸出多個經(jīng)延遲的時鐘；(b2)在該內(nèi)部時鐘的上升沿處檢測所述經(jīng)延遲的時鐘的邏輯電平，以由此輸出對應(yīng)的相位檢測信號；(b3)輸出產(chǎn)生于該內(nèi)部時鐘的預(yù)定點(diǎn)處的取樣信號；(b4)通過在該取樣信號被輸入的點(diǎn)處取樣并鎖存該相位檢測信號而輸出相位檢測鎖存信號；(b5)通過邏輯組合該相位檢測鎖存信號而輸出該頻率檢測信號；(b6)輸出使能信號以響應(yīng)外部指令；以及(b7)邏輯組合所述頻率檢測信號以及所述使能信號，以由此控制操作時鐘控制器的操作。
全文摘要
一種操作時鐘控制器，其用于防止半導(dǎo)體存儲器在外部時鐘的操作頻率高于預(yù)定頻率時操作。該操作時鐘控制器包括時鐘緩沖器，其用于緩沖外部時鐘以輸出內(nèi)部時鐘；單元延遲組，其用于順序延遲該內(nèi)部時鐘以輸出多個經(jīng)延遲的時鐘；相位檢測塊，其用于在該內(nèi)部時鐘的上升沿處檢測所述經(jīng)延遲的時鐘的邏輯電平以輸出相位檢測信號；取樣脈沖產(chǎn)生器，其用于輸出產(chǎn)生于該內(nèi)部時鐘的預(yù)定點(diǎn)處的取樣信號；鎖存塊，其用于通過在該取樣信號被輸入的點(diǎn)處取樣并鎖存該相位檢測信號而輸出相位檢測鎖存信號；以及頻率檢測塊，其用于通過邏輯組合該相位檢測鎖存信號而輸出頻率檢測信號。
文檔編號G11C7/00GK1828772SQ20051008431
公開日2006年9月6日 申請日期2005年7月12日 優(yōu)先權(quán)日2005年2月28日
發(fā)明者許晃, 崔俊基 申請人:海力士半導(dǎo)體有限公司