專利名稱：基于ram及fpga的先進(jìn)先出型存儲器及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是存儲器技術(shù)領(lǐng)域，具體是一種基于RAM及FPGA的先進(jìn)先出型存儲器及其控制方法。
背景技術(shù)：
現(xiàn)有數(shù)據(jù)通信(傳輸)中多采用先進(jìn)先出型存儲器(FIFO)作為緩存單元。而先進(jìn)先出型存儲器(FIFO)的存儲容量很小，其價格卻非常昂貴，要想增加存儲容量就得使用大容量且昂貴的先進(jìn)先出型存儲器(FIFO)，使其成本巨增，這樣就限制了數(shù)據(jù)通信技術(shù)的快速發(fā)展與推廣。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于RAM及FPGA的先進(jìn)先出型存儲器及其控制方法。本發(fā)明可解決現(xiàn)有先進(jìn)先出型存儲器(FIFO)存儲容量很小，其價格卻非常昂貴的問題。它由第一RAM隨機存儲器1、第二RAM隨機存儲器2、FPGA可編程邏輯矩陣3組成；第一RAM隨機存儲器1的數(shù)據(jù)地址輸出輸入總線端連接FPGA可編程邏輯矩陣3的第一數(shù)據(jù)地址輸入輸出總線端，第二RAM隨機存儲器2的數(shù)據(jù)地址輸出輸入總線端連接FPGA可編程邏輯矩陣3的第二數(shù)據(jù)地址輸入輸出總線端，第一RAM隨機存儲器1的讀寫控制信號輸入端連接FPGA可編程邏輯矩陣3的第一讀寫控制信號輸出端，第二RAM隨機存儲器2的讀寫控制信號輸入端連接FPGA可編程邏輯矩陣3的第二讀寫控制信號輸出端，F(xiàn)PGA可編程邏輯矩陣3的左側(cè)為數(shù)據(jù)輸出總線端，F(xiàn)PGA可編程邏輯矩陣3的右側(cè)為數(shù)據(jù)輸入總線端；其FPGA可編程邏輯矩陣3的內(nèi)部控制方法步驟為在FPGA可編程邏輯矩陣3右側(cè)數(shù)據(jù)輸入總線端有數(shù)據(jù)輸入時，F(xiàn)PGA可編程邏輯矩陣3通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器1處在寫的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器2處在讀的狀態(tài)，并將上述數(shù)據(jù)處理后寫入第一RAM隨機存儲器1中001；在第一RAM隨機存儲器1中儲存有一定容量的數(shù)據(jù)后，F(xiàn)PGA可編程邏輯矩陣3通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器1處在讀的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器2處在寫的狀態(tài)，F(xiàn)PGA可編程邏輯矩陣3從第一RAM隨機存儲器1中讀出數(shù)據(jù)并處理后從FPGA可編程邏輯矩陣3的左側(cè)數(shù)據(jù)輸出總線端輸出，同時FPGA可編程邏輯矩陣3將其右側(cè)數(shù)據(jù)輸入總線端輸入的數(shù)據(jù)寫入第二RAM隨機存儲器2中002；當(dāng)?shù)谝籖AM隨機存儲器1中的數(shù)據(jù)讀取完時，F(xiàn)PGA可編程邏輯矩陣3通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器1處在寫的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器2處在讀的狀態(tài)003；FPGA可編程邏輯矩陣3從第二RAM隨機存儲器2中讀出數(shù)據(jù)并處理后從FPGA可編程邏輯矩陣3的左側(cè)數(shù)據(jù)輸出總線端輸出，同時FPGA可編程邏輯矩陣3將其右側(cè)數(shù)據(jù)輸入總線端輸入的數(shù)據(jù)繼續(xù)寫入第一RAM隨機存儲器1中004；當(dāng)?shù)诙AM隨機存儲器2中的數(shù)據(jù)讀取完時，F(xiàn)PGA可編程邏輯矩陣3通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器1處在讀的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器2處在寫的狀態(tài)，F(xiàn)PGA可編程邏輯矩陣3從第一RAM隨機存儲器1中讀出數(shù)據(jù)并處理后從FPGA可編程邏輯矩陣3的左側(cè)數(shù)據(jù)輸出總線端輸出，同時FPGA可編程邏輯矩陣3將其右側(cè)數(shù)據(jù)輸入總線端輸入的數(shù)據(jù)寫入第二RAM隨機存儲器2中并返回運行003步驟005。本發(fā)明能夠代替現(xiàn)有先進(jìn)先出型存儲器(FIFO)，它的容量大、價格低、速度高，并具有結(jié)構(gòu)簡單、性能穩(wěn)定、容易制造的優(yōu)點。


圖1是本發(fā)明的整體結(jié)構(gòu)示意圖，圖2是本發(fā)明中FPGA可編程邏輯矩陣3內(nèi)部控制方法步驟的流程示意圖。
具體實施例方式結(jié)合圖1、圖2說明本實施方式，它由第一RAM隨機存儲器1、第二RAM隨機存儲器2、FPGA可編程邏輯矩陣3組成；第一RAM隨機存儲器1的數(shù)據(jù)地址輸出輸入總線端連接FPGA可編程邏輯矩陣3的第一數(shù)據(jù)地址輸入輸出總線端，第二RAM隨機存儲器2的數(shù)據(jù)地址輸出輸入總線端連接FPGA可編程邏輯矩陣3的第二數(shù)據(jù)地址輸入輸出總線端，第一RAM隨機存儲器1的讀寫控制信號輸入端連接FPGA可編程邏輯矩陣3的第一讀寫控制信號輸出端，第二RAM隨機存儲器2的讀寫控制信號輸入端連接FPGA可編程邏輯矩陣3的第二讀寫控制信號輸出端，F(xiàn)PGA可編程邏輯矩陣3的左側(cè)為數(shù)據(jù)輸出總線端，F(xiàn)PGA可編程邏輯矩陣3的右側(cè)為數(shù)據(jù)輸入總線端。第一RAM隨機存儲器1、第二RAM隨機存儲器2選用的型號為CY7C1049CV33，F(xiàn)PGA可編程邏輯矩陣選用的型號為Cyclone公司的EP1C6Q240C8。FPGA可編程邏輯矩陣3的內(nèi)部控制方法步驟為在FPGA可編程邏輯矩陣3右側(cè)數(shù)據(jù)輸入總線端有數(shù)據(jù)輸入時，F(xiàn)PGA可編程邏輯矩陣3通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器1處在寫的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器2處在讀的狀態(tài)，并將上述數(shù)據(jù)處理后寫入第一RAM隨機存儲器1中001；在第一RAM隨機存儲器1中儲存有一定容量的數(shù)據(jù)后，F(xiàn)PGA可編程邏輯矩陣3通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器1處在讀的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器2處在寫的狀態(tài)，F(xiàn)PGA可編程邏輯矩陣3從第一RAM隨機存儲器1中讀出數(shù)據(jù)并處理后從FPGA可編程邏輯矩陣3的左側(cè)數(shù)據(jù)輸出總線端輸出，同時FPGA可編程邏輯矩陣3將其右側(cè)數(shù)據(jù)輸入總線端輸入的數(shù)據(jù)寫入第二RAM隨機存儲器2中002；當(dāng)?shù)谝籖AM隨機存儲器1中的數(shù)據(jù)讀取完時，F(xiàn)PGA可編程邏輯矩陣3通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器1處在寫的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器2處在讀的狀態(tài)003；FPGA可編程邏輯矩陣3從第二RAM隨機存儲器2中讀出數(shù)據(jù)并處理后從FPGA可編程邏輯矩陣3的左側(cè)數(shù)據(jù)輸出總線端輸出，同時FPGA可編程邏輯矩陣3將其右側(cè)數(shù)據(jù)輸入總線端輸入的數(shù)據(jù)繼續(xù)寫入第一RAM隨機存儲器1中004；當(dāng)?shù)诙AM隨機存儲器2中的數(shù)據(jù)讀取完時，F(xiàn)PGA可編程邏輯矩陣3通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器1處在讀的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器2處在寫的狀態(tài)，F(xiàn)PGA可編程邏輯矩陣3從第一RAM隨機存儲器1中讀出數(shù)據(jù)并處理后從FPGA可編程邏輯矩陣3的左側(cè)數(shù)據(jù)輸出總線端輸出，同時FPGA可編程邏輯矩陣3將其右側(cè)數(shù)據(jù)輸入總線端輸入的數(shù)據(jù)寫入第二RAM隨機存儲器2中并返回運行003步驟005。
權(quán)利要求
1.基于RAM及FPGA的先進(jìn)先出型存儲器，其特征在于它由第一RAM隨機存儲器(1)、第二RAM隨機存儲器(2)、FPGA可編程邏輯矩陣(3)組成；第一RAM隨機存儲器(1)的數(shù)據(jù)地址輸出輸入總線端連接FPGA可編程邏輯矩陣(3)的第一數(shù)據(jù)地址輸入輸出總線端，第二RAM隨機存儲器(2)的數(shù)據(jù)地址輸出輸入總線端連接FPGA可編程邏輯矩陣(3)的第二數(shù)據(jù)地址輸入輸出總線端，第一RAM隨機存儲器(1)的讀寫控制信號輸入端連接FPGA可編程邏輯矩陣(3)的第一讀寫控制信號輸出端，第二RAM隨機存儲器(2)的讀寫控制信號輸入端連接FPGA可編程邏輯矩陣(3)的第二讀寫控制信號輸出端，F(xiàn)PGA可編程邏輯矩陣(3)的左側(cè)為數(shù)據(jù)輸出總線端，F(xiàn)PGA可編程邏輯矩陣(3)的右側(cè)為數(shù)據(jù)輸入總線端。
2.基于RAM及FPGA的先進(jìn)先出型存儲器的控制方法，其特征在于FPGA可編程邏輯矩陣(3)的內(nèi)部控制方法步驟為在FPGA可編程邏輯矩陣(3)右側(cè)數(shù)據(jù)輸入總線端有數(shù)據(jù)輸入時，F(xiàn)PGA可編程邏輯矩陣(3)通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器(1)處在寫的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器(2)處在讀的狀態(tài)，并將上述數(shù)據(jù)處理后寫入第一RAM隨機存儲器(1)中(001)；在第一RAM隨機存儲器(1)中儲存有一定容量的數(shù)據(jù)后，F(xiàn)PGA可編程邏輯矩陣(3)通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器(1)處在讀的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器(2)處在寫的狀態(tài)，F(xiàn)PGA可編程邏輯矩陣(3)從第一RAM隨機存儲器(1)中讀出數(shù)據(jù)并處理后從FPGA可編程邏輯矩陣(3)的左側(cè)數(shù)據(jù)輸出總線端輸出，同時FPGA可編程邏輯矩陣(3)將其右側(cè)數(shù)據(jù)輸入總線端輸入的數(shù)據(jù)寫入第二RAM隨機存儲器(2)中(002)；當(dāng)?shù)谝籖AM隨機存儲器(1)中的數(shù)據(jù)讀取完時，F(xiàn)PGA可編程邏輯矩陣(3)通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器(1)處在寫的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器(2)處在讀的狀態(tài)(003)；FPGA可編程邏輯矩陣(3)從第二RAM隨機存儲器(2)中讀出數(shù)據(jù)并處理后從FPGA可編程邏輯矩陣(3)的左側(cè)數(shù)據(jù)輸出總線端輸出，同時FPGA可編程邏輯矩陣(3)將其右側(cè)數(shù)據(jù)輸入總線端輸入的數(shù)據(jù)繼續(xù)寫入第一RAM隨機存儲器(1)中(004)；當(dāng)?shù)诙AM隨機存儲器(2)中的數(shù)據(jù)讀取完時，F(xiàn)PGA可編程邏輯矩陣(3)通過第一讀寫控制信號輸出端控制第一RAM隨機存儲器(1)處在讀的狀態(tài)，通過第二讀寫控制信號輸出端控制第二RAM隨機存儲器(2)處在寫的狀態(tài)，F(xiàn)PGA可編程邏輯矩陣(3)從第一RAM隨機存儲器(1)中讀出數(shù)據(jù)并處理后從FPGA可編程邏輯矩陣(3)的左側(cè)數(shù)據(jù)輸出總線端輸出，同時FPGA可編程邏輯矩陣(3)將其右側(cè)數(shù)據(jù)輸入總線端輸入的數(shù)據(jù)寫入第二RAM隨機存儲器(2)中并返回運行(003)步驟(005)。
全文摘要
基于RAM及FPGA的先進(jìn)先出型存儲器及其控制方法，它涉及的是存儲器技術(shù)領(lǐng)域。它可解決現(xiàn)有先進(jìn)先出型存儲器(FIFO)存儲容量很小，其價格卻非常昂貴的問題。1的數(shù)據(jù)地址總線端接3的第一總線端，2的數(shù)據(jù)地址總線端接3的第二總線端，1的讀寫控制信號輸入端接3的第一讀寫控制信號輸出端，2的讀寫控制信號輸入端接3的第二讀寫控制信號輸出端，3的左側(cè)為數(shù)據(jù)輸出總線端，3的右側(cè)為數(shù)據(jù)輸入總線端；3的控制方法步驟為3右側(cè)的數(shù)據(jù)總線端輸入的數(shù)據(jù)分別存入到1或2中，在1或2中的數(shù)據(jù)讀取完時再從2或1中讀取并由3左側(cè)的數(shù)據(jù)總線端輸出。本發(fā)明能代替現(xiàn)有FIFO，并具有容量大、高速、低價的優(yōu)點。
文檔編號G11C8/00GK1716213SQ20051000995
公開日2006年1月4日 申請日期2005年4月29日 優(yōu)先權(quán)日2005年4月29日
發(fā)明者付平, 黃燦杰, 劉兆慶, 毛凱 申請人:哈爾濱工業(yè)大學(xué)