專利名稱：偏置電壓施加電路和半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，更詳細地說，涉及檢測流過半導(dǎo)體存儲裝置的存儲單元的電流并高速地判定其存儲狀態(tài)的讀出技術(shù)。
背景技術(shù)：
在半導(dǎo)體存儲裝置中，為了讀出其存儲單元的存儲狀態(tài)，利用有各種各樣的方法。以作為非易失性的半導(dǎo)體存儲裝置之一的閃速存儲器為例進行說明。閃速存儲器被構(gòu)成為各存儲單元具有浮動?xùn)沤Y(jié)構(gòu)的存儲晶體管，根據(jù)注入到各存儲單元的浮動?xùn)诺碾姾?電子)的積蓄量而存儲信息。具體來說，在將很多電子注入到浮動?xùn)诺臓顟B(tài)下，難以在溝道區(qū)域內(nèi)形成反轉(zhuǎn)層，因此存儲單元的閾值電壓變高(定義為程序狀態(tài))。另一方面，在從浮動?xùn)欧懦鲭娮拥臓顟B(tài)下，就容易在溝道區(qū)域內(nèi)形成反轉(zhuǎn)層，該存儲單元的閾值電壓變低(定義為消去狀態(tài))。為了高速地判定選擇的存儲單元的狀態(tài)是上述程序狀態(tài)還是上述消去狀態(tài)，準備好具有程序狀態(tài)和消去狀態(tài)的中間的閾值電壓的參考存儲單元，并輸入到差動輸入型的感應(yīng)放大器電路中。
這種存儲單元的讀出電路的基本電路結(jié)構(gòu)如圖8所示(根據(jù)情況稱為現(xiàn)有例1)。圖8所示的感應(yīng)電路被構(gòu)成為具有偏置電壓施加電路102，該偏置電壓施加電路102通過分別對于從多個存儲單元中選擇作為讀出對象的選擇存儲單元100和參考存儲單元101，個別地施加規(guī)定的偏置電壓，從而供給對應(yīng)于各個存儲狀態(tài)而流過選擇存儲單元100和參考存儲單元101的各存儲單元電流。偏置電壓施加電路102的結(jié)構(gòu)為被分離成負載電路103、和調(diào)整施加到選擇存儲單元100和參考存儲單元101上的偏置電壓的偏置電壓調(diào)整電路104。因此，上述偏置電壓從規(guī)定的內(nèi)部電源電壓經(jīng)由負載電路103和偏置電壓調(diào)整電路104，被施加到選擇存儲單元100和參考存儲單元101的各位線Bmain、Bref上，最終被施加到選擇存儲單元100和參考存儲單元101上。
偏置電壓施加電路102將對應(yīng)于選擇存儲單元100的存儲狀態(tài)的存儲單元電流Imain在第1輸出節(jié)點(node)Nout1變換為電壓電平，將對應(yīng)于參考存儲單元101的存儲狀態(tài)的參考存儲單元電流Iref在第2輸出節(jié)點Nout2變換為電壓電平，在下一級差動放大型的感應(yīng)放大器105，檢測兩輸出節(jié)點的電壓差，進行選擇存儲單元100的存儲狀態(tài)的判定。因此，為了實現(xiàn)高速讀出，就需要充分確保兩輸出節(jié)點的電壓差。
負載電路103一般如圖所示由晶體管構(gòu)成，有時也有代替晶體管而由電阻元件構(gòu)成。然而，根據(jù)上述要求，如圖8所示的現(xiàn)有例1那樣，一般多是利用以簡單的結(jié)構(gòu)而得到較高增益的電流反射鏡型負載電路103。在現(xiàn)有例1中，由P溝道MOSFET(以下稱為PMOS)構(gòu)成。
但是，伴隨存儲容量的大容量化，與偏置電壓施加電路102相連接的存儲單元數(shù)目增大，偏置電壓施加電路102應(yīng)讀驅(qū)動的電容量有增大的傾向，此外，根據(jù)以低電壓進行讀出工作的要求等，需要實現(xiàn)耐噪聲且更高速的讀出。作為關(guān)聯(lián)對策，提出并實踐了以下方案，即，以寄生在選擇存儲單元100和參考存儲單元101的各位線Bmain、Bref的寄生電容相等的方式來構(gòu)成存儲單元陣列，使兩電流路徑上的負載平衡，使讀出工作中的過渡響應(yīng)特性相同。
具體地說，存在以下的方法，即，使與包含選擇存儲單元的存儲器陣列塊相鄰接的其他存儲器陣列塊的位線成為選擇狀態(tài)，通過與參考存儲單元一側(cè)的位線相連接，而使與感應(yīng)放大器的各輸入連接的寄生電容相等，來實現(xiàn)讀出工作的高速化(例如，參照日本專利公開公報2003-77282號，及D.Elmhurst等人的“A 1.8V 128Mb 125MHzMulti-level Cell Flash Memory with Flexible Read While Write”、ISSCC Digest of Technical Papers、pp.286-287、2003年2月)。
實現(xiàn)了關(guān)聯(lián)位線間的寄生電容的平衡化的結(jié)構(gòu)的情況下，與選擇存儲單元的地址(存儲陣列內(nèi)的位置)相對應(yīng)，兩位線的任一個與選擇存儲單元相連接，另一個與參考存儲單元相連接。對偏置電壓施加電路的負載電路使用如圖8所示的電流反射鏡型的負載電路的情況下，成為非對稱的結(jié)構(gòu)，因此要設(shè)法防止由該非對稱性引起的讀出性能的降低。例如，提出了日本專利公開公報2003-77282號所公開的偏置電壓施加電路(以下根據(jù)情況稱為現(xiàn)有例2)，其結(jié)構(gòu)如圖9所示，設(shè)有選擇晶體管200，對應(yīng)于選擇存儲單元的地址而控制選擇晶體管的導(dǎo)通截止，選擇存儲單元一側(cè)的位線固定地連接在非對稱的負載電路的一側(cè)。而且，提出了在D.Elmhurst等人的“A 1.8V 128Mb 125MHzMulti-level Cell Flash Memory with Flexible Read While Write”、ISSCC Digest of Technical Papers、pp.286-287、2003年2月公開的偏置電壓調(diào)整電路(以下根據(jù)情況稱為現(xiàn)有例3)，其結(jié)構(gòu)如圖10所示，設(shè)有用于切換電流反射鏡的朝向的開關(guān)晶體管300，對應(yīng)于選擇存儲單元的地址而使任一個開關(guān)晶體管300打開，選擇存儲單元一側(cè)的位線固定地連接在非對稱的負載電路的一側(cè)。
然而，在圖9所示的現(xiàn)有例2的偏置電壓施加電路中，由于在左右位線的互換上選擇晶體管200需要額外的1級，且額外的電阻成分被附加到存儲單元電流路徑上，因而，位線的CR(電容電阻積)增加，過渡特性惡化，成為阻礙高速讀出的主要因素。
此外，在圖10所示的現(xiàn)有例3的偏置電壓施加電路中，PMOS的開關(guān)晶體管300的Vds(漏極·源極間電壓)大致成為0V，因此，其導(dǎo)通電阻變高，在負載電路103的PMOS的柵電位變成與漏極電位相等之前需要時間。因此，其間，由于電流反射鏡未正常工作，因而成為阻礙高速讀出的主要因素。
此外，現(xiàn)有例2和3的任一偏置電壓施加電路的負載電路103都是非對稱的，因此，在下一級感應(yīng)放大器的輸入節(jié)點的負載電容上就產(chǎn)生差值，存在由關(guān)聯(lián)過渡響應(yīng)特性不同而阻礙高速讀出的危險。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述問題點而作出的，其目的在于，提供一種解決了上述非對稱型負載電路的問題、能以完全對稱型來實現(xiàn)高增益、可高速且穩(wěn)定地進行讀出工作的偏置電壓施加電路以及具備該偏置電壓施加電路半導(dǎo)體存儲裝置。
為了達到上述目的的本發(fā)明涉及的偏置電壓施加電路，其通過分別對從排列多個存儲單元而成的主存儲器陣列中選擇出的選擇儲存單元和參考存儲單元來個別地施加規(guī)定的偏置電壓，從而將對應(yīng)于各個存儲狀態(tài)而流過上述選擇存儲單元和上述參考存儲單元的各存儲單元電流變換為電壓電平并輸出，其第1特征在于，具有電流供給到上述選擇存儲單元一側(cè)的第1偏置電路；電流供給到上述參考存儲單元一側(cè)的第2偏置電路，上述第1偏置電路和上述第2偏置電路由相同的偏置電路構(gòu)成，上述各偏置電路分別具有第1有源元件，其在電源節(jié)點和結(jié)合節(jié)點(junction node)之間控制電流，以便抑制上述結(jié)合節(jié)點的電壓電平的變動；第2有源元件，其在電源節(jié)點和輸出節(jié)點之間控制電流，以使上述輸出節(jié)點的電壓電平與另一側(cè)的上述偏置電路的上述結(jié)合節(jié)點的電壓電平相反方向地變化；第3有源元件，在上述結(jié)合節(jié)點和電流供給節(jié)點之間，將從上述第1有源元件供給的電流供給到上述選擇存儲單元或上述參考存儲單元，并且將上述電流供給節(jié)點的電壓電平抑制在規(guī)定電平；第4有源元件，在上述輸出節(jié)點和上述電流供給節(jié)點之間，將從上述第2有源元件供給的電流供給到上述選擇存儲單元或上述參考存儲單元，并且將上述電流供給節(jié)點的電壓電平抑制在規(guī)定電平。
本發(fā)明涉及的偏置電壓施加電路在上述第1特征中，優(yōu)選上述第1有源元件和上述第2有源元件由P溝道MOSFET形成，進而優(yōu)選上述第3有源元件和上述第4有源元件由N溝道MOSFET形成。
根據(jù)具備上述第1特征的本發(fā)明涉及的偏置電壓施加電路，由于電流供給到選擇存儲單元一側(cè)的第1偏置電路、和電流供給到參考存儲單元一側(cè)的第2偏置電路是由相同的偏置電路構(gòu)成的，因此可采用完全對稱型的電路結(jié)構(gòu)，可以消除現(xiàn)有的非對稱型負載電路的問題點。而且，通過第1有源元件的存在，結(jié)合節(jié)點對應(yīng)于電流供給的存儲單元電流的大小而使電壓電平變化，由于該振幅被某種程度控制，因此對于存儲單元電流的變化的追隨性較高。另一方面，通過第2有源元件的存在，被抑制了的振幅的對方的結(jié)合節(jié)點的變化表現(xiàn)為自身的輸出節(jié)點的電壓變化，因此自身的存儲單元電流比對方的存儲單元電流大的情況下，結(jié)合節(jié)點的電壓電平變得比對方的高，第2有源元件的電流供給能力下降，自身的輸出節(jié)點的電壓電平下降。同時，對方的第2有源元件的電流供給能力上升，對方的輸出節(jié)點的電壓電平上升。因此，由于2個偏置電路的輸出節(jié)點間的電壓差對應(yīng)于各存儲單元電流的電流差而被較大地放大，因而能得到高增益。進而，電流供給節(jié)點的電壓電平由第3及第4有源元件抑制，因此在抑制電流供給節(jié)點的電壓振幅的同時，在輸出節(jié)點能得到大的電壓振幅。即，通過將大的位線電容與輸出節(jié)點分離從而能實現(xiàn)高速讀出。相反，自身的存儲單元電流比對方的存儲單元電流小的情況下，產(chǎn)生與上述完全相反的現(xiàn)象，成為與選擇存儲單元和參考存儲單元反轉(zhuǎn)相同的結(jié)果。因此，即使選擇存儲單元與偏置電路相連接也能實現(xiàn)同樣的高速讀出。
本發(fā)明涉及的偏置電壓施加電路的第2特征在于，在上述第1特征中，上述第1偏置電路的上述第1有源元件和上述第2偏置電路的上述第2有源元件由電流反射鏡連接，上述第2偏置電路的上述第1有源元件和上述第1偏置電路的上述第2有源元件由電流反射鏡連接。
根據(jù)具備上述第2特征的本發(fā)明涉及的偏置電壓施加電路，由于基本上實現(xiàn)了上述第1特征的偏置電壓施加電路，因而能起到同樣的作用效果。具體的說，由于能得到分別與偏置電壓施加電路的差動輸出電流反射鏡連接的高增益輸出，因此能得到比通常的電流反射鏡連接更高的增益輸出。
本發(fā)明涉及的偏置電壓施加電路，在第1或第2特征中，在相同的偏置條件下，上述第1有源元件和上述第2有源元件的電流供給能力相同，上述第3有源元件和上述第4有源元件的電流供給能力相同?；蛘?，在相同的偏置條件下，上述第1有源元件和上述第2有源元件的電流供給能力不同，上述第3有源元件和上述第4有源元件的電流供給能力不同。本發(fā)明涉及的偏置電壓施加電路能根據(jù)第1有源元件和第2有源元件的電流供給能力的調(diào)整、及第3有源元件和第4有源元件的電流供給能力的調(diào)整來調(diào)整增益或過渡響應(yīng)特性。
進而，本發(fā)明涉及的偏置電壓施加電路，除了上述第1特征，其第3特征在于，上述第1有源元件由源極與上述電源節(jié)點連接、柵極和漏極與上述結(jié)合節(jié)點連接的P溝道MOSFET的方式形成；上述第2有源元件由源極與上述電源節(jié)點連接、漏極與上述輸出節(jié)點連接、柵極與另一側(cè)的上述偏置電路的上述結(jié)合節(jié)點連接的P溝道MOSFET的方式形成；上述第3有源元件由源極與上述電流供給節(jié)點連接、漏極與上述結(jié)合節(jié)點連接、對柵極供給規(guī)定的中間電壓的N溝道MOSFET的方式形成；上述第4有源元件由源極與上述電流供給節(jié)點連接、漏極與上述輸出節(jié)點連接、對柵極供給上述中間電壓的N溝道MOSFET的方式形成。
根據(jù)具備上述第3特征的本發(fā)明涉及的偏置電壓施加電路，由于基本上實現(xiàn)了上述第1特征的偏置電壓施加電路，因而能起到同樣的作用效果。更具體的說，由于能實現(xiàn)上述第2特征的偏置電壓施加電路，因而能起到同樣的作用效果。
為了達到上述目的的本發(fā)明涉及的偏置電壓施加電路，其通過分別對從排列多個存儲單元而成的主存儲器陣列中選擇出的選擇儲存單元和參考存儲單元來個別地施加規(guī)定的偏置電壓，從而將對應(yīng)于各個存儲狀態(tài)而流過上述選擇存儲單元和上述參考存儲單元的各存儲單元電流變換為電壓電平并輸出，其第4特征在于，具有電流供給到上述選擇存儲單元一側(cè)的第1偏置電路；電流供給到上述參考存儲單元一側(cè)的第2偏置電路，上述第1偏置電路和上述第2偏置電路由相同的偏置電路構(gòu)成，上述各偏置電路分別具有第1有源元件，在第1電源節(jié)點和內(nèi)部節(jié)點之間，控制上述內(nèi)部節(jié)點的電壓電平的變動；第2有源元件，在上述內(nèi)部節(jié)點和電源供給節(jié)點之間，將從上述第1有源元件供給的電流供給到上述選擇存儲單元或上述參考存儲單元，并且將上述電流供給節(jié)點的電壓電平抑制在規(guī)定電平；第3有源元件，在上述第1電源節(jié)點和輸出節(jié)點之間，電流量與從電源供給節(jié)點被供給電流的上述選擇存儲單元或上述參考存儲單元的電流量的變化成比例地變化；第4有源元件，在結(jié)合節(jié)點和上述輸出節(jié)點之間控制電流，以便抑制上述輸出節(jié)點的電壓電平的變動；第5有源元件，控制電流，以使上述輸出節(jié)點的電壓電平與另一側(cè)的上述偏置電路的上述輸出節(jié)點的電壓電平相反方向地變化；第6有源元件，在第2電源節(jié)點和上述結(jié)合節(jié)點之間，在上述偏置電路工作時使上述第4有源元件和上述第5有源元件的工作有效，在上述偏置電路為非工作時使上述第4有源元件和上述第5有源元件的工作無效，上述第1偏置電路的上述結(jié)合節(jié)點和上述第2偏置電路的上述結(jié)合節(jié)點相連接。
本發(fā)明涉及的偏置電壓施加電路，在上述第4特征中，優(yōu)選上述第1有源元件和上述第3有源元件由P溝道MOSFET形成，上述第2有源元件、上述第4有源元件、上述第5有源元件和上述第6有源元件由N溝道MOSFET形成。
而且，本發(fā)明涉及的偏置電壓施加電路，在上述第4特征中，上述第1偏置電路的上述第4有源元件和上述第2偏置電路的上述第5有源元件由電流反射鏡連接，上述第2偏置電路的上述第4有源元件和上述第1偏置電路的上述第5有源元件由電流反射鏡連接，上述第1偏置電路的上述第1有源元件和上述第1偏置電路的上述第3有源元件由電流反射鏡連接，上述第2偏置電路的上述第1有源元件和上述第2偏置電路的上述第3有源元件由電流反射鏡連接。
進而，本發(fā)明涉及的偏置電壓施加電路，在上述第4特征中，在相同的偏置條件下，上述第4有源元件和上述第5有源元件的電流供給能力相同，上述第1有源元件和上述第3有源元件的電流供給能力相同。
而且，本發(fā)明涉及的偏置電壓施加電路，在上述第4特征中，優(yōu)選上述第1有源元件由源極與上述第1電源節(jié)點連接、柵極和漏極與上述內(nèi)部節(jié)點連接的P溝道MOSFET的方式形成；上述第2有源元件由源極與上述電源供給節(jié)點連接、漏極與上述內(nèi)部節(jié)點連接、對柵極供給規(guī)定的中間電壓的N溝道MOSFET的方式形成；上述第3有源元件由源極與上述第1電源節(jié)點相連接、柵極與上述內(nèi)部節(jié)點連接、漏極與上述輸出節(jié)點連接的P溝道MOSFET的方式形成；上述第4有源元件由源極與上述結(jié)合節(jié)點連接、柵極和漏極與上述輸出節(jié)點連接的N溝道MOSFET的方式形成；上述第5有源元件由源極與上述結(jié)合節(jié)點連接、漏極與上述輸出節(jié)點連接、柵極與另一側(cè)的上述偏置電路的上述輸出節(jié)點連接的N溝道MOSFET的方式形成；上述第6有源元件由源極與上述第2電源節(jié)點連接、漏極與上述結(jié)合節(jié)點連接、對柵極供給規(guī)定的工作控制電壓的N溝道MOSFET的方式形成。
為了達到上述目的的本發(fā)明涉及的另一偏置電壓施加電路，其通過分別對從排列多個存儲單元而成的主存儲器陣列中選擇出的選擇儲存單元和參考存儲單元來個別地施加規(guī)定的偏置電壓，從而將對應(yīng)于各個存儲狀態(tài)而流過上述選擇存儲單元和上述參考存儲單元的各存儲單元電流變換為電壓電平并輸出，其第5特征在于，具有電流供給到上述選擇存儲單元一側(cè)的第1偏置電路；電流供給到上述參考存儲單元一側(cè)的第2偏置電路，上述第1偏置電路和上述第2偏置電路由相同的偏置電路構(gòu)成，上述各偏置電路分別具有第1有源元件，在第1電源節(jié)點和內(nèi)部節(jié)點之間，抑制上述內(nèi)部節(jié)點的電壓電平的變動；第2有源元件，在上述內(nèi)部節(jié)點和電流供給節(jié)點之間，將從上述第1有源元件供給的電流供給到上述選擇存儲單元或上述參考存儲單元，并且將上述電流供給節(jié)點的電壓電平抑制在規(guī)定電平；第3有源元件，在上述第1電源節(jié)點和第1結(jié)合節(jié)點之間，電流量與從電流供給節(jié)點被供給電流的上述選擇存儲單元或上述參考存儲單元的電流量的變化成比例地變化；第4有源元件，在第1電源節(jié)點和上述輸出節(jié)點之間，電流量與從電流供給節(jié)點被供給電流的上述選擇存儲單元或上述參考存儲單元的電流量的變化成比例地變化；第5有源元件，在第1結(jié)合節(jié)點和第2結(jié)合節(jié)點之間控制電流，以便抑制上述第1結(jié)合節(jié)點的電壓電平的變動；第6有源元件，在上述第2結(jié)合節(jié)點和上述輸出節(jié)點之間控制電流，以使上述輸出節(jié)點的電壓電平與另一側(cè)的上述偏置電路的上述輸出節(jié)點的電壓電平相反方向地變化；第7有源元件，在上述第2電源節(jié)點和上述第2結(jié)合節(jié)點之間，在上述偏置電路工作時使上述第5有源元件和上述第6有源元件的工作有效，在上述偏置電路為非工作時使上述第5有源元件和上述第6有源元件的工作無效，上述第1偏置電路的上述第2結(jié)合節(jié)點和上述第2偏置電路的上述第2結(jié)合節(jié)點相連接。
最好是本發(fā)明涉及的偏置電壓施加電路，在上述第5特征中，上述第1有源元件和上述第3有源元件以及上述第4有源元件由P溝道MOSFET形成，上述第2有源元件、上述第5有源元件、上述第6有源元件以及上述第7有源元件由N溝道MOSFET形成，并且最好是，上述第1有源元件和上述第3有源元件由電流反射鏡連接，上述第1有源元件和上述第4有源元件由電流反射鏡連接，上述第1偏置電路的上述第5有源元件和上述第2偏置電路的上述第6有源元件由電流反射鏡連接，上述第2偏置電路的上述第5有源元件和上述第1偏置電路的上述第6有源元件由電流反射鏡連接。
本發(fā)明涉及的偏置電壓施加電路，在上述第5特征中，可以是在相同的偏置條件下，上述第5有源元件和上述第6有源元件的電流供給能力相同，上述第3有源元件和上述第4有源元件以及上述第1有源元件的電流供給能力相同，而且，也可以是，在相同的偏置條件下，上述第5有源元件和上述第6有源元件的電流供給能力相同，上述第3有源元件和上述第4有源元件的電流供給能力相同，并且，上述第1有源元件和上述第3有源元件的電流供給能力不同，上述第1有源元件和上述第4有源元件的電流供給能力不同，另外，也可以是，在相同的偏置條件下，上述第5有源元件和上述第6有源元件的電流供給能力相同，上述第3有源元件和上述第4有源元件的電流供給能力不同。
最好是本發(fā)明涉及的偏置電壓施加電路，在上述第5特征中，上述第1有源元件由源極與上述第1電源節(jié)點連接、柵極和漏極與上述內(nèi)部節(jié)點連接的P溝道MOSFET的方式形成；上述第2有源元件由源極與上述電源供給節(jié)點連接、漏極與上述內(nèi)部節(jié)點連接、對柵極供給規(guī)定的中間電壓的N溝道MOSFET的方式形成；上述第3有源元件由源極與上述第1電源節(jié)點連接、柵極與上述內(nèi)部節(jié)點連接、漏極與上述第1結(jié)合節(jié)點連接的P溝道MOSFET的方式形成；上述第4有源元件由源極與上述第1電源節(jié)點連接、柵極與上述內(nèi)部節(jié)點連接、漏極與上述輸出節(jié)點連接的P溝道MOSFET的方式形成；上述第5有源元件由源極與上述第2結(jié)合節(jié)點連接、柵極和漏極與上述第1結(jié)合節(jié)點連接的N溝道MOSFET的方式形成；上述第6有源元件由源極與上述第2結(jié)合節(jié)點連接、漏極與上述輸出節(jié)點連接、柵極與另一側(cè)的上述偏置電路的上述輸出節(jié)點連接的N溝道MOSFET的方式形成；上述第7有源元件由源極與上述第2電源節(jié)點連接、漏極與第2結(jié)合節(jié)點連接、對柵極供給規(guī)定的工作控制電壓的N溝道MOSFET的方式形成。
為了達到上述目的的本發(fā)明涉及的半導(dǎo)體存儲裝置，其具有陣列狀地排列多個存儲單元而成的主存儲器陣列；參考存儲單元；從上述主存儲器陣列中選擇特定的上述存儲單元的地址選擇電路；偏置電壓施加電路，其通過分別對連接于上述地址選擇電路選擇出的選擇存儲單元上的位線和連接于上述參考存儲單元上的位線來個別地施加規(guī)定的偏置電壓，從而將對應(yīng)于各個的存儲狀態(tài)而流過上述選擇存儲單元和上述參考存儲單元的各存儲單元電流變換成電壓電平并輸出；以及感應(yīng)電路，其將上述偏置電壓施加電路的上述選擇存儲單元一側(cè)和上述參考存儲單元一側(cè)的各輸出電壓比較放大，并輸出對應(yīng)于上述選擇存儲單元所存儲的數(shù)據(jù)的電壓，其第1特征在于，上述偏置電壓施加電路的上述第1偏置電路和上述第2偏置電路的任一方的上述電流供給節(jié)點與上述選擇存儲單元一側(cè)的上述位線相連通的情況下，上述第1偏置電路和上述第2偏置電路的另一方的上述電流供給節(jié)點與上述參考存儲單元一側(cè)的上述位線相連通。
根據(jù)具備上述第1特征的本發(fā)明涉及的半導(dǎo)體存儲裝置，能實現(xiàn)起到本發(fā)明涉及的偏置電壓施加電路的作用效果的可高速讀出的半導(dǎo)體存儲裝置。
本發(fā)明涉及的半導(dǎo)體存儲裝置，其第2特征在于，在上述第1特征中，上述偏置電壓施加電路的上述第1偏置電路被構(gòu)成為可對從上述主存儲器陣列中的第1區(qū)域內(nèi)的上述存儲單元中選擇出的選擇存儲單元進行電流供給；上述偏置電壓施加電路的上述第2偏置電路被構(gòu)成為可對從上述主存儲器陣列中與上述第1區(qū)域不同的第2區(qū)域內(nèi)的上述存儲單元中選擇出的選擇存儲單元進行電流供給；由上述第1偏置電路向上述第1區(qū)域內(nèi)的上述選擇存儲單元的電流供給、和由上述第2偏置電路向與上述第2區(qū)域內(nèi)的上述位線相連通的上述參考存儲單元的電流供給作為一個讀出工作而產(chǎn)生；由上述第2偏置電路向上述第2區(qū)域內(nèi)的上述選擇存儲單元的電流供給、和由上述第1偏置電路向與上述第1區(qū)域內(nèi)的上述位線相連通的上述參考存儲單元的電流供給作為另一個讀出工作而產(chǎn)生。
根據(jù)具備上述第2特征的本發(fā)明涉及的半導(dǎo)體存儲裝置，無需使用特定的選擇電路來選擇由選擇存儲單元的地址連接的偏置電路，就可以不管選擇存儲單元的主存儲器陣列中的位置而確保恒定的讀出性能。
如上述第1或第2特征所述的本發(fā)明涉及的半導(dǎo)體存儲裝置，其第3特征在于，與上述選擇存儲單元連接的位線和與上述參考存儲單元連接的位線的寄生電容量相等。
而且，根據(jù)具備上述第3特征的本發(fā)明涉及的半導(dǎo)體存儲裝置，就能抑制選擇存儲單元一側(cè)和參考存儲單元一側(cè)的兩位線中的過渡響應(yīng)特性的離散，能實現(xiàn)高速讀出。


圖1是表示本發(fā)明涉及的半導(dǎo)體存儲裝置的一個實施方式中的概略結(jié)構(gòu)的方框圖。
圖2是表示本發(fā)明涉及的半導(dǎo)體存儲裝置的一個實施方式中的讀出電路系統(tǒng)的方框圖。
圖3是表示本發(fā)明涉及的偏置電壓施加電路的一個實施方式的電路圖。
圖4是表示在本發(fā)明涉及的半導(dǎo)體存儲裝置中可使用的感應(yīng)放大器的一個例子的電路圖。
圖5是表示本發(fā)明涉及的偏置電壓施加電路的電路工作的電路模擬結(jié)果的電壓波形圖。
圖6是圖8所示的現(xiàn)有的偏置電壓施加電路的電路工作的電路模擬結(jié)果的電壓波形圖。
圖7是表示本發(fā)明涉及的半導(dǎo)體存儲裝置的參考電路的其他實施方式的電路圖。
圖8是表示現(xiàn)有的閃速存儲器的電流反射鏡型的偏置電壓施加電路的一個例子的電路圖。
圖9是表示現(xiàn)有的閃速存儲器的電流反射鏡型的偏置電壓施加電路的改良例的電路圖。
圖10是表示現(xiàn)有的閃速存儲器的電流反射鏡型的偏置電壓施加電路的其他改良例的電路圖。
圖11是表示本發(fā)明涉及的偏置電壓施加電路的第二實施方式的電路圖。
圖12是表示本發(fā)明涉及的偏置電壓施加電路的第三實施方式的電路圖。
具體實施例方式
(第一實施方式)參照附圖對本發(fā)明涉及的半導(dǎo)體存儲裝置和偏置電壓施加電路(以下，根據(jù)情況稱為“本發(fā)明裝置”和“本發(fā)明電路”)的第一實施方式進行說明。
如圖1所示，本發(fā)明裝置1具有主存儲器陣列2、參考電路3、行解碼器4、列解碼器5、本發(fā)明涉及的偏置電壓施加電路6、感應(yīng)放大器7等。而且，雖然無圖示，需要的地址信號或讀出控制信號(芯片使能信號、輸出使能信號等)另外經(jīng)由各自的輸入電路而供給到各部。此外，感應(yīng)放大器7的輸出Dout經(jīng)由規(guī)定的輸出電路而輸出到外部。
主存儲器陣列2被構(gòu)成為將多個讀出對象的存儲單元陣列狀地排列在行方向和列方向。在本實施方式中，設(shè)想了作為存儲單元而具有浮動?xùn)判虵ET結(jié)構(gòu)的閃速存儲晶體管、并被構(gòu)成為閃速存儲單元的情況。因此，存儲單元由積蓄于浮動?xùn)胖械碾娮拥亩嗌賮碓O(shè)定其存儲狀態(tài)，該存儲狀態(tài)表現(xiàn)成與存儲晶體管的閾值電壓的差。
參考電路3具有由與主存儲器陣列2的存儲單元結(jié)構(gòu)相同的閃速存儲單元構(gòu)成的參考存儲單元。當為2進制存儲器時，主存儲器陣列2的存儲單元的閾值電壓，對應(yīng)于數(shù)據(jù)的0/1，由規(guī)定的閃速存儲器的寫入電路設(shè)定為高閾值電壓和低閾值電壓，并進行數(shù)據(jù)的寫入。因此，主存儲器陣列2的存儲單元電流對應(yīng)于該閾值電壓的高低而變化，但參考存儲單元的閾值電壓在測試時被調(diào)整為對應(yīng)于數(shù)據(jù)的0/1的2個存儲單元電流的中間的存儲單元電流。
行解碼器4和列解碼器5是與從外部輸入的地址信號相對應(yīng)，前者沿行方向選擇主存儲器陣列2內(nèi)的存儲單元，后者沿列方向選擇主存儲器陣列2內(nèi)的存儲單元，從主存儲器陣列2中選擇讀出對象的存儲單元的電路。下面，將由于讀出工作而被選擇的存儲單元稱為選擇存儲單元。
圖2具體表示了主存儲器陣列2、參考電路3、列解碼器5、和本發(fā)明電路6的連接關(guān)系的一個例子。在圖2中，主存儲器陣列2被分割成左右2個存儲區(qū)域。而且，參考電路3也采用被分割成和主存儲器陣列2一樣的左右的陣列結(jié)構(gòu)。在本實施方式中，主存儲器陣列2采用階層位線結(jié)構(gòu)(hierarchy bit line structure)，實現(xiàn)存儲單元的高密度安裝。具體說，將主存儲器陣列2沿位線方向(列方向)分割成多個塊，在每個塊的各列設(shè)有局部位線LB1、LB2，同一塊內(nèi)的同一列的多個存儲單元8、9的漏極并聯(lián)連接到相同局部位線BL1、BL2上，呈現(xiàn)所謂的NOR型存儲器結(jié)構(gòu)。而且，圖中，存儲單元僅簡略地示出1個。另外，同一塊內(nèi)的各存儲單元8、9連接于同一源極線S1、S2上，并可以塊單位一并消去。各局部位線LB1、LB2各自經(jīng)由位線選擇晶體管10、11連接于總位線GB1、GB2上。總位線GB1、GB2在列方向上貫穿多個塊連接在一起。在本實施方式中，列解碼器5從左右各自的存儲區(qū)域的多列總位線中各選擇一條而與本發(fā)明電路6相連接。其中，選擇主存儲器陣列2的右側(cè)或左側(cè)的任一存儲區(qū)域內(nèi)的塊時，參考存儲單元就從參考電路的相反一側(cè)的區(qū)域中選擇。塊的選擇由位線選擇晶體管10、11的導(dǎo)通截止來控制。
參考電路3沒有像主存儲器陣列2那樣沿列方向被塊分割，但從本發(fā)明電路6通過主存儲器陣列2的選擇存儲單元到接地電位的電路路徑、和從本發(fā)明電路6通過參考電路3的參考存儲單元12、13到接地電位的電路路徑，被構(gòu)成為至少在DC上等價。因此，具有與主存儲器陣列2的局部位線LB1、LB2相當?shù)膮⒖嘉痪€RB1、RB2，在參考位線RB1、RB2和總位線GB1、GB2的中間設(shè)有參考位線選擇晶體管14、15，可控制參考存儲單元12、13的選擇。
以上，對本發(fā)明電路6和主存儲器陣列2中的選擇存儲單元和參考存儲單元的連接關(guān)系進行了說明，因此，接下來對本發(fā)明電路6的電路結(jié)構(gòu)和電路工作進行說明。
如圖3所示，本發(fā)明電路6具有完全等價的2個偏置電路20。下面，簡單地將一個稱為第1偏置電路20a、將另一個稱為第2偏置電路20b。而且，圖中，2個電流源Ia、Ib中任一個表示選擇存儲單元的存儲單元電流Icell、另一個表示參考存儲單元的存儲單元電流Iref。選擇存儲單元的存儲單元電流Icell根據(jù)對應(yīng)于存儲信息的閾值電壓的高低而變化。
偏置電路20a(20b)分別由包括4個MOSFET的有源元件構(gòu)成。第1有源元件21a(21b)由源極與電源節(jié)點Vcc相連接、柵極和漏極與結(jié)合節(jié)點Nca(Ncb)相連接的P溝道MOSFET(PMOS)的方式形成；第2有源元件22a(22b)由源極與電源節(jié)點Vcc相連接、漏極與輸出節(jié)點Nouta(Noutb)相連接、柵極與另一側(cè)的偏置電路的結(jié)合節(jié)點Ncb(Nca)相連接的PMOS的方式形成；第3有源元件23a(23b)由源極與電流供給節(jié)點Nsa(Nsb)相連接、漏極與結(jié)合節(jié)點Nca(Ncb)相連接、對柵極供給規(guī)定的中間電壓Vbias的N溝道MOSFET(NMOS)的方式形成；第4有源元件24a(24b)由源極與電流供給節(jié)點Nsa(Nsb)相連接、漏極與輸出節(jié)點Nouta(Noutb)相連接、對柵極供給中間電壓Vbias的NMOS的方式形成。而且，在上述說明中，括號內(nèi)的符號與第2偏置電路20b的說明相對應(yīng)。
其中，各第1有源元件21a、21b控制電流，以便抑制漏極電壓(結(jié)合節(jié)點Nca、Ncb)的電壓電平的變動，第2有源元件22a、22b控制電流，以使漏極電壓(輸出節(jié)點的Nouta、Noutb)的電壓電平與另一側(cè)的偏置電路20的結(jié)合節(jié)點Ncb、Nca的電壓電平相反方向地變化。
更具體地說，構(gòu)成為第1偏置電路20a的第1有源元件21a和第2偏置電路20b的第2有源元件22b由電流反射鏡連接，第2偏置電路20b的第1有源元件21b和第1偏置電路20a的第2有源元件22a由電流反射鏡連接。
而且，第3有源元件23a、23b，將從第1有源元件21a、21b供給的電流供給到選擇存儲單元或參考存儲單元，并且根據(jù)中間電壓Vbias的設(shè)定、將電流供給節(jié)點Nsa、Nsb的電壓電平抑制在規(guī)定電平。同樣，第4有源元件24a、24b，將從上述第2有源元件22a、22b供給的電流供給到選擇存儲單元或參考存儲單元，并且根據(jù)中間電壓Vbias的設(shè)定、將電流供給節(jié)點Nsa、Nsb的電壓電平抑制在規(guī)定電平。
在本實施方式中，使第1有源元件21a、21b和第2有源元件22a、22b的晶體管尺寸(柵長和柵寬)分別相等，使相同偏置電壓條件下的電流供給能力相同。而且，第3有源元件23a、23b和第4有源元件24a、24b的晶體管尺寸分別相等，相同條件下的電流供給能力相同。其結(jié)果是，上述電流反射鏡連接中的各反射鏡比是1比1。
根據(jù)上述電路結(jié)構(gòu)，本發(fā)明電路6，即使將選擇存儲單元或參考存儲單元連接到第1偏置電路20a和第2偏置電路20b的任一個，也能稱為完全對稱的電路結(jié)構(gòu)。具體說，從主存儲器陣列2中的例如左側(cè)的存儲區(qū)域中選擇的選擇存儲單元與第1偏置電路20a的電流供給節(jié)點Nsa相連接，從主存儲器陣列2中的右側(cè)的存儲區(qū)域中選擇的選擇存儲單元與第2偏置電路20b的電流供給節(jié)點Nsb相連接。但是，選擇存儲單元與第1偏置電路20a的電流供給節(jié)點Nsa相連接地進行地址選擇的情況下，參考電路3中的右側(cè)區(qū)域的參考存儲單元與第2偏置電路20b的電流供給節(jié)點Nsb相連接。相反，選擇存儲單元與第2偏置電路20b的電流供給節(jié)點Nsb相連接地進行地址選擇的情況下，參考電路3中的左側(cè)區(qū)域的參考存儲單元與第1偏置電路20a的電流供給節(jié)點Nsa相連接。
接著，對本發(fā)明裝置1的感應(yīng)放大器7進行簡單的說明。感應(yīng)放大器7由如圖4所示的差動放大器構(gòu)成，本發(fā)明電路6的2個輸出節(jié)點Nouta、Noutb分別與感應(yīng)放大器7的各輸入相連接。在本實施方式中，將具有圖4所示的動態(tài)型鎖存功能的電路用作感應(yīng)放大器7，但是，感應(yīng)放大器7的電路結(jié)構(gòu)并不限定于圖4的結(jié)構(gòu)。
接下來，參照圖5的電路模擬(過渡響應(yīng)模擬)的電壓波形圖，對于本發(fā)明電路6的電路工作進行說明。而且，在本實施方式中，在本發(fā)明電路6的2個電流供給節(jié)點Nsa、Nsb上經(jīng)由列解碼器5而連通的總位線GB1、GB2之間，設(shè)有用于使兩個總位線GB1、GB2暫時導(dǎo)通而平衡化的均衡晶體管。因此，本發(fā)明電路6從兩個總位線GB1、GB2的平衡化處理中(圖5中，均衡信號EQ為高電平時)開始工作，該平衡化處理中，由于兩總位線GB1、GB2的電位是相等的，因此選擇存儲單元的存儲單元電流Icell和參考存儲單元的存儲單元電流Iref的電流差并不表現(xiàn)為從2個偏置電路20a、20b供給的電流差，因而并不在本發(fā)明電路6的2個輸出節(jié)點Nouta、Noutb上表現(xiàn)電壓差。
參照圖5的電壓波形說明時，首先，均衡信號EQ遷移到高電平并開始平衡化處理。繼而，對應(yīng)于地址信號的輸入電平、通過行解碼器4，選擇輸入到選擇存儲單元的控制柵極的字線WL，被選擇的字線WL的電壓上升，選擇存儲單元沿行方向被選擇。同時，對應(yīng)于地址信號的輸入電平、通過參考電路3，輸入到參考存儲單元的控制柵的電壓電平上升，參考存儲單元被選擇。接著，為了選擇與選擇存儲單元相連接的局部位線LB1或2并使其與總位線GB1或GB2相連接，使位線選擇晶體管10或11應(yīng)處于導(dǎo)通狀態(tài)的位線選擇信號BLselect遷移到高電平。同時，使參考電路3的參考位線選擇晶體管14或15應(yīng)處于導(dǎo)通狀態(tài)的規(guī)定的選擇信號遷移到高電平。
總位線與局部位線和參考位線導(dǎo)通時，從本發(fā)明電路6的2個偏置電路20a、20b，形成向選擇存儲單元和參考存儲單元的各電流路徑，局部位線和參考位線的電壓開始上升，同時，雖然由本發(fā)明電路6的各第2有源元件引起的電壓降而使本發(fā)明電路6的2個輸出節(jié)點Nouta、Noutb的電壓也下降，但是由于處于平衡化處理中，因而兩輸出節(jié)點的電壓差為0V。選擇了局部位線和參考位線后，均衡信號EQ遷移到低電平從而平衡化處理結(jié)束時，總位線GB1和GB2不在處于短路狀態(tài)，因此，對應(yīng)于選擇存儲單元和參考存儲單元的各存儲單元電流Icell、Iref的電壓差，產(chǎn)生在2個輸出節(jié)點Nouta、Noutb上。2個輸出節(jié)點Nouta、Noutb的電壓，根據(jù)選擇存儲單元的存儲狀態(tài)，一個處于高電壓，另一個處于低電壓，其電壓差與選擇存儲單元的存儲狀態(tài)無關(guān)、是恒定的。即，讀出數(shù)據(jù)“1”的情況、和讀出“0”的情況，讀出速度沒有變化。此外，根據(jù)選擇存儲單元的地址，選擇存儲單元與第1偏置電路20a和第2偏置電路20b中任一個連接，但與該地址無關(guān)，讀出特性并不產(chǎn)生變化。
在圖6中，表示對于圖8所示的現(xiàn)有例1的偏置電壓施加電路在相同條件下進行電路模擬的結(jié)果。從圖6可以看出，在現(xiàn)有例1的通常的電流反射鏡型的偏置電壓施加電路中，根據(jù)選擇存儲單元的存儲狀態(tài)，或者，選擇存儲單元與任一電流供給節(jié)點相連接，從而2個輸出節(jié)點Nouta、Noutb的電壓大大地變化，而且該電壓差也產(chǎn)生變化，因此，讀出數(shù)據(jù)“1”的情況、和讀出“0”的情況下，讀出特性產(chǎn)生差異，任一數(shù)據(jù)讀出時的工作邊際(operation margin)和讀出速度下降。
如上所述，使用本發(fā)明電路6，對選擇存儲單元和參考存儲單元施加電壓，由此能實現(xiàn)穩(wěn)定的高速讀出。
(第二實施方式)接下來，參照附圖對本發(fā)明涉及的半導(dǎo)體存儲裝置的第二實施方式的電路結(jié)構(gòu)和電路工作進行說明。
如圖11所示，本實施方式的本發(fā)明電路6具有完全等價的2個偏置電路30。與第一實施方式相同，將一個稱為第1偏置電路30a，另一個稱為第2偏置電路30b。另外，圖中，2個電流源Ia、Ib與第一實施方式相同，其中一個表示選擇存儲單元的存儲單元電流Icell，另一個表示參考存儲單元的參考單元電流Iref。選擇存儲單元的存儲單元電流Icell根據(jù)對應(yīng)于存儲信息的閾值電壓的高低而變化。
本實施方式的偏置電路30a(30b)，分別由包括6個MOSFET的有源元件構(gòu)成。第1有源元件31a(31b)由源極與第1電源節(jié)點Vcc相連接、柵極和漏極與內(nèi)部節(jié)點Nla(Nlb)相連接的PMOS的方式形成。第2有源元件32a(32b)由源極與電流供給節(jié)點Nsa(Nsb)相連接、漏極與內(nèi)部節(jié)點Nla(Nlb)相連接、對柵極供給中間電壓Vbias的NMOS的方式形成。第3有源元件33a(33b)由源極與第1電源節(jié)點Vcc相連接、柵極與內(nèi)部節(jié)點Nla(Nlb)相連接、漏極與輸出節(jié)點Nouta(Noutb)相連接的PMOS的方式形成。第4有源元件34a(34b)由源極與結(jié)合節(jié)點Nen相連接、柵極和漏極與結(jié)合節(jié)點Nca(Ncb)相連接的NMOS的方式形成。第5有源元件35a(35b)由源極與結(jié)合節(jié)點Nen相連接、漏極與輸出節(jié)點Nouta(Noutb)相連接、柵極與另一側(cè)的偏置電路30的結(jié)合節(jié)點Ncb(Nca)相連接的NMOS的方式形成。第6有源元件36a(36b)由源極與第2電源節(jié)點Vss相連接、漏極與結(jié)合節(jié)點Nen相連接、對柵極供給本偏置電路的工作時成為Vcc非工作時成為Vss的輸入信號EN的NMOS的方式形成。而且，在上述說明中，括號內(nèi)的符號與第2偏置電路30b的說明相對應(yīng)。另外，在本實施方式中，第2電源節(jié)點Vss被固定在接地電位。
其中，第1有源元件的電流被限制，以便抑制內(nèi)部節(jié)點Nla的電壓電平的變動。第2有源元件32a、32b將從第1有源元件31a、31b供給的電流供給到選擇存儲單元或參考存儲單元，并且由中間電壓Vbais的設(shè)定將電流供給節(jié)點Nsa、Nsb的電壓電平抑制在規(guī)定電平。
而且，第3有源元件33a、33b被構(gòu)成為分別與第1有源元件31a、31b進行電流反射鏡連接，流過第3有源元件33a和第1有源元件31a的電流量被控制成是等價的，同樣，流過第3有源元件33b和第1有源元件31b的電流量也被控制成是等價的。
第4有源元件34a、34b的電流被限制，以便抑制漏極電壓(輸出節(jié)點Nouta、Noutb)的電壓電平的變動，限制第5有源元件35a、35b的電流，以使漏極電壓(輸出節(jié)點Nouta、Noutb)的電壓電平與另一側(cè)的偏置電路30的輸出節(jié)點Nouta、Noutb的電壓電平相反方向地變化。更具體地說，被構(gòu)成為第1偏置電路30a的第4有源元件34a和第2偏置電路30b的第5有源元件35b由電流反射鏡連接，第2偏置電路30b的第4有源元件34b和第1偏置電路30a的第5有源元件35a由電流反射鏡連接。
第6有源元件36a、36b通過在本偏置電路工作時柵極電壓成為Vcc，從而使結(jié)合節(jié)點Nen和第2電源節(jié)點Vss短路，使第4有源元件34a和34b、第5有源元件35a和35b的工作有效。而非工作時柵極電壓成為Vss，結(jié)合節(jié)點Nen和第2電源節(jié)點Vss被分離，使第4有源元件34a和34b、第5有源元件35a和35b的工作無效。
本實施方式中的本發(fā)明電路6中，使第1有源元件31a、31b和第3有源元件33a、33b的晶體管尺寸(柵長和柵寬)分別相等。進而，使第2有源元件32a、32b的晶體管尺寸分別相等。另外，使第4有源元件34a、34b和第5有源元件35a、35b的晶體管尺寸分別相等。使第6有源元件36a、36b的晶體管尺寸分別相等。其結(jié)果是，本實施方式中的本發(fā)明電路6中，第1有源元件31a、31b和第3有源元件33a、33b之間、以及第4有源元件34a、34b和第5有源元件35a、35b之間的電流反射鏡連接中的反射鏡比是1比1。
根據(jù)上述電路結(jié)構(gòu)，即使選擇存儲單元和參考存儲單元與第1偏置電路30a和第2偏置電路30b的任一個相連接，本實施方式中的本發(fā)明電路6也能成為完全對稱的電路結(jié)構(gòu)。具體說，例如，和第一實施方式同樣地連接主存儲器陣列2中的選擇存儲單元等，將電流供給節(jié)點Nsa、Nsb的電壓設(shè)定為與第一實施方式的偏置電路20的Nsa、Nsb相同的電壓，由此能期待存儲單元電流Icell或參考存儲單元電流Iref與第一實施方式的偏置電路20中的存儲單元電流Icell或存儲存儲單元電流Iref流過相同的電流量。并且，通過電流反射鏡連接使該電流從第1有源元件復(fù)制到第3有源元件，并向由第4有源元件和第5有源元件構(gòu)成的電流反射鏡連接輸入，由此，對應(yīng)于存儲單元電流Icell、參考存儲單元電流Iref的電位差產(chǎn)生在2個輸出節(jié)點Nouta、Noutb之間。
本實施方式中的輸出節(jié)點Nouta、Noutb的電壓放大幅度的上限，在存儲單元電流Icell、參考存儲單元電流Iref的差較大的情況下，幾乎成為Vcc。下限在存儲單元電流Icell或參考存儲單元電流Iref為零的情況下幾乎成為Vss。其中，第一實施方式的本發(fā)明電路6中的輸出節(jié)點Nouta、Noutb的電壓放大幅度的上限，在存儲單元電流Icell或參考存儲單元電流Iref為0(零)A的情況下成為Vcc。下限成為相當于存儲單元或參考存儲單元的漏極的節(jié)點Nsa、Nsb的電壓。因此，在本實施方式中，特別是電源電壓被設(shè)定為較低的情況下，可以得到具有以適當?shù)撵`敏度進行讀出工作所需要的振幅的輸出電流，能得到更大的輸出電位差。
進而，本發(fā)明電路6中的輸出節(jié)點Nouta、Noutb的電壓，被輸入到下一級電路即感應(yīng)放大器，但是該輸入電位差越大，就越能期待感應(yīng)放大器工作的穩(wěn)定化或高速化。然而，考慮到近年的低電源電壓的傾向，則通過使電流供給節(jié)點Nsa、Nsb的電壓和電源電壓的差變小，使輸出節(jié)點Nouta、Noutb的電壓范圍傾向于變得更窄。如上所述，本實施方式的本發(fā)明電路6能得到更大的輸出，因此，通過使電流供給節(jié)點Nsa、Nsb的電壓和電源電壓的差變小而減少負面影響，能期待下一級感應(yīng)放大器的工作更穩(wěn)定。因此，本實施方式的本發(fā)明電路6能不降低讀出工作的靈敏度而得到較大的輸出節(jié)點Nouta、Noutb間的電壓差，即使適用于低電源電壓規(guī)格的電路，也能不受電流供給節(jié)點Nsa、Nsb的電壓的影響。
另外，在本實施方式中，和第一實施方式的情況相同，2個輸出節(jié)點Nouta、Noutb間的電壓差與選擇存儲單元的存儲狀態(tài)無關(guān)，是恒定的。即，讀出數(shù)據(jù)“1”的情況、和讀出“0”的情況下，讀出速度沒有變化。
(第三實施方式)接著，參照附圖對本發(fā)明涉及的半導(dǎo)體存儲裝置的第三實施方式的電路結(jié)構(gòu)和電路工作進行說明。在第二實施方式中，分割電流路徑而使用從第1有源元件復(fù)制到第3有源元件的存儲單元電流Icell或參考存儲單元電流Iref，但在本實施方式中，不進行電流路徑的分割，而是從第1有源元件分別復(fù)制電流到第3有源元件和第4有源元件。
如圖12所示，本實施方式的本發(fā)明電路6具有完全等價的2個偏置電路40。與第一和第二實施方式相同，將一個稱為第1偏置電路40a，另一個稱為第2偏置電路40b。另外，圖中，2個電流源Ia、Ib與第一和第二實施方式相同，其中一個表示選擇存儲單元的存儲單元電流Icell，另一個表示參考存儲單元的存儲單元電流Iref。選擇存儲單元的存儲單元電流Icell根據(jù)對應(yīng)于存儲信息的閾值電壓的高低而變化。
本實施方式的偏置電路40a(40b)，分別由包括7個MOSFET的有源元件構(gòu)成。第1有源元件41a(41b)由源極與第1電源節(jié)點Vcc相連接、柵極和漏極與內(nèi)部節(jié)點Nla(Nlb)相連接的PMOS的方式形成。第2有源元件42a(42b)由源極與電流供給節(jié)點Nsa(Nsb)相連接、漏極與內(nèi)部節(jié)點Nla(Nlb)相連接、對柵極供給中間電壓Vbias的NMOS的方式形成。第3有源元件43a(43b)由源極與第1電源節(jié)點Vcc相連接、柵極與內(nèi)部節(jié)點Nla(Nlb)相連接、漏極與結(jié)合節(jié)點Nca(Ncb)相連接的PMOS的方式形成。第4有源元件44a(44b)由源極與第1電源節(jié)點Vcc相連接、柵極與內(nèi)部節(jié)點Nla(Nlb)相連接、漏極與輸出節(jié)點Nouta(Noutb)相連接的PMOS的方式形成。第5有源元件45a(45b)由源極與結(jié)合節(jié)點Nen相連接、柵極和漏極與結(jié)合節(jié)點Nca(Ncb)相連接的NMOS的方式形成。第6有源元件46a(46b)由源極與結(jié)合節(jié)點Nen相連接、漏極與輸出節(jié)點Nouta(Noutb)相連接、柵極與另一側(cè)的偏置電路40的輸出節(jié)點Ncb(Nca)相連接的NMOS的方式形成。第7有源元件47a(47b)由源極與第2電源節(jié)點Vss相連接、漏極與結(jié)合節(jié)點Nen相連接、對柵極供給本偏置電路的工作時成為Vcc、非工作時成為Vss的輸入信號EN的NMOS的方式形成。而且，在上述說明中，括號內(nèi)的符號與第2偏置電路40b的說明相對應(yīng)。另外，在本實施方式中，第2電源節(jié)點Vss被固定在接地電位。
其中，第1有源元件41a、41b限制電流，以便抑制內(nèi)部節(jié)點Nla的電壓電平的變動。第2有源元件42a、42b將從第1有源元件41a、41b供給的電流供給到選擇存儲單元或參考存儲單元，并且由中間電壓Vbais的設(shè)定將電流供給節(jié)點Nsa、Nsb的電壓電平抑制在規(guī)定電平。
而且，第3有源元件43a、43b和第4有源元件44a、44b被構(gòu)成為分別與第1有源元件41a、41b電流反射鏡連接。由此，流過第1有源元件41a、第3有源元件43a和第4有源元件44a的電流量被控制為是等價的，同樣，流過第1有源元件41b、第3有源元件43b和第4有源元件44b的電流量也被控制為是等價的。
第5有源元件45a、45b限制電流，以便抑制漏極電壓(結(jié)合節(jié)點Nca、Ncb)的電壓電平的變動。第6有源元件46a、46b控制電流，以使漏極電壓(輸出節(jié)點Nouta、Noutb)的電壓電平與另一側(cè)的偏置電路40的輸出節(jié)點Nouta、Noutb的電壓電平相反方向地變化。更具體地說，被構(gòu)成為第1偏置電路40a的第5有源元件45a和第2偏置電路40b的第6有源元件46b由電流反射鏡連接，第2偏置電路40b的第5有源元件45b和第1偏置電路40a的第6有源元件46a由電流反射鏡連接。
第7有源元件47a、47b，通過本偏置電路工作時柵極電壓成為Vcc，使結(jié)合節(jié)點Nen和第2電源節(jié)點Vss短路，使第5有源元件45a和45b、第6有源元件46a和46b的工作有效。而非工作時柵極電壓成為Vss，結(jié)合節(jié)點Nen和第2電源節(jié)點Vss被分離，使第5有源元件45a和45b、第6有源元件46a和46b的工作無效。
本實施方式中的本發(fā)明電路6中，使第1有源元件41a、41b和第3有源元件43a、43b以及第4有源元件44a和44b的晶體管尺寸(柵長和柵寬)分別相等。進而，使第2有源元件42a、42b的晶體管尺寸分別相等。另外，使第5有源元件45a、45b和第6有源元件46a、46b的晶體管尺寸分別相等。使第7有源元件47a、47b的晶體管尺寸分別相等。其結(jié)果，本實施方式中的本發(fā)明電路6中，第1有源元件和第3有源元件之間、第1有源元件和第4有源元件之間、以及第5有源元件和第6有源元件之間的電流反射鏡連接中的反射鏡比是1比1。
根據(jù)上述電路結(jié)構(gòu)，即使選擇存儲單元或參考存儲單元與第1偏置電路40a和第2偏置電路40b的任一個相連接，本實施方式中的本發(fā)明電路6也能成為完全對稱的電路結(jié)構(gòu)。具體說，例如和第一實施方式的偏置電路20的Nsa、Nsb同樣地，連接主存儲器陣列2中的選擇存儲單元，將電流供給節(jié)點Nsa、Nsb的電壓設(shè)定為與第一實施方式的偏置電路20的Nsa、Nsb相同的電壓，由此能期待存儲單元電流Icell或參考存儲單元電流Iref與上述偏置電路20中的存儲單元電流Icell、參考存儲單元電流Iref流過相同的電流量。并且，通過電流反射鏡連接使該電流從第1有源元件復(fù)制到第3有源元件和第4有源元件，并向由第5有源元件和第6有源元件構(gòu)成的電流反射鏡連接輸入，由此，在2個輸出節(jié)點Nouta、Noutb之間產(chǎn)生對應(yīng)于存儲單元電流Icell、參考存儲單元電流Iref的電位差。
本實施方式中的輸出節(jié)點Nouta、Noutb的電壓放大幅度的上限，在存儲單元電流Icell和參考存儲單元電流Iref的差較大的情況下，幾乎成為Vcc。下限在存儲單元電流Icell或參考存儲單元電流Iref為0A的情況下幾乎成為Vss。因此，在本實施方式中，能得到更大的輸出電位差。
進而，在本實施方式中，驅(qū)動輸出節(jié)點Nouta、Noutb的輸出電流100％使用復(fù)制到第4有源元件44a和44b的存儲單元電流Icell或參考存儲單元電流Iref。其中，在本實施方式中，由于復(fù)制到第4有源元件44a和44b的存儲單元電流Icell或參考存儲單元電流Iref的電流路徑?jīng)]有被分割，由此可將存儲單元電流Icell或參考存儲單元電流Iref用作100％輸出電流。進而，輸出節(jié)點Nouta、Noutb的輸出速度依賴于電流量與存儲單元電流Icell、參考存儲單元電流Iref的變化成比例的輸出電流，因此能謀求輸出速度的高速化。
而且，在本實施方式的本發(fā)明電路6中，通過調(diào)節(jié)從第1有源元件向第3有源元件和第4有源元件復(fù)制存儲單元電流Icell或參考存儲單元電流Iref的反射鏡比，也能進一步實現(xiàn)輸出速度的高速化。這種情況下，對于第1有源元件41a、41b，通過對第3有源元件43a、43b和第4有源元件44a、44b的晶體管尺寸或并聯(lián)數(shù)等進行調(diào)節(jié)，并以與此相同的比來增大第5有源元件和第6有源元件的晶體管的尺寸等，來實現(xiàn)輸出速度的高速化。
進而，本實施方式的本發(fā)明電路6，由于能使輸出速度高速化，因此輸出節(jié)點Nouta、Noutb間的電位差能縮短到達下一級感應(yīng)放大器能感知的電平的時間，使感應(yīng)放大器的工作高速化。
接下來，對本發(fā)明裝置1的另一實施方式進行說明。
(1)在上述實施方式中，也可以是作為參考電路3，例示了在各總位線GB1、GB2上個別地設(shè)有各自的參考存儲單元的結(jié)構(gòu)，但是，例如，如圖7所示，通過對1個參考存儲單元16進行使2個選擇晶體管17、18中任一個處于導(dǎo)通的狀態(tài)的控制，這樣，即使與選擇存儲單元不連接的一方的總位線GB1或GB2連通也是可以的。
而且，通過使寄生于2個總位線GB1、GB2的負載電容相等，從而使由本發(fā)明電路6的偏置電壓施加產(chǎn)生的電流差檢測工作中的過渡響應(yīng)特性大幅地改善，因此對于2個總位線GB1、GB2，將包含選擇存儲單元的塊的局部位線連接到其中的一個，而將不包含選擇存儲單元的鄰接塊的局部位線連接到另一個，這樣一來，就能使寄生于局部位線的負載電容相等，并分別施加到總位線GB1、GB2。但是，需要對不包含選擇存儲單元的鄰接塊進行控制，以使字線不被選擇。
(2)在上述第一實施方式的本發(fā)明電路6中被構(gòu)成為，使第1有源元件21a、21b和第2有源元件22a、22b的晶體管尺寸分別相等，另外，使第3有源元件23a、23b和第4有源元件24a、24b的晶體管尺寸分別相等，使相同偏置條件下的電流供給能力相等，但各有源元件的晶體管尺寸被構(gòu)成為，第1偏置電路20a和第2偏置電路20b之間相對應(yīng)的有源元件的晶體管尺寸彼此分別相等，但也可以是在各偏置電路20內(nèi)，使第1有源元件21a、21b和第2有源元件22a、22b的晶體管尺寸不同。而且，也可以是使第3有源元件23a、23b和第4有源元件24a、24b的晶體管尺寸不同。根據(jù)這樣的靈活性，可調(diào)整本發(fā)明電路6中的增益或過渡響應(yīng)特性。
(3)在上述各實施方式中，將閃速存儲器假想為存儲單元，但存儲單元也不限于此。另外，存儲單元，除了存儲狀態(tài)的不同表現(xiàn)為存儲晶體管的閾值電壓的不同的元件之外，也可以是像MRAM、OUM、RRAM等這樣是可變電阻元件型的存儲單元。進而，即使是其他的結(jié)構(gòu)的存儲單元也可以。另外，本發(fā)明并不限于非易失性的存儲單元，也可適用于易失性的存儲單元。
盡管通過優(yōu)選的實施方式已經(jīng)詳細地描述了本發(fā)明，但是顯然本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍的前提下還可以進行各種各樣的修改和變形。本發(fā)明應(yīng)該根據(jù)一同提交的權(quán)利要求書來進行衡量。
權(quán)利要求
1.一種偏置電壓施加電路，其特征在于，具有第1偏置電路，將規(guī)定的偏置電壓施加到從排列多個存儲單元而成的主存儲器陣列中選擇出的選擇儲存單元上進行電流供給，將對應(yīng)于上述選擇存儲單元的存儲狀態(tài)而流過的存儲單元電流變換為電壓電平并輸出；以及第2偏置電路，將規(guī)定的偏置電壓施加到參考儲存單元上進行電流供給，將對應(yīng)于上述參考存儲單元的存儲狀態(tài)而流過的存儲單元電流變換為電壓電平并輸出，上述第1偏置電路和上述第2偏置電路分別具有相同的電路結(jié)構(gòu)，該結(jié)構(gòu)中具備第1有源元件，在電源節(jié)點和結(jié)合節(jié)點之間控制電流，以便抑制上述結(jié)合節(jié)點的電壓電平的變動；第2有源元件，在電源節(jié)點和輸出節(jié)點之間控制電流，以使上述輸出節(jié)點的電壓電平與另一側(cè)的上述偏置電路的上述結(jié)合節(jié)點的電壓電平相反方向地變化；第3有源元件，在上述結(jié)合節(jié)點和電流供給節(jié)點之間，將從上述第1有源元件供給的電流供給到上述選擇存儲單元或上述參考存儲單元，并且將上述電流供給節(jié)點的電壓電平抑制在規(guī)定電平；以及第4有源元件，在上述輸出節(jié)點和上述電流供給節(jié)點之間，將從上述第2有源元件供給的電流供給到上述選擇存儲單元或上述參考存儲單元，并且將上述電流供給節(jié)點的電壓電平抑制在規(guī)定電平。
2.如權(quán)利要求1所述的偏置電壓施加電路，其特征在于，上述第1有源元件和上述第2有源元件由P溝道MOSFET形成。
3.如權(quán)利要求1所述的偏置電壓施加電路，其特征在于，上述第3有源元件和上述第4有源元件由N溝道MOSFET形成。
4.如權(quán)利要求1所述的偏置電壓施加電路，其特征在于，上述第1偏置電路的上述第1有源元件和上述第2偏置電路的上述第2有源元件由電流反射鏡連接，上述第2偏置電路的上述第1有源元件和上述第1偏置電路的上述第2有源元件由電流反射鏡連接。
5.如權(quán)利要求1所述的偏置電壓施加電路，其特征在于，在相同的偏置條件下，上述第1有源元件和上述第2有源元件的電流供給能力相同，上述第3有源元件和上述第4有源元件的電流供給能力相同。
6.如權(quán)利要求1所述的偏置電壓施加電路，其特征在于，在相同的偏置條件下，上述第1有源元件和上述第2有源元件的電流供給能力是不同的，上述第3有源元件和上述第4有源元件的電流供給能力是不同的。
7.如權(quán)利要求1所述的偏置電壓施加電路，其特征在于，上述第1有源元件由源極與上述電源節(jié)點連接、柵極和漏極與上述結(jié)合節(jié)點連接的P溝道MOSFET形成，上述第2有源元件由源極與上述電源節(jié)點連接、漏極與上述輸出節(jié)點連接、柵極與另一側(cè)的上述偏置電路的上述結(jié)合節(jié)點連接的P溝道MOSFET形成，上述第3有源元件由源極與上述電流供給節(jié)點連接、漏極與上述結(jié)合節(jié)點連接、對柵極供給規(guī)定的中間電壓的N溝道MOSFET形成，上述第4有源元件由源極與上述電流供給節(jié)點連接、漏極與上述輸出節(jié)點連接、對柵極供給上述中間電壓的N溝道MOSFET形成。
8.一種偏置電壓施加電路，其特征在于，具有第1偏置電路，將規(guī)定的偏置電壓施加到從排列多個存儲單元而成的主存儲器陣列中選擇出的選擇儲存單元上進行電流供給，將對應(yīng)于上述選擇存儲單元的存儲狀態(tài)而流過的存儲單元電流變換為電壓電平并輸出；以及第2偏置電路，將規(guī)定的偏置電壓施加到參考儲存單元上進行電流供給，將對應(yīng)于上述參考存儲單元的存儲狀態(tài)而流過的存儲單元電流變換為電壓電平并輸出，上述第1偏置電路和上述第2偏置電路由相同的偏置電路構(gòu)成，分別具有第1有源元件，在第1電源節(jié)點和內(nèi)部節(jié)點之間，控制上述內(nèi)部節(jié)點的電壓電平的變動；第2有源元件，在上述內(nèi)部節(jié)點和電源供給節(jié)點之間，將從上述第1有源元件供給的電流供給到上述選擇存儲單元或上述參考存儲單元，并且將上述電流供給節(jié)點的電壓電平抑制在規(guī)定電平；第3有源元件，在上述第1電源節(jié)點和輸出節(jié)點之間，電流量與從上述電源供給節(jié)點被供給電流的上述選擇存儲單元或上述參考存儲單元的電流量的變化成比例地進行變化；第4有源元件，在結(jié)合節(jié)點和上述輸出節(jié)點之間控制電流，以便抑制上述輸出節(jié)點的電壓電平的變動；第5有源元件，在結(jié)合節(jié)點和上述輸出節(jié)點之間控制電流，以使上述輸出節(jié)點的電壓電平與另一側(cè)的上述偏置電路的上述輸出節(jié)點的電壓電平相反方向地變化；以及第6有源元件，在第2電源節(jié)點和上述結(jié)合節(jié)點之間，在上述偏置電路工作時使上述第4有源元件和上述第5有源元件的工作有效，在上述偏置電路為非工作時使上述第4有源元件和上述第5有源元件的工作無效，上述第1偏置電路的上述結(jié)合節(jié)點和上述第2偏置電路的上述結(jié)合節(jié)點相連接。
9.如權(quán)利要求8所述的偏置電壓施加電路，其特征在于，上述第1有源元件和上述第3有源元件由P溝道MOSFET形成，上述第2有源元件、上述第4有源元件、上述第5有源元件和上述第6有源元件由N溝道MOSFET形成。
10.如權(quán)利要求8所述的偏置電壓施加電路，其特征在于，上述第1偏置電路的上述第4有源元件和上述第2偏置電路的上述第5有源元件由電流反射鏡連接，上述第2偏置電路的上述第4有源元件和上述第1偏置電路的上述第5有源元件由電流反射鏡連接，上述第1偏置電路的上述第1有源元件和上述第1偏置電路的上述第3有源元件由電流反射鏡連接，上述第2偏置電路的上述第1有源元件和上述第2偏置電路的上述第3有源元件由電流反射鏡連接。
11.如權(quán)利要求8所述的偏置電壓施加電路，其特征在于，在相同的偏置條件下，上述第4有源元件和上述第5有源元件的電流供給能力相同，上述第1有源元件和上述第3有源元件的電流供給能力相同。
12.如權(quán)利要求8所述的偏置電壓施加電路，其特征在于，上述第1有源元件由源極與上述第1電源節(jié)點連接、柵極和漏極與上述內(nèi)部節(jié)點連接的P溝道MOSFET的方式形成，上述第2有源元件由源極與上述電源供給節(jié)點連接、漏極與上述內(nèi)部節(jié)點連接、對柵極供給規(guī)定的中間電壓的N溝道MOSFET的方式形成，上述第3有源元件由源極與上述第1電源節(jié)點連接、柵極與上述內(nèi)部節(jié)點連接、漏極與上述輸出節(jié)點連接的P溝道MOSFET的方式形成，上述第4有源元件由源極與上述結(jié)合節(jié)點連接、柵極和漏極與上述輸出節(jié)點連接的N溝道MOSFET的方式形成，上述第5有源元件由源極與上述結(jié)合節(jié)點連接、漏極與上述輸出節(jié)點連接、柵極與另一側(cè)的上述偏置電路的上述輸出節(jié)點連接的N溝道MOSFET的方式形成，上述第6有源元件由源極與上述第2電源節(jié)點連接、漏極與上述結(jié)合節(jié)點連接、對柵極供給規(guī)定的工作控制電壓的N溝道MOSFET的方式形成。
13.一種偏置電壓施加電路，其特征在于，具有第1偏置電路，將規(guī)定的偏置電壓施加到從排列多個存儲單元而成的主存儲器陣列中選擇出的選擇儲存單元上進行電流供給，將對應(yīng)于上述選擇存儲單元的存儲狀態(tài)而流過的存儲單元電流變換為電壓電平并輸出；以及第2偏置電路，將規(guī)定的偏置電壓施加到參考儲存單元上進行電流供給，將對應(yīng)于上述參考存儲單元的存儲狀態(tài)而流過的存儲單元電流變換為電壓電平并輸出，上述第1偏置電路和上述第2偏置電路由相同的偏置電路構(gòu)成，分別具有第1有源元件，在第1電源節(jié)點和內(nèi)部節(jié)點之間，控制上述內(nèi)部節(jié)點的電壓電平的變動；第2有源元件，在上述內(nèi)部節(jié)點和電流供給節(jié)點之間，將從上述第1有源元件供給的電流供給到上述選擇存儲單元或上述參考存儲單元，并且將上述電流供給節(jié)點的電壓電平抑制在規(guī)定電平；第3有源元件，在上述第1電源節(jié)點和第1結(jié)合節(jié)點之間，電流量與從上述電流供給節(jié)點被供給電流的上述選擇存儲單元或上述參考存儲單元的電流量的變化成比例地進行變化；第4有源元件，在第1電源節(jié)點和上述輸出節(jié)點之間，電流量與從上述電流供給節(jié)點被供給電流的上述選擇存儲單元或上述參考存儲單元的電流量的變化成比例地進行變化；第5有源元件，在上述第1結(jié)合節(jié)點和第2結(jié)合節(jié)點之間控制電流，以便抑制上述第1結(jié)合節(jié)點的電壓電平的變動；第6有源元件，在上述第2結(jié)合節(jié)點和上述輸出節(jié)點之間控制電流，以使上述輸出節(jié)點的電壓電平與另一側(cè)的上述偏置電路的上述輸出節(jié)點的電壓電平相反方向地變化；以及第7有源元件，在上述第2電源節(jié)點和上述第2結(jié)合節(jié)點之間，在上述偏置電路工作時使上述第5有源元件和上述第6有源元件的工作有效，在上述偏置電路為非工作時使上述第5有源元件和上述第6有源元件的工作無效，上述第1偏置電路的上述第2結(jié)合節(jié)點和上述第2偏置電路的上述第2結(jié)合節(jié)點連接。
14.如權(quán)利要求13所述的偏置電壓施加電路，其特征在于，上述第1有源元件、上述第3有源元件和上述第4有源元件由P溝道MOSFET形成，上述第2有源元件、上述第5有源元件、上述第6有源元件和上述第7有源元件由N溝道MOSFET形成。
15.如權(quán)利要求13所述的偏置電壓施加電路，其特征在于，上述第1有源元件和上述第3有源元件由電流反射鏡連接，上述第1有源元件和上述第4有源元件由電流反射鏡連接，上述第1偏置電路的上述第5有源元件和上述第2偏置電路的上述第6有源元件由電流反射鏡連接，上述第2偏置電路的上述第5有源元件和上述第1偏置電路的上述第6有源元件由電流反射鏡連接。
16.如權(quán)利要求13所述的偏置電壓施加電路，其特征在于，在相同的偏置條件下，上述第5有源元件和上述第6有源元件的電流供給能力相同，上述第3有源元件和上述第4有源元件以及上述第1有源元件的電流供給能力相同。
17.如權(quán)利要求13所述的偏置電壓施加電路，其特征在于，在相同的偏置條件下，上述第5有源元件和上述第6有源元件的電流供給能力相同，上述第3有源元件和上述第4有源元件的電流供給能力相同，并且，上述第1有源元件和上述第3有源元件的電流供給能力不同，上述第1有源元件和上述第4有源元件的電流供給能力不同。
18.如權(quán)利要求13所述的偏置電壓施加電路，其特征在于，在相同的偏置條件下，上述第5有源元件和上述第6有源元件的電流供給能力相同，上述第3有源元件和上述第4有源元件的電流供給能力不同。
19.如權(quán)利要求13所述的偏置電壓施加電路，其特征在于，上述第1有源元件由源極與上述第1電源節(jié)點連接、柵極和漏極與上述內(nèi)部節(jié)點連接的P溝道MOSFET的方式形成，上述第2有源元件由源極與上述電源供給節(jié)點連接、漏極與上述內(nèi)部節(jié)點連接、對柵極供給規(guī)定的中間電壓的N溝道MOSFET的方式形成，上述第3有源元件由源極與上述第1電源節(jié)點連接、柵極與上述內(nèi)部節(jié)點連接、漏極與上述第1結(jié)合節(jié)點連接的P溝道MOSFET的方式形成，上述第4有源元件由源極與上述第1電源節(jié)點連接、柵極與上述內(nèi)部節(jié)點連接、漏極與上述輸出節(jié)點連接的P溝道MOSFET的方式形成，上述第5有源元件由源極與上述第2結(jié)合節(jié)點連接、柵極和漏極與上述第1結(jié)合節(jié)點連接的N溝道MOSFET的方式形成，上述第6有源元件由源極與上述第2結(jié)合節(jié)點連接、漏極與上述輸出節(jié)點連接、柵極與另一側(cè)的上述偏置電路的上述輸出節(jié)點連接的N溝道MOSFET的方式形成，上述第7有源元件由源極與上述第2電源節(jié)點連接、漏極與第2結(jié)合節(jié)點連接、對柵極供給規(guī)定的工作控制電壓的N溝道MOSFET的方式形成。
20.一種半導(dǎo)體存儲裝置，其具有陣列狀地排列多個存儲單元而成的主存儲器陣列；參考存儲單元；從上述主存儲器陣列中選擇特定的上述存儲單元的地址選擇電路；偏置電壓施加電路，其通過分別對連接于上述地址選擇電路選擇出的選擇存儲單元上的位線和連接于上述參考存儲單元上的位線來個別地施加規(guī)定的偏置電壓，將對應(yīng)于各個存儲狀態(tài)而流過上述選擇存儲單元和上述參考存儲單元的各存儲單元電流變換成電壓電平并輸出；以及感應(yīng)電路，其將上述偏置電壓施加電路的上述選擇存儲單元一側(cè)和上述參考存儲單元一側(cè)的各輸出電壓比較放大，并輸出對應(yīng)于上述選擇存儲單元所存儲的數(shù)據(jù)的電壓，該半導(dǎo)體存儲裝置的特征在于，上述偏置電壓施加電路是如權(quán)利要求1所述的偏置電壓施加電路，上述偏置電壓施加電路的上述第1偏置電路和上述第2偏置電路的任一方的上述電流供給節(jié)點與上述選擇存儲單元一側(cè)的上述位線相連通的情況下，上述第1偏置電路和上述第2偏置電路的另一方的上述電流供給節(jié)點與上述參考存儲單元一側(cè)的上述位線相連通。
21.如權(quán)利要求20所述的半導(dǎo)體存儲裝置，其特征在于，上述偏置電壓施加電路的上述第1偏置電路被構(gòu)成為可對從上述主存儲器陣列中的第1區(qū)域內(nèi)的上述存儲單元中選擇出的選擇存儲單元進行電流供給，上述偏置電壓施加電路的上述第2偏置電路被構(gòu)成為可對從與上述主存儲器陣列中的上述第1區(qū)域不同的第2區(qū)域內(nèi)的上述存儲單元中選擇出的選擇存儲單元進行電流供給，由上述第1偏置電路向上述第1區(qū)域內(nèi)的上述選擇存儲單元的電流供給、和由上述第2偏置電路向上述第2區(qū)域內(nèi)的與上述位線相連通的上述參考存儲單元的電流供給作為一個讀出工作而產(chǎn)生，由上述第2偏置電路向上述第2區(qū)域內(nèi)的上述選擇存儲單元的電流供給、和由上述第1偏置電路向與上述第1區(qū)域內(nèi)的上述位線相連通的上述參考存儲單元的電流供給作為另一個讀出工作而產(chǎn)生。
22.如權(quán)利要求20所述的半導(dǎo)體存儲裝置，其特征在于，連接于上述選擇存儲單元上的位線和連接于上述參考存儲單元上的位線的寄生電容相等。
23.一種半導(dǎo)體存儲裝置，其具有陣列狀地排列多個存儲單元而成的主存儲器陣列；參考存儲單元；從上述主存儲器陣列中選擇特定的上述存儲單元的地址選擇電路；偏置電壓施加電路，其通過分別對連接于上述地址選擇電路選擇出的選擇存儲單元上的位線和連接于上述參考存儲單元上的位線來個別地施加規(guī)定的偏置電壓，將對應(yīng)于各個存儲狀態(tài)流過上述選擇存儲單元和上述參考存儲單元的各存儲單元電流變換成電壓電平并輸出；以及感應(yīng)電路，其將上述偏置電壓施加電路的上述選擇存儲單元一側(cè)和上述參考存儲單元一側(cè)的各輸出電壓比較放大，并輸出對應(yīng)于上述選擇存儲單元所存儲的數(shù)據(jù)的電壓，該半導(dǎo)體存儲裝置的特征在于，上述偏置電壓施加電路是如權(quán)利要求8所述的偏置電壓施加電路，上述偏置電壓施加電路的上述第1偏置電路和上述第2偏置電路的任一方的上述電流供給節(jié)點與上述選擇存儲單元一側(cè)的上述位線相連通的情況下，上述第1偏置電路和上述第2偏置電路的另一方的上述電流供給節(jié)點與上述參考存儲單元一側(cè)的上述位線相連通。
24.如權(quán)利要求23所述的半導(dǎo)體存儲裝置，其特征在于，上述偏置電壓施加電路的上述第1偏置電路被構(gòu)成為可對從上述主存儲器陣列中的第1區(qū)域內(nèi)的上述存儲單元中選擇出的選擇存儲單元進行電流供給，上述偏置電壓施加電路的上述第2偏置電路被構(gòu)成為可對從與上述主存儲器陣列中的上述第1區(qū)域不同的第2區(qū)域內(nèi)的上述存儲單元中選擇出的選擇存儲單元進行電流供給，由上述第1偏置電路向上述第1區(qū)域內(nèi)的上述選擇存儲單元的電流供給、和由上述第2偏置電路向與上述第2區(qū)域內(nèi)的上述位線相連通的上述參考存儲單元的電流供給作為一個讀出工作而產(chǎn)生，由上述第2偏置電路向上述第2區(qū)域內(nèi)的上述選擇存儲單元的電流供給、和由上述第1偏置電路向與上述第1區(qū)域內(nèi)的上述位線相連通的上述參考存儲單元的電流供給作為另一個讀出工作而產(chǎn)生。
25.如權(quán)利要求23所述的半導(dǎo)體存儲裝置，其特征在于，連接于上述選擇存儲單元上的位線和連接于上述參考存儲單元上的位線的寄生電容相等。
26.一種半導(dǎo)體存儲裝置，其具有陣列狀地排列多個存儲單元而成的主存儲器陣列；參考存儲單元；從上述主存儲器陣列中選擇特定的上述存儲單元的地址選擇電路；偏置電壓施加電路，其通過分別對連接于上述地址選擇電路選擇出的選擇存儲單元上的位線和連接于上述參考存儲單元上的位線來個別地施加規(guī)定的偏置電壓，將對應(yīng)于各個存儲狀態(tài)流過上述選擇存儲單元和上述參考存儲單元的各存儲單元電流變換成電壓電平并輸出；以及感應(yīng)電路，其將上述偏置電壓施加電路的上述選擇存儲單元一側(cè)和上述參考存儲單元一側(cè)的各輸出電壓比較放大，并輸出對應(yīng)于上述選擇存儲單元所存儲的數(shù)據(jù)的電壓，該半導(dǎo)體存儲裝置的特征在于，上述偏置電壓施加電路是如權(quán)利要求13所述的偏置電壓施加電路，上述偏置電壓施加電路的上述第1偏置電路和上述第2偏置電路的任一方的上述電流供給節(jié)點與上述選擇存儲單元一側(cè)的上述位線相連通的情況下，上述第1偏置電路和上述第2偏置電路的另一方的上述電流供給節(jié)點與上述參考存儲單元一側(cè)的上述位線相連通。
27.如權(quán)利要求26所述的半導(dǎo)體存儲裝置，其特征在于，上述偏置電壓施加電路的上述第1偏置電路被構(gòu)成為可對從上述主存儲器陣列中的第1區(qū)域內(nèi)的上述存儲單元中選擇出的選擇存儲單元進行電流供給，上述偏置電壓施加電路的上述第2偏置電路被構(gòu)成為可對從與上述主存儲器陣列中的上述第1區(qū)域不同的第2區(qū)域內(nèi)的上述存儲單元中選擇出的選擇存儲單元進行電流供給，由上述第1偏置電路向上述第1區(qū)域內(nèi)的上述選擇存儲單元的電流供給、和由上述第2偏置電路向與上述第2區(qū)域內(nèi)的上述位線相連通的上述參考存儲單元的電流供給作為一個讀出工作而產(chǎn)生，由上述第2偏置電路向上述第2區(qū)域內(nèi)的上述選擇存儲單元的電流供給、和由上述第1偏置電路向與上述第1區(qū)域內(nèi)的上述位線相連通的上述參考存儲單元的電流供給作為一個讀出工作而產(chǎn)生。
28.如權(quán)利要求26所述的半導(dǎo)體存儲裝置，其特征在于，連接于上述選擇存儲單元上的位線和連接于上述參考存儲單元上的位線的寄生電容相等。
全文摘要
分別對選擇存儲單元和參考存儲單元進行電流供給的2個偏置電路(20)其電路結(jié)構(gòu)相同，各偏置電路分別具有第1有源元件(21a、21b)，在電源節(jié)點(Vcc)和結(jié)合節(jié)點(Nca、Ncb)之間控制電流，以便抑制上述結(jié)合節(jié)點的電壓電平的變動；第2有源元件(22a、22b)，在電源節(jié)點和輸出節(jié)點(Nouta、Noutb)之間控制電流，以使上述輸出節(jié)點的電壓電平與另一側(cè)的偏置電路的結(jié)合節(jié)點的電壓電平相反方向地變化；第3有源元件(23a、23b)和第4有源元件(24a、24b)，在上述結(jié)合節(jié)點和電流供給節(jié)點(Nsa、Nsb)之間以及上述輸出節(jié)點和上述電流供給節(jié)點之間，調(diào)整偏置電壓。
文檔編號G11C16/28GK1655281SQ200510009468
公開日2005年8月17日 申請日期2005年2月8日 優(yōu)先權(quán)日2004年2月9日
發(fā)明者森康通, 吉本貴彥, 渡邊雅彥, 安西伸介, 野島武, 正木宗孝 申請人:夏普株式會社