專利名稱：低電壓讀出放大器和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲設備，以及更具體地，涉及用于讀出由存儲設備中的存儲單元產(chǎn)生的差分電壓的讀出放大器，該存儲設備例如為動態(tài)隨機存取存儲器(“DRAM”)設備。
背景技術(shù)：
例如靜態(tài)隨機存取存儲器(“SRAM”)設備和動態(tài)隨機存取存儲器(“DRAM”)設備的存儲設備通常廣泛用于各種電子系統(tǒng)，例如個人計算機。存儲設備包括一個或多個存儲單元陣列，其中在DRAM設備中，所述一個或多個存儲單元陣列是以行和列形式設置的多個小電容器。圖1中顯示了傳統(tǒng)的DRAM存儲陣列10的一部分。陣列10包括對于陣列10的每列的一對位線DL、DL*，圖1中只顯示了其中的一對。大量的存儲單元12耦合到位線DL、DL*。每個存儲單元12都包括存取晶體管16以及耦合在晶體管16和單元板20之間存儲單元電容器18，其中所述單元板20通常偏置在電源電壓的一半處，例如VCC/2。電容器18通常存儲與電源電壓VCC或接地電壓相等的電壓。每個存取晶體管16的柵極通常耦合到相應的字線WL0、WL1，盡管圖1中只顯示了這些字線中的其中兩個。對于“折疊式位線”結(jié)構(gòu)，偶數(shù)的字線(例如WL0)都耦合到位線DL，以及奇數(shù)的字線(例如WL1)都耦合到互補的位線DL*。因此，對于陣列10中存儲單元12的每行，都設置一條字線WL。
每一對位線DL、DL*耦合到相應的讀出放大器30，該讀出放大器30執(zhí)行兩個功能第一、“平衡”位線，以及第二、讀出形成在位線DL、DL*之間的差分電壓，并且然后將位線驅(qū)動到對應的邏輯電平。利用平衡電路34來實現(xiàn)平衡位線DL、DL*，其使得它們處于相同的電壓。平衡電路34包括耦合在位線DL、DL*之間的平衡晶體管36，以及耦合在一半電源電壓(例如VCC/2)和相應位線DL、DL*之間的平衡偏置晶體管40、42。
在操作時，響應于有效高位的平衡EQ信號，平衡晶體管36接通，以將位線DL、DL*相互耦合，以及平衡偏置晶體管40、42接通，以將位線DL、DL*耦合到VCC/2。因此，在平衡周期之后，位線DL、DL*上的電壓都是VCC/2，并且因此所述位線之間的差分電壓為零。
正如以上所述，讀出放大器30也執(zhí)行讀出在位線DL、DL*之間形成的差分電壓以及然后將所述位線驅(qū)動到相應邏輯電平的功能。此第二個功能是通過NSENSE放大器50和PSENSE放大器52實現(xiàn)的。NSENSE放大器50包括一對交叉耦合的NMOS晶體管56、58，以及PSENSE放大器52類似地包括一對交叉耦合的PMOS晶體管60、62。
在操作中，通過在平衡周期驅(qū)動EQ信號為有效高位來對位線DL、DL*進行初始平衡。在DL、DL*之間的差分電壓基本上達到零伏之后，EQ信號轉(zhuǎn)變?yōu)闊o效低位，以斷開晶體管36、40、42。字線其中一個然后被驅(qū)動到有效高位，以接通與其耦合的存取晶體管16。接通的存取晶體管16然后將存儲單元電容器18耦合到與存取晶體管16耦合的位線DL或DL*。來自電容器18的電壓使得位線DL、DL*上的電壓略微升高(如果電容器18在VCC)或者略微降低(如果電容器18接地)。
讀出啟動(SENSE ENABLE)線然后被驅(qū)動為一個相對較低的電壓，例如接地或微小的負電壓，以及動作(ACT)線被驅(qū)動為一個相對較高的電壓，例如VCC或者略高于VCC的電壓。例如，假設位線DL上的電壓升高，NMOS晶體管58將接通，其在時間程度上大于NMOS晶體管56接通的數(shù)量，這是因為晶體管58的柵源電壓將是較大的。因此，互補的位線DL*以比DL被推向零電壓更大的程度被推向SENSE ENSBLE線上的低電壓。以與NSENSE放大器50的操作類似的方式，當ACT線被驅(qū)動到高位時，PSENSE放大器52中PMOS晶體管60接通，其在程度上大于PMOS晶體管62接通的程度，這是因為晶體管60的柵源電壓較大。因此，晶體管60更強地將位線DL驅(qū)動到VCC。此后，位線DL上的電壓進一步增大，并且互補的位線DL*上的電壓進一步降低，由此使得晶體管60更強地驅(qū)動位線DL以及使晶體管62越來越弱地驅(qū)動互補的位線，到相對較高的ACT電壓。與此同時，位線DL上增加的電壓和互補的位線DL*上降低的電壓使得晶體管58更強地驅(qū)動互補的位線DL*，以及使得晶體管56越來越弱地驅(qū)動位線DL，到相對較低的SENSE ENABLE電壓。在讀出周期結(jié)束時，NSENSE放大器50已經(jīng)驅(qū)動互補的位線DL*到相對低SENSE ENABLE電壓，以及PSENSE放大器52已經(jīng)驅(qū)動位線DL到相對高的ACT電壓。列選擇(COLUMN SELECT)信號然后變高，以接通輸入/輸入(“I/O”)晶體管70、72，由此將位線DL、DL*耦合到各自的互補I/O線76、78。使得從陣列10讀取數(shù)據(jù)。
按照基本上與以上參考圖1所示的折疊位線結(jié)構(gòu)描述的相同的方式，圖1所示的讀出放大器30也可以用于從具有開放式位線結(jié)構(gòu)的存儲陣列(未示出)中讀取數(shù)據(jù)位。
盡管圖1中所示的讀出放大器30在過去工作的很好，但是在電源電壓VCC的大小連續(xù)降低并且晶體管閾值電壓并不能快速繼續(xù)降低時，其不能快速的讀出數(shù)據(jù)位線DL、DL*之間的差分電壓，快速的讀出數(shù)據(jù)位線DL、DL*之間的差分電壓是新的存儲器設計的趨勢。盡管讀出放大器30仍然能夠正確地讀出位線DL、DL*之間的電壓差分，但是讀出放大器30這樣做所需要的時間會增大到不可接受的程度。
因此需要一種即使對于具有相對小量級的電源電壓也可以快速讀出互補位線之間的電壓差分的讀出放大器。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的讀出放大器和方法包括驅(qū)動第二讀出放大器部分的第一讀出放大器部分。在存儲器讀取操作期間，所述第一讀出放大器部分只是在短時間段被初始地耦合到位線，使得電壓差分被施加到第一讀出放大器。此后，所述第一讀出放大器部分與位線隔離，使得所述讀出放大器可以響應所述差分電壓，而不需要驅(qū)動相對較高位的電容數(shù)據(jù)線。因此，由第一讀出放大器部分產(chǎn)生的差分電壓可以以相對較快的速度增加。在所述第一讀出放大器響應所述差分電壓時，所述第一讀出放大器驅(qū)動與位線耦合的第二讀出放大器部分。因此，通過一個以比位線之間電壓的增加速度更快的速度增加的電壓，來驅(qū)動所述第二讀出放大器部分。該讀出放大器可以用于任何類型的使用互補的位線的存儲設備，包括各種DRAM設備和靜態(tài)隨機存取存儲器(“SRAM”)設備以及閃存設備。


圖1是與傳統(tǒng)的讀出放大器耦合的傳統(tǒng)的存儲陣列之一部分的示意圖；圖2是根據(jù)本發(fā)明的一個實施例的讀出放大器的示意圖；圖3是顯示圖2的讀出放大器的實施例的流程圖；圖4是顯示圖2的讀出放大器中出現(xiàn)的各種信號根據(jù)時間變化的波形圖；圖5是使用圖2的讀出放大器或者根據(jù)本發(fā)明的讀出放大器的一些其它實施例的存儲設備的方框圖；以及圖6是使用圖5的存儲設備的計算機系統(tǒng)的方框圖。
具體實施例方式
圖2顯示了根據(jù)本發(fā)明的一個實施例的讀出放大器100。讀出放大器100包括內(nèi)部讀出放大器部分110和外部讀出放大器部分120。除了其耦合在一對互補的讀出線S、S*之間而不是互補的位線DL、DL*之間之外，內(nèi)部讀出放大器110具有與圖1中所示讀出放大器10相同的拓撲圖。因而，內(nèi)部讀出放大器110包括一對交叉耦合的PMOS讀出晶體管130、132，它們經(jīng)由PMOS正電源晶體管136將對應的讀出線S、S*耦合到電源電壓VCC。晶體管136的導通狀態(tài)是由一有效低位的早期(early)PSENSE*信號控制。同樣，一對交叉耦合的NMOS讀出晶體管140、142經(jīng)由NMOS負電源晶體管146將讀出線S、S*耦合到相對較低的電源電壓，其優(yōu)選地為負電壓VBB。晶體管146的導通狀態(tài)由一有效高位的早期NSENSE信號控制。
在操作時，當早期PSENSE*和早期NSENSE信號都有效時，第一讀出放大器部分110按照上述對讀出放大器10所描述的方式操作，以讀出所述讀出線S、S*之間的電壓差分，以及然后將讀出線S、S*驅(qū)動到相應的邏輯電平。
第一讀出放大器部分110經(jīng)由一對由有效高位連接“CON”信號控制的NMOS耦合晶體管150、152選擇性地與第二讀出放大器部分120隔離。第二讀出放大器部分120與第一讀出放大器部分110相似，包括一對PMOS讀出晶體管154、156，它們經(jīng)由PMOS正電源晶體管158耦合到VCC。晶體管158的導通狀態(tài)是由有效低位的后期PSENSE*信號控制。按照類似的方式，一對NMOS讀出晶體管160、162經(jīng)由一NMOS負極電源晶體管164耦合到接地端。晶體管164的導通狀態(tài)由以下描述的信號控制。
第二讀出放大器120與第一讀出放大器110的不同之處在于(1)被耦合在位線DL、DL*之間，而不是在讀出線S、S*之間，以及(2)其讀出晶體管154、156、160、162的柵極耦合到讀出線S、S*，而不是位線DL、DL*。因此，讀出晶體管154、156、160、162沒有被交叉耦合。讀出晶體管154、156、160、162的切換由讀出線S、S*之間的電壓差分控制，而不是像現(xiàn)有技術(shù)的讀出放大器一樣由位線DL、DL*之間的電壓差分控制。因為由于讀出線S、S*的低電容而使得讀出線S、S*之間的電壓比位線DL、DL*之間的電壓變化的更快，所以讀出晶體管154、156、160、162的切換速度比現(xiàn)有技術(shù)的讀出晶體管(例如圖1中顯示的放大器10)更快。
用于控制耦合晶體管150、152導通狀態(tài)的CON信號由“與非(NAND)”門170產(chǎn)生，NAND門170接收早期NSENSE信號和經(jīng)由反相器172的有效高位的寫(WRITE)信號的補信號(compliment)。如果早期NSENSE信號無效或者WRITE信號處于有效高位，則CON信號由此將處于有效高位，以將內(nèi)部讀出放大器部分110耦合到外部讀出放大器部分120。經(jīng)由反相器172耦合的WRITE信號也被施加到NAND門176，NAND門176也接收高位有效的后期(late)NSENSE信號。如果后期NSENSE信號是有效的以及WRITE信號處于無效低位，則NAND門176將輸出一低電平，以經(jīng)由反相器178接通負電源晶體管164。
參考圖3的流程圖和圖4的波形圖，再現(xiàn)將描述用于讀取存儲器存取的讀出放大器100的操作。正如圖4所示，WRITE信號初始為低電平，并且上述所有其它信號都是處于無效狀態(tài)。因此，沒有功率被施加到讀出放大器部分110、120，以及CON信號為高電平，使得耦合晶體管150、152將讀出放大器部分110、120相互連接，其在步驟180顯示。在時間t0，存儲單元電容器被耦合到位線DL(盡管其可選地可以耦合到互補位線DL*)，由此使得位線DL上的電壓相對于互補的位線DL*上的電壓略微增加，正如步驟184所示。位線DL、DL*之間的電壓差分也耦合到讀出線S、S*，因為耦合晶體管150、152仍然接通。
在t1，早期NSENSE和早期PSENSE*信號在步驟188轉(zhuǎn)變?yōu)樘幱谟行顟B(tài)，由此將功率施加到內(nèi)部讀出放大器部分110。有效高位的早期NSENSE信號也使NAND門170將CON信號變到無效低位，其斷開耦合晶體管150、152，以使內(nèi)部讀出放大器部分110與外部讀出放大器120隔離。正如圖4所示，內(nèi)部讀出放大器部分110響應讀出線S、S*之間的電壓差分比外部讀出放大器120響應位線DL、DL*之間的電壓差分更快，這是因為讀出線S、S*的電容太低(S信號顯示為實線，S*信號顯示為虛線)。因此，施加到外部讀出放大器部分120中的讀出晶體管154、156、160、162的柵極的電壓比傳統(tǒng)的讀出放大器中從位線DL、DL*施加到柵極端的電壓轉(zhuǎn)變的更快。
正如圖4所示，在步驟190中，通過將后期NSENSE和PSENSE*信號轉(zhuǎn)變?yōu)橛行顟B(tài)，功率隨后在時間t2被施加到外部讀出放大器部分120。讀出晶體管154、156、160、162然后將位線DL、DL*驅(qū)動到與在步驟184中從存儲單元電容器讀取的數(shù)據(jù)位相對應的邏輯電平(DL信號顯示為實線，以及DL*信號顯示為虛線)。與傳統(tǒng)的讀出放大器所驅(qū)動的位線相比，位線DL、DL*上的電壓以相對較快的速率進行轉(zhuǎn)變，這是因為在位線DL、DL*上的電壓明顯改變之前，讀出晶體管154、156、160、162的柵極上的電壓已經(jīng)為強烈地接通讀出晶體管154、156、160、162的電壓。反之，如果讀出晶體管154、156、160、162都耦合到位線DL、DL*，則讀出晶體管154、156、160、162不具有識別輕微電壓差異所需要的驅(qū)動強度，或者它們將以與位線DL、DL*之間的差分電壓增加速率相當?shù)南鄬^低的速率進行切換。位線DL、DL*上的電壓在時間t3達到與讀取數(shù)據(jù)位相應的互補的邏輯電平，以在步驟194更新與位線DL耦合的存儲單元電容器，由此完成讀取存儲器存取。
讀出放大器100對于寫入存儲器存取的初始操作類似于上述對于讀取存儲器存取的操作，因為寫入存儲器存取總是作為讀取存儲區(qū)存取開始，并且直至當WRITE信號在存儲設備接收到列地址和列地址選通信號時轉(zhuǎn)變?yōu)楦唠娖綍r，才轉(zhuǎn)變?yōu)閷懭氪鎯ζ鞔嫒?。WRITE信號的轉(zhuǎn)變使得所述寫入存儲器存取不同于讀取存儲器存取，因為NAND門170輸出一高電平，以在早期NSENSE信號轉(zhuǎn)變有效高位之后接通耦合晶體管150、152。因此，內(nèi)部讀出放大器110繼續(xù)被耦合到外部讀出晶體管120。此外，即使當后期NSENSE信號處于有效狀態(tài)以使負極電源晶體管164持續(xù)斷開，有效高位的WRITE信號也使NAND門輸出一高電平。
通過將讀出晶體管140、142耦合到負電壓VBB而不是接地點電壓，進一步增強了第一讀出放大器部分110的高速操作。但是，可以通過傳統(tǒng)的源，例如電荷泵(未示出)，很容易提供負電壓VBB，這是因為只要驅(qū)動讀出線S、S*。如果也需要驅(qū)動位線DL、DL*，則需要負電壓VBB處實質(zhì)上更多的電流。
圖5是利用讀出放大器100(圖2)或本發(fā)明的一些其它實施例的傳統(tǒng)的同步動態(tài)隨機存取存儲器(“SDRAM”)200。當然，讀出放大器100和本發(fā)明的其它實施例也可以被用于其它DRAM設備以及其它存儲設備，例如SRAM設備、閃存設備、等等。
SDRAM200的操作由命令解碼器204響應于控制總線206上接收的高電平命令信號來控制。這些通常由存儲器控制器(未顯示)產(chǎn)生的高電平命令信號是時鐘啟動信號CKE*、時鐘信號CLK、片選擇信號CS*、寫入啟動信號WE*、行地址選通信號RAS*、列地址選通信號CAS*、以及數(shù)據(jù)屏蔽信號DQM，其中“*”表示信號為有效低位。命令解碼器204響應于高電平命令信號生成一命令信號序列，以實現(xiàn)由所述高電平命令信號所指定的功能(例如，讀取或?qū)懭?。這些命令信號和它們實現(xiàn)其各自功能的方式都是傳統(tǒng)的。因此，為了簡潔，將省略對這些命令信號的進一步描述。
SDRAM200包括地址寄存器212，其經(jīng)由地址總線214接收行地址和列地址。地址總線214通常耦合到存儲器控制器(圖5中未顯示)。地址寄存器212通常首先接收行地址并且將行地址用于行地址多路復用器218。根據(jù)形成行地址的一部分的存儲體地址位的狀態(tài)，行地址多路復用器218將行地址和與兩個存儲體220、222其中任意一個相關(guān)聯(lián)的多個部件。與存儲器體220、222相關(guān)聯(lián)的是相應的行地址鎖存器226和行解碼器228，行地址鎖存器226用于存儲行地址的行地址鎖存器226；行解碼器228用于對行地址解碼以及將相應的信號應用于陣列220或222的其中一個。行地址多路復用器218也將行地址耦合到行地址鎖存器26，用于更新陣列220或222中的存儲單元。更新計數(shù)器230生成行地址，用于更新，其中更新計數(shù)器230由更新控制器232控制。更新控制器232依次由命令解碼器204控制。
在行地址已經(jīng)被施加到地址寄存器212并且存儲在行地址鎖存器226的其中一個中之后，列地址被施加到地址寄存器212。地址寄存器212將列地址耦合到列地址鎖存器240。根據(jù)SDRAM200的操作模式，列地址經(jīng)由脈沖計數(shù)器242耦合到列地址緩沖器244，或者耦合到脈沖計數(shù)器242，其中脈沖計數(shù)器242在地址寄存器212開始列地址輸出時將一列地址序列施加到列地址緩沖器244。在任何一種情況下，列地址緩沖器244將列地址施加到列解碼器248。
從陣列220、222之其中一個讀取的數(shù)據(jù)分別被耦合到用于陣列220、222其中之一的列電路250、252(例如，讀出放大器、I/O門控、DQM&WPB屏蔽邏輯、塊寫入卷/字節(jié)屏蔽邏輯)。對于陣列220、222中的多個存儲單元的每一列，列電路250、252包括平衡電路34(圖1)和讀出放大器100或者根據(jù)本發(fā)明之其他一些實施例的讀出放大器。由讀出放大器100產(chǎn)生的數(shù)據(jù)位然后被耦合到數(shù)據(jù)輸出寄存器256。待寫入陣列220、222其中之一的數(shù)據(jù)通過數(shù)據(jù)輸入寄存器260從數(shù)據(jù)總線258耦合。寫入數(shù)據(jù)都被耦合到列電路250、252，在此它們被分別傳送到陣列220、222其中之一。屏蔽寄存器264響應數(shù)據(jù)屏蔽DM信號，以選擇性的改變流入和流出列電路250、252的數(shù)據(jù)流，例如通過選擇性地屏蔽將要從陣列220、222讀取的數(shù)據(jù)。
圖6顯示了計算機系統(tǒng)300的一個實施例，其使用SDRAM200或者其它一些使用讀出放大器100或本發(fā)明的其它一些實施例的存儲設備。計算機系統(tǒng)300包括處理器302，用于執(zhí)行各種計算功能，例如執(zhí)行特定的軟件來執(zhí)行特定的計算或任務。處理器302包括一處理器總線304，其一般包括地址總線、控制總線、以及數(shù)據(jù)總線。另外，計算機系統(tǒng)300包括一個或多個耦合到處理器302的輸入設備314，例如鍵盤和鼠標，以允許操作者與計算機系統(tǒng)300進行交互。通常，計算機系統(tǒng)300也包括一個或多個耦合到處理器302的輸出設備316，這些輸出設備通常是打印機或視頻終端。一個或多個數(shù)據(jù)存儲設備318通常也耦合到處理器302，以存儲數(shù)據(jù)或者從外部存儲器介質(zhì)(未顯示)檢索數(shù)據(jù)。典型的存儲設備318的例子包括硬盤和軟盤、盒式磁帶、以及各種光盤只讀存儲器(CD-ROM)。處理器302通常也經(jīng)由存儲器控制器330耦合到高速緩沖存儲器326(通常是靜態(tài)隨機存取存儲器(“SDRAM”))以及耦合到SDRAM200。存儲器控制器330包括地址總線214(圖5)，以將行地址和列地址耦合到SDRAM200。存儲器控制器330也包括控制總線，用于將命令信號耦合到SDRAM200的控制總線206。SDRAM200的外部數(shù)據(jù)總線258直接或者經(jīng)由存儲器控制器330耦合到處理器302的數(shù)據(jù)總線。
根據(jù)以上所述，應當理解，盡管此處為了說明已經(jīng)對本發(fā)明的特定實施例進行了說明，但是也可以作為各種變型，而沒有背離本發(fā)明的精神和范圍。因此，除所附權(quán)利要求之外，本發(fā)明并不受任何限制。
權(quán)利要求
1.一種讀出放大器，包括第一讀出放大器部分，包括；第一和第二互補的讀出線；第一開關(guān)，耦合在所述第一讀出線和第一電源節(jié)點之間，所述第一開關(guān)具有耦合到所述第二讀出線的控制端；第二開關(guān)，耦合在所述第二讀出線和所述第一電源節(jié)點之間，所述第二開關(guān)具有耦合到所述第一讀出線的控制端；第三開關(guān)，耦合在所述第一讀出線和第二電源節(jié)點之間，所述第三開關(guān)具有耦合到所述第二讀出線的控制端；第四開關(guān)，耦合在所述第二讀出線和所述第二電源節(jié)點之間，所述第四開關(guān)具有耦合到所述第一讀出線的控制端；第二讀出放大器部分，包括一對互補的位線；第一開關(guān)，耦合在第一位線和第三電源節(jié)點之間，所述第一開關(guān)具有耦合到所述第二讀出線的控制端；第二開關(guān)，耦合在第二位線和所述第三電源節(jié)點之間，所述第二開關(guān)具有耦合到所述第一讀出線的控制端；第三開關(guān)，耦合在所述第一位線和第四電源節(jié)點之間，所述第三開關(guān)具有耦合到所述第二讀出線的控制端；第四開關(guān)，耦合在所述第二位線和所述第四電源節(jié)點之間，所述第四開關(guān)具有耦合到所述第一讀出線的控制端；第六開關(guān)，耦合在所述第一讀出線和所述第一位線之間，所述第六開關(guān)具有一控制端；以及第七開關(guān)，耦合在所述第二讀出線和所述第二位線之間，所述第七開關(guān)具有一控制端。
2.根據(jù)權(quán)利要求1所述的讀出放大器，其中，所述多個開關(guān)的每一個都包括各自的FET晶體管。
3.根據(jù)權(quán)利要求2所述的讀出放大器，其中，所述多個開關(guān)的每一個都包括各自的MOSFET晶體管。
4.根據(jù)權(quán)利要求1所述的讀出放大器，其中，所述第一電源電壓和所述第三電源電壓彼此相等。
5.根據(jù)權(quán)利要求4所述的讀出放大器，其中，所述第一和第三電源電壓包括正電壓。
6.根據(jù)權(quán)利要求1所述的讀出放大器，其中，所述第二電源電壓和所述第四電源電壓彼此不同。
7.根據(jù)權(quán)利要求6所述的讀出放大器，其中，所述第二電源電壓包括負電壓，以及所述第四電源電壓包括零伏。
8.根據(jù)權(quán)利要求1所述的讀出放大器，還包括控制電路，耦合到所述第六和第七開關(guān)的控制端。
9.根據(jù)權(quán)利要求8所述的讀出放大器，還包括第八開關(guān)，耦合在所述第四電源節(jié)點和電源端之間，所述第八開關(guān)具有一控制端，以及其中，所述控制電路進一步耦合到所述第八開關(guān)的所述控制端。
10.根據(jù)權(quán)利要求1所述的讀出放大器，還包括第八開關(guān)，耦合在所述第一電源節(jié)點和第一電源端之間，所述第八開關(guān)具有一控制端；以及第九開關(guān)，耦合在所述第三電源節(jié)點和第二電源端之間，所述第九開關(guān)具有一控制端。
11.一種用于讀出差分電壓的放大器，包括第一讀出放大器，具有互補的第一和第二輸出端以及互補的第一和第二輸入端，所述第一輸入端耦合到所述第二輸出端，以及所述第二輸入端耦合到所述第一輸出端；第二讀出放大器，具有互補的第一和第二輸出端以及互補的第一和第二輸入端，所述第一輸入端耦合到所述第一讀出放大器的所述第二輸出端，以及所述第二輸入端耦合到所述第一讀出放大器的所述第一輸出端；耦合電路，用于將所述第一讀出放大器的第一輸出端耦合到所述第二讀出放大器的第一輸出端，并且將所述第一讀出放大器的第二輸出端耦合到所述第二讀出放大器的第二輸出端。
12.根據(jù)權(quán)利要求11所述的讀出放大器，其中，所述耦合電路包括第一開關(guān)，將所述第一讀出放大器的第一輸出端耦合到所述第二讀出放大器的第一輸出端，所述第一開關(guān)具有一控制端；以及第二開關(guān)，將所述第一讀出放大器的第二輸出端耦合到所述第二讀出放大器的第二輸出端，所述第二開關(guān)具有一控制端。
13.根據(jù)權(quán)利要求12所述的讀出放大器，其中，所述第一和第二開關(guān)包含各自的FET晶體管。
14.根據(jù)權(quán)利要求11所述的讀出放大器，還包括第一開關(guān)，通過所述第一開關(guān)將第一電源電壓耦合到所述第一讀出放大器；第二開關(guān)，通過所述第二開關(guān)將第二電源電壓耦合到所述第一讀出放大器；第三開關(guān)，通過所述第三開關(guān)將第三電源電壓耦合到所述第二讀出放大器；以及第四開關(guān)，通過所述第四開關(guān)將第四電源電壓耦合到所述第二讀出放大器。
15.根據(jù)權(quán)利要求14所述的讀出放大器，其中，所述第一、第二、第三和第四開關(guān)包含各自的FET晶體管。
16.根據(jù)權(quán)利要求14所述的讀出放大器，其中，所述第一電源電壓與所述第三電源電壓相同，并且所述第二電源電壓與所述第四電源電壓不同。
17.根據(jù)權(quán)利要求16所述的讀出放大器，其中，所述第一和第二電源電壓是正電壓，所述第二電源電壓是負電壓，并且所述第四電源電壓為零伏。
18.一種讀出放大器，包括第一讀出放大器部分，包括第一和第二互補的讀出線；第一p溝道讀出晶體管，其源極和漏極耦合在所述第一讀出線和第一電壓之間，并且其柵極耦合到所述第二讀出線；第二p溝道讀出晶體管，其源極和漏極耦合在所述第二讀出線和所述第一電壓之間，并且其柵極耦合到所述第一讀出線；第一n溝道讀出晶體管，其源極和漏極耦合在所述第一讀出線和第二電壓之間，并且其柵極耦合到所述第二讀出線；第二n溝道讀出晶體管，其源極和漏極耦合在所述第二讀出線和所述第二電壓之間，并且其柵極耦合到所述第一讀出線；第二讀出放大器部分，包括一對互補的位線；第一p溝道讀出晶體管，其源極和漏極耦合在第一位線和第三電壓之間，并且其柵極耦合到所述第二讀出線；第二p溝道讀出晶體管，其源極和漏極耦合在所述第二位線和所述第三電壓之間，并且其柵極耦合到所述第一讀出線；第一n溝道讀出晶體管，其源極和漏極耦合在所述第一位線和第四電壓之間，并且其柵極耦合到所述第二讀出線；第二n溝道讀出晶體管，其源極和漏極耦合在所述第二位線和所述第四電壓之間，并且其柵極耦合到所述第一讀出線；第一耦合晶體管，其源極和漏極耦合在所述第一讀出線和所述第一位線之間；以及第二耦合晶體管，其源極和漏極耦合在所述第二讀出線和所述第二位線之間。
19.根據(jù)權(quán)利要求18所述的讀出放大器，其中，所述第一電壓和所述第三電壓彼此相等。
20.根據(jù)權(quán)利要求19所述的讀出放大器，其中，所述第一和第三電壓包括正電壓。
21.根據(jù)權(quán)利要求18所述的讀出放大器，其中，所述第二電壓和所述第四電壓彼此不同。
22.根據(jù)權(quán)利要求21所述的讀出放大器，其中，所述第二電壓包括負電壓，并且所述第四電壓包括零伏。
23.根據(jù)權(quán)利要求18所述的讀出放大器，還包括控制電路，耦合到所述第一耦合晶體管的柵極并且耦合到所述第二耦合晶體管的柵極。
24.根據(jù)權(quán)利要求18所述的讀出放大器，其中，所述耦合晶體管包括各自的n溝道晶體管。
25.一種存儲設備，包括行地址電路，可操作用于接收和解碼施加到所述存儲設備的外部地址端的行地址信號；列地址電路，可操作用于接收和解碼施加到所述外部地址端的列地址信號；至少一個以行和列設置的存儲單元陣列，所述存儲單元的每一個都用于將寫入所述陣列或者從所述陣列讀取的數(shù)據(jù)位存儲在由所述解碼的行地址信號以及所述解碼的列地址信號所確定的位置；多個讀出放大器，設置用于所述至少一個陣列中的存儲單元的各個列，所述讀出放大器的每一個都包括第一讀出放大器部分，包括第一和第二互補的讀出線；第一p溝道讀出晶體管，其源極和漏極耦合在所述第一讀出線和第一電壓之間，并且其柵極耦合到所述第二讀出線；第二p溝道讀出晶體管，其源極和漏極耦合在所述第二讀出線和所述第一電壓之間，并且其柵極耦合到所述第一讀出線；第一n溝道讀出晶體管，其源極和漏極耦合在所述第一讀出線和第二電壓之間，并且其柵極耦合到所述第二讀出線；第二n溝道讀出晶體管，其源極和漏極耦合在所述第二讀出線和所述第二電壓之間，并且其柵極耦合到所述第一讀出線；第二讀出放大器部分，包括一對互補的位線；第一p溝道讀出晶體管，其源極和漏極耦合在第一位線和第三電壓之間，并且其柵極耦合到所述第二讀出線；第二p溝道讀出晶體管，其源極和漏極耦合在第二位線和所述第三電壓之間，并且其柵極耦合到所述第一讀出線；第一n溝道讀出晶體管，其源極和漏極耦合在所述第一位線和第四電壓之間，并且其柵極耦合到所述第二讀出線；第二n溝道讀出晶體管，其源極和漏極耦合在所述第二位線和所述第四電壓之間，并且其柵極耦合到所述第一讀出線；第一耦合晶體管，其源極和漏極耦合在所述第一讀出線和所述第一位線之間；以及第二耦合晶體管，其源極和漏極耦合在所述第二讀出線和所述第二位線之間；數(shù)據(jù)路徑電路，用于將與所述數(shù)據(jù)位相對應的數(shù)據(jù)信號耦合在所述多個讀出放大器和所述存儲設備的外部數(shù)據(jù)端之間；以及命令解碼器，用于解碼施加到所述存儲設備的各個外部命令端的多個命令信號，所述命令解碼器產(chǎn)生與所述解碼的命令信號相對應的控制信號。
26.根據(jù)權(quán)利要求25所述的存儲設備，其中，所述第一電壓和所述第三電壓彼此相等。
27.根據(jù)權(quán)利要求26所述的存儲設備，其中，所述第一和第三電壓包括正電壓。
28.根據(jù)權(quán)利要求25所述的存儲設備，其中，所述第二電壓和所述第四電壓彼此不同。
29.根據(jù)權(quán)利要求28所述的存儲設備，其中，所述第二電壓包括負電壓，并且所述第四電壓包括零伏。
30.根據(jù)權(quán)利要求25所述的存儲設備，還包括控制電路，耦合到所述第一耦合晶體管的柵極并且耦合到所述第二耦合晶體管的柵極。
31.根據(jù)權(quán)利要求30所述的讀出放大器，其中，所述耦合晶體管包含各自的n溝道晶體管。
32.根據(jù)權(quán)利要求25所述的存儲設備，其中，所述存儲設備包括動態(tài)隨機存取存儲設備。
33.根據(jù)權(quán)利要求32所述的存儲設備，其中，所述動態(tài)隨機存取存儲射設備包括同步動態(tài)隨機存取存儲設備。
34.一種存儲設備，包括行地址電路，用于接收和解碼施加到所述存儲設備的外部地址端的行地址信號；列地址電路，用于接收和解碼施加到所述外部地址端的列地址信號；至少一個以行和列設置的存儲單元陣列，所述存儲單元的每一個都將寫入所述陣列或者從所述陣列讀取的數(shù)據(jù)位存儲在由所述解碼的行地址信號以及所述解碼的列地址信號所確定的位置；多個讀出放大器，設置用于所述至少一個陣列中的存儲單元的各個列，所述讀出放大器的每一個都包括第一讀出放大器部分，具有互補的第一和第二輸出端以及互補的第一和第二輸入端，所述第一輸入端耦合到所述第二輸出端，并且所述第二輸入端耦合到所述第一輸出端；第二讀出放大器部分，具有互補的第一和第二輸出端以及互補的第一和第二輸入端，所述第一輸入端耦合到所述第一讀出放大器部分的第二輸出端，并且所述第二輸入端耦合到所述第一讀出放大器部分的第一輸出端；以及耦合電路，用于將所述第一讀出放大器部分的所述第一輸出端耦合到所述第二讀出放大器部分的所述第一輸出端，并且將所述第一讀出放大器部分的所述第二輸出端耦合到所述第二讀出放大器部分的所述第二輸出端。數(shù)據(jù)路徑電路，用于將與所述數(shù)據(jù)位相對應的數(shù)據(jù)信號耦合在所述多個讀出放大器和所述存儲設備的外部數(shù)據(jù)端之間；以及命令解碼器，用于解碼施加到所述存儲設備的各個外部命令端的多個命令信號，所述命令解碼器產(chǎn)生與所述解碼的命令信號相對應的控制信號。
35.根據(jù)權(quán)利要求34所述的存儲設備，其中，所述耦合電路包括第一開關(guān)，將所述第一讀出放大器部分的第一輸出端耦合到所述第二讀出放大器部分的第一輸出端，所述第一開關(guān)具有一控制端；以及第二開關(guān)，將所述第一讀出放大器部分的第二輸出端耦合到所述第二讀出放大器部分的第二輸出端，所述第二開關(guān)具有一控制端。
36.根據(jù)權(quán)利要求35所述的存儲設備，其中，所述第一和第二開關(guān)包含各自的FET晶體管。
37.根據(jù)權(quán)利要求34所述的存儲設備，還包括第一開關(guān)，通過所述第一開關(guān)將第一電源電壓耦合到所述第一讀出放大器部分；第二開關(guān)，通過所述第二開關(guān)將第二電源電壓耦合到所述第一讀出放大器部分；第三開關(guān)，通過所述第三開關(guān)將第三電源電壓耦合到所述第二讀出放大器部分；第四開關(guān)，通過所述第四開關(guān)將第四電源電壓耦合到所述第二讀出放大器部分。
38.根據(jù)權(quán)利要求37所述的存儲設備，其中，所述第一、第二、第三和第四開關(guān)包含各自的FET晶體管。
39.根據(jù)權(quán)利要求37所述的存儲設備，其中，所述第一電源電壓與所述第三電源電壓相同，并且所述第二電源電壓與所述第四電源電壓不同。
40.根據(jù)權(quán)利要求39所述的存儲設備，其中，所述第一和第二電源電壓是正電壓，所述第三電源電壓是負電壓，并且所述第四電源電壓為零伏。
41.根據(jù)權(quán)利要求34所述的存儲設備，其中，所述存儲設備包括動態(tài)隨機存取存儲設備。
42.根據(jù)權(quán)利要求41所述的存儲設備，其中，所述動態(tài)隨機存取存儲設備包括同步動態(tài)隨機存取存儲設備。
43.一種計算機系統(tǒng)，包括具有處理器總線的處理器；輸入設備，經(jīng)由所述處理器總線耦合到所述處理器，以允許數(shù)據(jù)輸入所述計算機系統(tǒng)；輸出設備，經(jīng)由所述處理器總線耦合到所述處理器，以允許數(shù)據(jù)從所述計算機系統(tǒng)輸出；數(shù)據(jù)存儲設備，經(jīng)由所述處理器總線耦合到所述處理器，以允許從大容量存儲設備中讀取數(shù)據(jù)；存儲器控制器，經(jīng)由所述處理器總線耦合到所述處理器；以及存儲設備，耦合到所述存儲器控制器，所述存儲設備包括行地址電路，可操作用于接收和解碼施加到所述存儲設備的外部地址端的行地址信號；列地址電路，可操作用于接收和解碼施加到所述外部地址端的列地址信號；至少一個以行和列設置的存儲單元陣列，所述存儲單元的每一個都可操作用于將寫入所述陣列或者從所述陣列讀取的數(shù)據(jù)位存儲在由所述解碼的行地址信號以及所述解碼的列地址信號所確定的位置；多個讀出放大器，設置用于所述至少一個陣列中的存儲單元的各個列，所述多個讀出放大器的每一個包括第一讀出放大器部分，包括第一和第二互補的讀出線；第一p溝道讀出晶體管，其源極和漏極耦合在所述第一讀出線和第一電壓之間，并且其柵極耦合到所述第二讀出線；第二p溝道讀出晶體管，其源極和漏極耦合在所述第二讀出線和所述第一電壓之間，并且其柵極耦合到所述第一讀出線；第一n溝道讀出晶體管，其源極和漏極耦合在所述第一讀出線和第二電壓之間，并且其柵極耦合到所述第二讀出線；第二n溝道讀出晶體管，其源極和漏極耦合在所述第二讀出線和所述第二電壓之間，并且其柵極耦合到所述第一讀出線；第二讀出放大器部分，包括一對互補的位線；第一p溝道讀出晶體管，其源極和漏極耦合在第一位線和第三電壓之間，并且其柵極耦合到所述第二讀出線；第二p溝道讀出晶體管，其源極和漏極耦合在所述第二位線和所述第三電壓之間，并且其柵極耦合到所述第一讀出線；第一n溝道讀出晶體管，其源極和漏極耦合在所述第一位線和第四電壓之間，并且其柵極耦合到所述第二讀出線；第二n溝道讀出晶體管，其源極和漏極耦合在所述第二位線和所述第四電壓之間，并且其柵極端耦合到所述第一讀出線；第一耦合晶體管，其源極和漏極耦合在所述第一讀出線和所述第一位線之間；以及第二耦合晶體管，其源極和漏極耦合在所述第二讀出線和所述第二位線之間；數(shù)據(jù)路徑電路，可操作用于將與所述數(shù)據(jù)位相對應的數(shù)據(jù)信號耦合在所述多個讀出放大器和所述存儲設備的外部數(shù)據(jù)端之間；以及命令解碼器，可操作用于解碼施加到所述存儲設備的各個外部命令端的多個命令信號，所述命令解碼器可操作用于產(chǎn)生與所述解碼的命令信號相對應的控制信號。
44.根據(jù)權(quán)利要求43所述的計算機系統(tǒng)，其中，所述第一電壓和所述第三電壓彼此相等。
45.根據(jù)權(quán)利要求44所述的計算機系統(tǒng)，其中，所述第一和第三電壓包括正電壓。
46.根據(jù)權(quán)利要求43所述的計算機系統(tǒng)，其中，所述第二電壓和所述第四電壓彼此不同。
47.根據(jù)權(quán)利要求46所述的計算機系統(tǒng)，其中，所述第二電壓包括負電壓，并且所述第四電壓包括零伏。
48.根據(jù)權(quán)利要求43所述的計算機系統(tǒng)，還包括控制電路，耦合到所述第一耦合晶體管的柵極并且耦合到所述第二耦合晶體管的柵極。
49.根據(jù)權(quán)利要求48所述的計算機系統(tǒng)，其中，所述耦合晶體管包含各自的n溝道晶體管。
50.根據(jù)權(quán)利要求43所述的計算機系統(tǒng)，其中，所述存儲設備包括動態(tài)隨機存取存儲設備。
51.根據(jù)權(quán)利要求50所述的計算機系統(tǒng)，其中，所述動態(tài)隨機存取存儲設備包括同步動態(tài)隨機存取存儲設備。
52.一種計算機系統(tǒng)，包括具有處理器總線的處理器；輸入設備，經(jīng)由所述處理器總線耦合到所述處理器，以允許數(shù)據(jù)能輸入所述計算機系統(tǒng)；輸出設備，經(jīng)由所述處理器總線耦合到所述處理器，以允許數(shù)據(jù)從所述計算機系統(tǒng)輸出；數(shù)據(jù)存儲設備，經(jīng)由所述處理器總線耦合到所述處理器，以允許從大容量存儲設備讀取數(shù)據(jù)；存儲器控制器，經(jīng)由所述處理器總線耦合到所述處理器；以及存儲設備，耦合到所述存儲器控制器，所述存儲設備包括行地址電路，可操作用于接收和解碼施加到所述存儲設備的外部地址端的行地址信號；列地址電路，可操作用于接收和解碼施加到所述外部地址端的列地址信號；至少一個以行和列設置的存儲單元陣列，所述存儲單元的每一個都可操作用于將寫入所述陣列或者從所述陣列讀取的數(shù)據(jù)位存儲在由所述解碼的行地址信號以及所述解碼的列地址信號所確定的位置；多個讀出放大器，設置用于所述至少一個陣列中的存儲單元的各個列，所述多個讀出放大器的每一個包括第一讀出放大器部分，具有互補的第一和第二輸出端以及互補的第一和第二輸入端，所述第一輸入端耦合到所述第二輸出端，并且所述第二輸入端耦合到所述第一輸出端；第二讀出放大器部分，具有互補的第一和第二輸出端以及互補的第一和第二輸入端，所述第一輸入端耦合到所述第一讀出放大器部分的第二輸出端，并且所述第二輸入端耦合到所述第一讀出放大器部分的第一輸出端；耦合電路，構(gòu)成用于將所述第一讀出放大器部分的所述第一輸出端耦合到所述第二讀出放大器部分的所述第一輸出端，并且將所述第一讀出放大器部分的所述第二輸出端耦合到所述第二讀出放大器部分的所述第二輸出端。數(shù)據(jù)路徑電路，可操作用于將與所述數(shù)據(jù)位相對應的數(shù)據(jù)信號耦合在所述多個讀出放大器和所述存儲設備的外部數(shù)據(jù)端之間；以及命令解碼器，可操作用于解碼施加到所述存儲設備的各個外部命令端的多個命令信號，所述命令解碼器可操作用于產(chǎn)生與所述解碼的命令信號相對應的控制信號。
53.根據(jù)權(quán)利要求52所述的計算機系統(tǒng)，其中，所述耦合電路包括第一開關(guān)，將所述第一讀出放大器部分的所述第一輸出端耦合到所述第二讀出放大器部分的所述第一輸出端，所述第一開關(guān)具有一控制端；以及第二開關(guān)，將所述第一讀出放大器部分的所述第二輸出端耦合到所述第二讀出放大器部分的所述第二輸出端，所述第二開關(guān)具有一控制端。
54.根據(jù)權(quán)利要求53所述的計算機系統(tǒng)，其中，所述第一和第二開關(guān)包含各自的FET晶體管。
55.根據(jù)權(quán)利要求52所述的計算機系統(tǒng)，還包括第一開關(guān)，通過所述第一開關(guān)將第一電源電壓耦合到所述第一讀出放大器部分；第二開關(guān)，通過所述第二開關(guān)將第二電源電壓耦合到所述第一讀出放大器部分；第三開關(guān)，通過所述第三開關(guān)將第三電源電壓耦合到所述第二讀出放大器部分；以及第四開關(guān)，通過所述第四開關(guān)將第四電源電壓耦合到所述第二讀出放大器部分。
56.根據(jù)權(quán)利要求55所述的計算機系統(tǒng)，其中，所述第一、第二、第三和第四開關(guān)包含各自的FET晶體管。
57.根據(jù)權(quán)利要求55所述的計算機系統(tǒng)，其中，所述第一電源電壓與所述第三電源電壓相同，并且所述第二電源電壓與所述第四電源電壓不同。
58.根據(jù)權(quán)利要求57所述的計算機系統(tǒng)，其中，所述第一和第三電源電壓是正電壓，所述第二電源電壓是負電壓，以及所述第四電源電壓為零伏。
59.根據(jù)權(quán)利要求52所述的計算機系統(tǒng)，其中，所述存儲設備包括動態(tài)隨機存取存儲設備。
60.根據(jù)權(quán)利要求59所述的計算機系統(tǒng)，其中，所述動態(tài)隨機存取存儲設備包括同步動態(tài)隨機存取存儲設備。
61.一種讀出一對互補的位線之間的差分電壓的方法，包括設置具有一對互補的輸入以及一對互補的輸出的第一讀出放大器，所述第一讀出放大器的所述互補的輸入和所述互補的輸出相互交叉耦合；設置具有一對互補的輸入以及一對互補的輸出的第二讀出放大器，所述第二讀出放大器的所述互補的輸入耦合到所述第一讀出放大器的相應的互補的輸出，并且所述第二讀出放大器的所述互補的輸出耦合到所述互補的位線中的相應一個；在初始讀出周期期間，將所述第一讀出放大器的互補的輸出耦合到所述第二讀出放大器的相應的互補的輸出；以及在初始讀出周期之后，將所述第一讀出放大器的互補的輸出與所述第二讀出放大器的相應的互補的輸出隔離。
62.根據(jù)權(quán)利要求61所述的方法，還包括在所述初始讀出周期期間以及之后，將電源施加到所述第一讀出放大器；以及在所述初始讀出周期之后，將電源施加到所述第二讀出放大器，但是在所述初始讀出周期期間未向所述第二讀出放大器施加電源。
63.根據(jù)權(quán)利要求62所述的方法，其中，將電源施加到所述第一讀出放大器的步驟包括將正電源電壓和負電源電壓施加給所述第一讀出放大器。
64.根據(jù)權(quán)利要求63所述的方法，其中，將電源施加到所述第二讀出放大器的過程包括將正電源電壓和接地電壓施加給所述第二讀出放大器。
65.一種讀出一對互補的位線之間的差分電壓的方法，包括設置具有一對互補的輸入以及一對互補的輸出的第一讀出放大器；將所述差分電壓耦合到所述第一讀出放大器的所述互補的輸入；允許所述第一讀出放大器響應差分放大器；使用所述第一讀出放大器驅(qū)動第二讀出放大器的一對互補的輸入，所述第二讀出放大器具有一對互補的輸出，所述第二讀出放大器的一對互補的輸出耦合到所述互補的位線中的相應一個。
66.根據(jù)權(quán)利要求65所述的方法，其中，將所述差分電壓耦合到所述第一讀出放大器的所述互補的輸入的過程包括將所述互補的位線耦合到所述第一讀出放大器的所述互補的輸入中的相應一個。
67.根據(jù)權(quán)利要求66所述的方法，其中，將所述互補的位線耦合到所述第一讀出放大器的所述互補的輸入中的相應一個的過程包括在比所述第一讀出放大器充分響應所述差分電壓所需時間周期明顯更短的初始讀出周期，將所述位線耦合到所述第一讀出放大器的所述互補的輸入；以及在所述初始讀出周期之后，將所述位線與所述第一讀出放大器的所述互補的輸入隔離。
68.根據(jù)權(quán)利要求65所述的方法，其中，使用所述第一讀出放大器驅(qū)動所述第二讀出放大器的一對互補的輸入的過程包括將所述第一讀出放大器的所述互補的輸出耦合到所述第二讀出放大器的所述互補的輸入中的相應一個。
69.一種從存儲單元讀取數(shù)據(jù)位的方法，包括設置具有一對互補的輸入以及一對互補的輸出的第一讀出放大器；設置具有一對互補的輸入以及一對互補的輸出的第二讀出放大器，所述互補的輸入耦合到所述第一讀出放大器的相應的互補的輸出，并且所述互補的輸出耦合到相應的互補的位線；將存儲單元耦合到所述互補的位線中的一個；在將所述存儲單元耦合到所述互補的位線中的一個之后，在初始讀出周期期間，將所述第一讀出放大器的所述互補的輸入耦合到所述位線中的相應一個；將所述第一讀出放大器與所述位線隔離，并且將電源施加給所述第一讀出放大器，以允許所述第一讀出放大器響應由所述存儲單元賦予所述互補的位線中的一個的電壓；在將電源施加到所給所述第一讀出放大器之后，將電源施加給所述第二讀出放大器，以允許所述第二讀出放大器將所述互補的位線驅(qū)動到與存儲在所述存儲單元中的電壓相對應的邏輯電平；以及經(jīng)由相應的輸入/輸出線耦合所述位線。
70.根據(jù)權(quán)利要求69所述的方法，其中，將電源施加給所述第一讀出放大器的過程包括將正電源電壓和負電源電壓施加給所述第一讀出放大器。
71.根據(jù)權(quán)利要求70所述的方法，其中，將電源施加給所述第二讀出放大器的過程包括將正電源電壓和地施加給所述第二讀出放大器。
72.根據(jù)權(quán)利要求69所述的方法，其中，在初始讀出周期期間將所述第一讀出放大器的所述互補的輸入耦合到所述位線中的相應一個的過程包括在將所述存儲單元耦合到所述互補的位線中的一個之前以及之后，將所述第一讀出放大器的互補的輸入耦合到所述位線中的相應一個。
全文摘要
第一讀出放大器具有耦合在一對互補的讀出線之間的互補的輸入和輸出。每一個讀出線經(jīng)由耦合晶體管耦合到相應的互補的位線。耦合晶體管在初始讀出周期被激活，以將來自所述位線的差分電壓耦合到讀出線。讀出線然后與位線隔離，以允許第一讀出放大器響應差分電壓，而沒有被位線的電容加載。讀出線也耦合到第二讀出放大器的互補的輸出，第二讀出放大器的互補的輸出耦合到位線。通過將所述第二晶體管的輸入耦合到所述讀出線而不是位線，施加給第二讀出晶體管的差分電壓比位線之間的差分電壓增加的快。
文檔編號G11C8/00GK1759448SQ200480005177
公開日2006年4月12日 申請日期2004年2月25日 優(yōu)先權(quán)日2003年2月25日
發(fā)明者唐納德·M·摩根 申請人:米克倫技術(shù)公司