專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置及其寫入方法和刪除方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體基片上具備根據(jù)通過(guò)施加電壓而引起的電阻的變化來(lái)存儲(chǔ)信息的可變電阻元件的非易失性半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
對(duì)具有以巨大磁阻(CMRColossal Magnetoresistance)而聞名的鈣鈦礦構(gòu)造的材料施加電壓脈沖，由此在室溫使其阻值可逆性變化的方法在美國(guó)專利第6,204,139號(hào)有所披露，通過(guò)施加電壓脈沖可以使阻值可逆性地變化一位數(shù)以上。圖1示出該可變電阻元件的寫入特性一例。從圖1可以明白，依據(jù)寫入電壓的大小可變電阻元件的阻值起變化?？梢酝ㄟ^(guò)施加規(guī)定閾值電壓(Vth)以上的電壓來(lái)使阻值變化。在此，所謂閾值電壓是作為阻值變化的電壓的下限。關(guān)于利用了此特性的非易失半導(dǎo)體存儲(chǔ)裝置，由本申請(qǐng)的申請(qǐng)人申請(qǐng)了專利(特愿2002-185234號(hào))，而且在Zhuang，H.H.其他“Novel ColossalMagnetoresistive Thin Film Nonvolatile Resistance RandomAccess Memory(RRAM)”，IEDM，論文號(hào)7.5，2002年12月披露了其內(nèi)容的一部分。
在此現(xiàn)有技術(shù)中，存儲(chǔ)單元由單元選擇元件和可變電阻元件組成。圖2示出作為單元選擇元件采用了晶體管的現(xiàn)有技術(shù)的存儲(chǔ)單元。
簡(jiǎn)單對(duì)圖2示出的存儲(chǔ)單元的寫入·刪除進(jìn)行說(shuō)明。對(duì)可變電阻元件R12進(jìn)行寫入時(shí)，對(duì)位線B2施加寫入電壓、把位線B1和源線S1接地、對(duì)字線W1施加100ns程度的規(guī)定電壓，由此來(lái)使作為單元選擇元件的晶體管T12通路，把寫入電壓施加到可變電阻元件R12，使可變電阻元件R12成為寫入狀態(tài)。在進(jìn)行刪除時(shí)，對(duì)源線S1和位線B1施加刪除電壓、把位線B2接地、對(duì)字線W1施加100ns程度的規(guī)定電壓，由此來(lái)使晶體管T12通路，把刪除電壓施加到可變電阻元件R12，使可變電阻元件R12成為刪除狀態(tài)。此時(shí)，施加到可變電阻元件R12的電壓極性與寫入時(shí)互逆。
但是，如圖2所示，存儲(chǔ)單元在用由晶體管組成的單元選擇元件和可變電阻元件構(gòu)成時(shí)，因?yàn)樵O(shè)置了由晶體管組成的單元選擇元件，所以不是寫入或刪除對(duì)象的非選擇存儲(chǔ)單元的擾亂(誤寫入、誤刪除等)的問(wèn)題少。然而，由于在存儲(chǔ)單元設(shè)置單元選擇元件而存儲(chǔ)單元面積變大，通過(guò)高集成化芯片尺寸增大，成為阻礙存儲(chǔ)容量的大容量化的重要原因。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述的問(wèn)題點(diǎn)而進(jìn)行的，其目的在于提供一種抑制擾亂的發(fā)生容易高集成化的非易失性半導(dǎo)體存儲(chǔ)裝置。
為達(dá)成上述目的的本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置，包括存儲(chǔ)器陣列，其構(gòu)成為在行方向和列方向分別排列多個(gè)具備通過(guò)施加電壓電阻值可逆性變化的可變電阻元件的存儲(chǔ)單元，把同一行的所述各存儲(chǔ)單元的一端連接到共通的字線，把同一列的所述各存儲(chǔ)單元的另一端連接到共通的位線；字線電壓施加電路，其構(gòu)成為可以分別選擇多種字線電壓中的1個(gè)來(lái)施加到所述字線；位線電壓施加電路，其構(gòu)成為可以分別選擇多種位線電壓中的1個(gè)來(lái)施加到所述位線，其中，所述字線電壓施加電路，在寫入或刪除動(dòng)作時(shí)選擇第1字線電壓施加到與寫入或刪除對(duì)象的選擇存儲(chǔ)單元連接的選擇字線，選擇第2字線電壓施加到所述選擇字線以外的非選擇字線，所述位線電壓施加電路，在寫入或刪除動(dòng)作時(shí)選擇第1位線電壓施加到與寫入或刪除對(duì)象的選擇存儲(chǔ)單元連接的選擇位線，選擇第2位線電壓施加到所述選擇位線以外的非選擇位線，所述第1字線電壓、所述第2字線電壓、所述第1位線電壓和所述第2位線電壓具有與寫入或刪除動(dòng)作相應(yīng)的固有電壓值，被設(shè)定為所述第1字線電壓與所述第1位線電壓的電壓差為當(dāng)被施加到所述可變電阻元件的兩端時(shí)電阻值的變化超過(guò)規(guī)定值的第1電壓差以上，所述第1字線電壓與所述第2位線電壓的電壓差、所述第2字線電壓與所述第1位線電壓的電壓差以及所述第2字線電壓與所述第2位線電壓的電壓差的每一個(gè)為當(dāng)被施加到所述可變電阻元件的兩端時(shí)電阻值的變化不超過(guò)規(guī)定值的第2電壓差以下。
這樣依據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置，因?yàn)椴辉诖鎯?chǔ)單元設(shè)置單元選擇元件而可以使存儲(chǔ)單元面積變小容易進(jìn)行高集成化，并且因?yàn)樵谒蟹沁x擇存儲(chǔ)單元的兩端施加可變電阻元件的阻值不起變化的電壓而不用對(duì)非選擇存儲(chǔ)單元擔(dān)心擾亂的發(fā)生。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置，進(jìn)一步在于所述字線電壓施加電路，在所述存儲(chǔ)器陣列的寫入或刪除動(dòng)作開始前，選擇所述第2字線電壓施加到所述存儲(chǔ)器陣列的所有所述字線，所述位線電壓施加電路，在所述存儲(chǔ)器陣列的寫入或刪除動(dòng)作開始前，選擇所述第2位線電壓施加到所述存儲(chǔ)器陣列的所有所述位線。
這樣依據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置，在轉(zhuǎn)移到寫入或刪除動(dòng)作時(shí)，由于只把與寫入或刪除對(duì)象的選擇存儲(chǔ)單元連接的選擇字線和選擇位線分別轉(zhuǎn)變?yōu)榈?字線電壓和第2位線電壓即可，因此可以實(shí)現(xiàn)其控制機(jī)構(gòu)的簡(jiǎn)單化并且也可以實(shí)現(xiàn)轉(zhuǎn)變時(shí)的低耗電化。


圖1是可變電阻元件的寫入特性的表示圖。
圖2是表示具有以往的選擇元件采用了晶體管的可變電阻元件的存儲(chǔ)單元和存儲(chǔ)器陣列結(jié)構(gòu)的電路圖。
圖3是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一實(shí)施方式的功能性的塊結(jié)構(gòu)的功能塊結(jié)構(gòu)圖。
圖4是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一實(shí)施方式中存儲(chǔ)單元和存儲(chǔ)器陣列結(jié)構(gòu)的電路圖。
圖5是本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一實(shí)施方式中行譯碼器結(jié)構(gòu)及行地址信號(hào)與行譯碼器輸出的關(guān)系說(shuō)明圖。
圖6是本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一實(shí)施方式中列譯碼器結(jié)構(gòu)及列地址信號(hào)與列譯碼器輸出的關(guān)系說(shuō)明圖。
圖7是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一實(shí)施方式中電壓發(fā)生電路的一結(jié)構(gòu)例的電路圖。
圖8是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一實(shí)施方式中讀出電路的一結(jié)構(gòu)例的電路圖。
圖9是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一實(shí)施方式中字線電壓施加電路的一結(jié)構(gòu)例的邏輯電路圖。
圖10是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一實(shí)施方式中位線電壓施加電路的一結(jié)構(gòu)例的邏輯電路圖。
圖11是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的寫入、刪除、讀出動(dòng)作中主要信號(hào)波形的定時(shí)圖。
圖12是表示了在本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置中采用的可變電阻元件的、與寫入·刪除電壓的阻值關(guān)系的一例的特性圖。
圖13是用在本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置中采用的可變電阻元件構(gòu)成的4位存儲(chǔ)單元寫入動(dòng)作的說(shuō)明圖。
圖14是用在本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置中采用的可變電阻元件構(gòu)成的4位存儲(chǔ)單元?jiǎng)h除動(dòng)作的說(shuō)明圖。
圖15是用在本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置中采用的可變電阻元件構(gòu)成的4位存儲(chǔ)單元讀出動(dòng)作的說(shuō)明圖。
圖16是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的其它實(shí)施方式的功能性的塊結(jié)構(gòu)的功能塊結(jié)構(gòu)圖。
圖17是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的其它實(shí)施方式中子陣列一結(jié)構(gòu)例的電路圖。
圖18是本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的其它實(shí)施方式中上3位行譯碼器結(jié)構(gòu)及行地址信號(hào)與行譯碼器輸出的關(guān)系說(shuō)明圖。
圖19是本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的其它實(shí)施方式中下5位行譯碼器結(jié)構(gòu)及行地址信號(hào)與行譯碼器輸出的關(guān)系說(shuō)明圖。
圖20是本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的其它實(shí)施方式中上3位列譯碼器結(jié)構(gòu)及列地址信號(hào)與列譯碼器輸出的關(guān)系說(shuō)明圖。
圖21是本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的其它實(shí)施方式中下5位列譯碼器結(jié)構(gòu)及列地址信號(hào)與列譯碼器輸出的關(guān)系說(shuō)明圖。
圖22是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的其它實(shí)施方式中字線連接開關(guān)一結(jié)構(gòu)例的電路圖。
圖23是表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的其它實(shí)施方式中位線連接開關(guān)一結(jié)構(gòu)例的電路圖。
具體實(shí)施例方式
基于附圖對(duì)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置(以下適當(dāng)稱為“本發(fā)明裝置”)及其寫入方法和刪除方法的一實(shí)施方式進(jìn)行說(shuō)明。
(實(shí)施方式1)圖3是表示本發(fā)明裝置的實(shí)施方式1中功能性的結(jié)構(gòu)的塊結(jié)構(gòu)圖。如圖3所示，本發(fā)明裝置100的結(jié)構(gòu)包括存儲(chǔ)器陣列1、行譯碼器2、列譯碼器3、電壓發(fā)生電路4、讀出電路5、位線電壓施加電路6、字線電壓施加電路7。
圖4是圖3中存儲(chǔ)器陣列1結(jié)構(gòu)的表示圖。包括d條字線20、e條位線21、d×e個(gè)存儲(chǔ)單元。各存儲(chǔ)單元在位線與字線交叉處具有可變電阻元件22。把同一行的各存儲(chǔ)單元的可變電阻元件22一端連接到共通的字線，把同一列的各存儲(chǔ)單元的可變電阻元件22另一端連接到共通的位線。如圖4所示，各存儲(chǔ)單元因?yàn)椴痪哂袉卧x擇元件而與具有單元選擇元件的存儲(chǔ)單元相比存儲(chǔ)單元面積大幅度變小。
可變電阻元件22，通過(guò)施加電壓電阻值起變化，施加電壓解除后變化了電阻還被保持，因此是可以用其電阻變化來(lái)存儲(chǔ)數(shù)據(jù)的非易失性的存儲(chǔ)元件，在本發(fā)明裝置100中，是用可變電阻元件22的電阻值為高阻狀態(tài)或低阻狀態(tài)來(lái)存儲(chǔ)2值數(shù)據(jù)。
而且，可變電阻元件22由以用含有錳的鈣鈦礦型晶體構(gòu)造的氧化物來(lái)形成的CMR(Colossal Magnetoresistance)效果而聞名的材料組成，比如采用的是由MOCVD法、旋涂法、激光磨蝕法、濺射法等使用Pr1-xCaxMnO3、La1-xCaxMnO3(PCMO)、或La1-x-yCaxPbyMnO3(這里x＜1、y＜1、x+y＜1)來(lái)表示的一種物質(zhì)，比如Pr0.7Ca0.3MnO3、La0.65Ca0.35MnO3、La0.65Ca0.175Pb0.175MnO3等的氧化錳膜成膜來(lái)作成的東西。
圖5是圖3中行譯碼器2結(jié)構(gòu)的表示圖。以m條地址信號(hào)AA1～AAm為輸入，具有連接到字線的2的m次方條的輸出X1～X2m。根據(jù)地址信號(hào)，如圖5所示只對(duì)1條輸出輸出“1”的信號(hào)，其以外的輸出為“0”。在以下的說(shuō)明中，作為數(shù)字信號(hào)的邏輯電平表示成“0”或“1”，與模擬信號(hào)的電壓值1V或0V加以區(qū)別。
圖6是圖3中列譯碼器3結(jié)構(gòu)的表示圖。以n條地址信號(hào)AB1～ABn為輸入，具有連接到位線的2的n次方條的輸出Y1～Y2m。根據(jù)地址信號(hào)，如圖6所示只對(duì)1條輸出輸出“1”的信號(hào)，其以外的輸出為“0”。
圖7是圖3中電壓發(fā)生電路4結(jié)構(gòu)的表示圖。由采用了電阻的分壓電路，輸出電壓值為Vwr(V)、2/3Vwr(V)、1/3Vwr(V)、0(V)的4個(gè)基準(zhǔn)電壓。從前開始依次稱為第1基準(zhǔn)電壓、第2基準(zhǔn)電壓、第3基準(zhǔn)電壓、第4基準(zhǔn)電壓。第2基準(zhǔn)電壓2/3Vwr和第3基準(zhǔn)電壓1/3Vwr分別為第1基準(zhǔn)電壓Vwr的3分之2和3分之1的電壓值。這些如后所述是作為字線電壓施加電路7的第1及第2字線電壓、位線電壓施加電路6的第1及第2位線電壓來(lái)使用。在此，第1基準(zhǔn)電壓Vwr的電壓值被設(shè)定為當(dāng)被施加到可變電阻元件的兩端時(shí)電阻值的變化超過(guò)規(guī)定值的第1電壓差以上，而且，第3基準(zhǔn)電壓1/3Vwr的電壓值被設(shè)定為當(dāng)被施加到可變電阻元件的兩端時(shí)電阻值的變化不超過(guò)規(guī)定值的第2電壓差以下。
圖8是圖3中讀出電路5結(jié)構(gòu)的表示圖。由晶體管TR11～TR1e、TR21～TR2e選擇在1條位線中呈現(xiàn)的電壓，并經(jīng)由讀出數(shù)據(jù)線30輸入到比較器CP1，通過(guò)與參考電壓Vref進(jìn)行比較來(lái)獲得輸出數(shù)據(jù)Dout。
由寫入·讀出切換信號(hào)WR來(lái)切換寫入和讀出動(dòng)作。寫入·讀出切換信號(hào)WR為“0”時(shí)成為讀出動(dòng)作，TR11～TR1e開通。而且，基于列譯碼器輸出Y1～Ye，TR21～TR2e中的1個(gè)晶體管開通，連著所選擇的單元的位線和讀出數(shù)據(jù)線30被連接，讀出數(shù)據(jù)線30被連接到比較器CP1。在該讀出數(shù)據(jù)線30還連接著一方的端子被固定在作為固定電壓的接地電壓(0V)的固定電阻RR。設(shè)定該固定電阻RR的電阻值為與存儲(chǔ)單元的可變電阻元件的低電阻狀態(tài)相同的電阻值即RL。
圖9是圖3中字線電壓施加電路7結(jié)構(gòu)的表示圖。構(gòu)成為可以分別選擇第1及第2字線電壓ax1、ax2之一施加到多個(gè)字線W1～Wd，而作為第1及第2字線電壓ax1、ax2則根據(jù)寫入動(dòng)作時(shí)、刪除動(dòng)作時(shí)、讀出動(dòng)作時(shí)來(lái)從由電壓發(fā)生電路4發(fā)生的4個(gè)基準(zhǔn)電壓Vwr(V)、2/3Vwr(V)、1/3Vwr(V)、0(V)中選擇而給定。字線電壓施加電路7兼進(jìn)行寫入·刪除動(dòng)作時(shí)和讀出動(dòng)作時(shí)的電壓施加，通過(guò)寫入·讀出切換信號(hào)WR來(lái)切換動(dòng)作。
寫入·讀出切換信號(hào)WR為“1”時(shí)成為寫入·刪除模式，因輸入數(shù)據(jù)Din而不同的基準(zhǔn)電壓作為第1及第2字線電壓ax1、ax2，基于表1所示的對(duì)應(yīng)關(guān)系被多路復(fù)用器MXX0選擇。輸入數(shù)據(jù)Din為“1”時(shí)是寫入，“0”時(shí)是刪除。是預(yù)充電壓的第2字線電壓ax2還是寫入刪除電壓的第1字線電壓ax1的選擇由多路復(fù)用器MXX1～MXXd進(jìn)行。當(dāng)寫入刪除控制信號(hào)WRE為“1”時(shí)，只對(duì)連接了選擇存儲(chǔ)單元的1條選擇字線施加第1字線電壓ax1，對(duì)選擇字線以外的所有非選擇字線施加第2字線電壓ax2，當(dāng)寫入刪除控制信號(hào)WRE為“0”時(shí)，對(duì)所有字線施加作為預(yù)充電壓的第2字線電壓ax2。
寫入·讀出切換信號(hào)WR為“0”時(shí)成為讀出模式，第1字線電壓ax1作為讀出電壓被多路復(fù)用器MXX0選擇，當(dāng)寫入刪除控制信號(hào)WRE為“1”時(shí)，只對(duì)連接了選擇存儲(chǔ)單元的1條選擇字線施加讀出電壓，對(duì)選擇字線以外的所有非選擇字線施加第2字線電壓ax2。對(duì)字線W1～Wd的電壓施加由行驅(qū)動(dòng)控制信號(hào)PX控制，當(dāng)行驅(qū)動(dòng)控制信號(hào)PX為“0”時(shí)所有字線變?yōu)楦咦杩範(fàn)顟B(tài)。在此，下述的表1示出各動(dòng)作時(shí)的、被多路復(fù)用器MXX0選擇的第1字線電壓ax1、第2字線電壓ax2與4個(gè)基準(zhǔn)電壓Vwr、2/3Vwr、1/3Vwr、0(V)之間的對(duì)應(yīng)關(guān)系。
表1


圖10是圖3中位線電壓施加電路6結(jié)構(gòu)的表示圖。構(gòu)成為可以分別選擇第1及第2位線電壓ay1、ay2之一施加到多個(gè)位線B1～Be，而作為第1及第2字線電壓ay1、ay2則根據(jù)寫入動(dòng)作和刪除動(dòng)作時(shí)來(lái)從由電壓發(fā)生電路4發(fā)生的4個(gè)基準(zhǔn)電壓Vwr(V)、2/3Vwr(V)、1/3Vwr(V)、0(V)中選擇而給定。位線電壓施加電路6只在寫入動(dòng)作和刪除動(dòng)作時(shí)進(jìn)行電壓施加。
因輸入數(shù)據(jù)Din而不同的基準(zhǔn)電壓作為第1及第2位線電壓ay1、ay2，基于表2所示的對(duì)應(yīng)關(guān)系被多路復(fù)用器MXY0選擇。輸入數(shù)據(jù)Din為“1”時(shí)是寫入，“0”時(shí)是刪除。是預(yù)充電壓的第2位線電壓ay2還是寫入刪除電壓的第1位線電壓ay1的選擇由多路復(fù)用器MXY1～MXYe進(jìn)行。當(dāng)寫入刪除控制信號(hào)WRE為“1”時(shí)，只對(duì)連接了選擇存儲(chǔ)單元的選擇位線施加第1位線電壓ay1，對(duì)選擇位線以外的所有非選擇位線施加第2位線電壓ay2，當(dāng)寫入刪除控制信號(hào)WRE為“0”時(shí)，對(duì)所有位線施加作為預(yù)充電壓的第2位線電壓ay2。對(duì)位線B1～Be的電壓施加由列驅(qū)動(dòng)控制信號(hào)PY控制，當(dāng)列驅(qū)動(dòng)控制信號(hào)PY為“0”時(shí)所有位線變?yōu)楦咦杩範(fàn)顟B(tài)。讀出時(shí)列驅(qū)動(dòng)控制信號(hào)PY為“0”，所有位線變?yōu)楦咦杩範(fàn)顟B(tài)。在此，下述的表2示出寫入和刪除動(dòng)作時(shí)的、被多路復(fù)用器MXY0選擇的第1位線電壓ay1、第2位線電壓ay2與4個(gè)基準(zhǔn)電壓Vwr、2/3Vwr、1/3Vwr、0(V)之間的對(duì)應(yīng)關(guān)系。
表2


基于圖11所示的寫入·刪除·讀出時(shí)的定時(shí)圖，來(lái)說(shuō)明寫入、刪除、讀出動(dòng)作。
Din＝“1”時(shí)，把寫入·讀出切換信號(hào)WR作為“1”，進(jìn)入寫入模式。在該階段，多路復(fù)用器MXX0的輸出選擇ax1＝Vwr、ax2＝1/3Vwr，多路復(fù)用器MXY0的輸出選擇ay1＝0(V)、ay2＝2/3Vwr。在寫入刪除控制信號(hào)WRE為“0”的期間，多路復(fù)用器MXX1～MXXd的輸出選擇第2字線電壓ax2即1/3Vwr，多路復(fù)用器MXY1～MXYe的輸出選擇第2位線電壓ay2即2/3Vwr。接下來(lái)如果使行驅(qū)動(dòng)控制信號(hào)PX為“1”，則字線W1～Wd被預(yù)充電到1/3Vwr。接著使列驅(qū)動(dòng)控制信號(hào)PY為“1”，把位線B1～Be預(yù)充電到2/3Vwr。接下來(lái)，通過(guò)使寫入刪除控制信號(hào)WRE為“1”，連接在寫入對(duì)象的選擇存儲(chǔ)單元的選擇字線所連著的1個(gè)多路復(fù)用器MXXi(i＝1～d)的輸出成為第1字線電壓ax1即VWR，選擇字線以外的非選擇字線所連著的其它所有多路復(fù)用器MXXj(j＝1～d、j≠i)的輸出依舊維持在第2字線電壓ax2即1/3Vwr。而且，連接在選擇存儲(chǔ)單元的選擇位線所連著的1個(gè)多路復(fù)用器MXYk(k＝1～e)的輸出成為第1位線電壓ay1即0(V)，選擇位線以外的非選擇位線其它所有多路復(fù)用器MXY1(1＝1～e、1≠k)的輸出依舊維持在第2位線電壓ay2即2/3Vwr。其結(jié)果，在選擇存儲(chǔ)單元的兩端施加了電壓Vwr，進(jìn)行寫入動(dòng)作。另一方面，雖然在所有非選擇存儲(chǔ)單元施加了電壓1/3Vwr，但電壓值沒有充分高到使可變電阻元件的電阻值變化的程度而不會(huì)產(chǎn)生擾亂。之后，使列驅(qū)動(dòng)控制信號(hào)PY為“0”、并接著使行驅(qū)動(dòng)控制信號(hào)PX為“0”，把各電壓施加電路6、7從存儲(chǔ)器陣列1斷開，結(jié)束寫入動(dòng)作。
Din＝“0”時(shí)，把寫入·讀出切換信號(hào)WR作為“1”，進(jìn)入刪除模式。在該階段，多路復(fù)用器MXX0的輸出選擇ax1＝0(V)、ax2＝2/3Vwr，多路復(fù)用器MXY0的輸出選擇ay1＝Vwr、ay2＝1/3Vwr。在寫入刪除控制信號(hào)WRE為“0”的期間，多路復(fù)用器MXX1～MXXd的輸出選擇第2字線電壓ax2即2/3Vwr，多路復(fù)用器MXY1～MXYe的輸出選擇第2位線電壓ay2即1/3Vwr。接下來(lái)如果使列驅(qū)動(dòng)控制信號(hào)PY為“1”，則位線B1～Be被預(yù)充電到1/3Vwr。接著使行驅(qū)動(dòng)控制信號(hào)PX為“1”，把字線W1～Wd預(yù)充電到2/3Vwr。接下來(lái)，通過(guò)使寫入刪除控制信號(hào)WRE為“1”，連接在刪除對(duì)象的選擇存儲(chǔ)單元的選擇字線所連著的1個(gè)多路復(fù)用器MXXi(i＝1～d)的輸出成為第1字線電壓ax1即0(V)，選擇字線以外的非選擇字線所連著的其它所有多路復(fù)用器MXXj(j＝1～d、j≠i)的輸出依舊維持在第2字線電壓ax2即2/3Vwr。而且，連接在選擇存儲(chǔ)單元的選擇位線所連著的1個(gè)多路復(fù)用器MXYk(k＝1～e)的輸出成為第1位線電壓ay1即Vwr，選擇位線以外的非選擇位線其它所有多路復(fù)用器MXY1(1＝1～e、1≠k)的輸出依舊維持在第2位線電壓ay2即1/3Vwr。其結(jié)果，在選擇存儲(chǔ)單元的兩端施加了電壓Vwr，進(jìn)行刪除動(dòng)作。另一方面，雖然在所有非選擇存儲(chǔ)單元施加了電壓1/3Vwr，但電壓值沒有充分高到使可變電阻元件的電阻值變化的程度而不會(huì)產(chǎn)生擾亂。之后，使行驅(qū)動(dòng)控制信號(hào)PX為“0”、并接著使列驅(qū)動(dòng)控制信號(hào)PY為“0”，把各電壓施加電路6、7從存儲(chǔ)器陣列1斷開，結(jié)束刪除動(dòng)作。
另外，寫入及刪除動(dòng)作中向行驅(qū)動(dòng)控制信號(hào)PX和列驅(qū)動(dòng)控制信號(hào)PY的“1”及“0”的轉(zhuǎn)變順序并非被圖11所示的順序限定。行驅(qū)動(dòng)控制信號(hào)PX和列驅(qū)動(dòng)控制信號(hào)PY在寫入刪除控制信號(hào)WRE為“1”的期間和其前后的期間被控制為“1”。
如果寫入·讀出切換信號(hào)WR為“0”則進(jìn)入讀出模式。圖8所示的讀出電路5的晶體管TR11～TR1e變成開通狀態(tài)，連接在讀出對(duì)象的選擇存儲(chǔ)單元的1個(gè)位線Bk(k＝1～e)所連著的晶體管TR2k(k＝1～e)開通，在讀出電路5被連接到選擇存儲(chǔ)單元的同時(shí)，多路復(fù)用器MXX0的輸出選擇ax1＝1/3Vwr、ax2＝0(V)。在寫入刪除控制信號(hào)WRE為“0”的期間，多路復(fù)用器MXX1～MXXd的輸出選擇第2字線電壓ax2即0(V)。接下來(lái)如果使行驅(qū)動(dòng)控制信號(hào)PX為“1”，則字線W1～Wd的各電壓為第2字線電壓ax2即0(V)。在此，通過(guò)使寫入刪除控制信號(hào)WRE為“1”，連接在選擇存儲(chǔ)單元的選擇字線所連著的1個(gè)多路復(fù)用器MXXi(i＝1～d)的輸出選擇第1字線電壓ax1即1/3Vwr，并施加到選擇字線。依賴于選擇存儲(chǔ)單元的電阻狀態(tài)(高阻或低阻)的電壓，在連接在選擇存儲(chǔ)單元的選擇位線Bk(k＝1～e)呈現(xiàn)，該位線電壓通過(guò)晶體管TR1k、TR2k被輸入到比較器CP1，與參考電壓Vref進(jìn)行比較來(lái)獲得數(shù)據(jù)輸出Dout。接下來(lái)，使寫入刪除控制信號(hào)WRE為“0”、行驅(qū)動(dòng)控制信號(hào)PX為“0”來(lái)結(jié)束讀出動(dòng)作。
圖12表示了本發(fā)明裝置100中采用的可變電阻元件的基于施加電壓的電阻值的變化特性。實(shí)線表示從低阻抗?fàn)顟B(tài)(刪除狀態(tài))向高阻抗?fàn)顟B(tài)(寫入狀態(tài))的變換特性，點(diǎn)線表示從高阻抗?fàn)顟B(tài)向低阻抗?fàn)顟B(tài)的變換特性。在寫入時(shí)和刪除時(shí)施加電壓的極性相反。如圖12所示，寫入、刪除都存在引起電阻變化(電阻值的變化超過(guò)規(guī)定值的電阻變化，也就是實(shí)質(zhì)意味著無(wú)視不能讀出其變化的誤差程度的電阻值的變化)的下限的閾值電壓，在寫入時(shí)和刪除時(shí)該閾值電壓不同。這是發(fā)明者們通過(guò)實(shí)驗(yàn)這次剛剛明確的事情。明確了如果引起寫入時(shí)電阻變化的閾值電壓設(shè)為第1閾值電壓(Vthw)，引起刪除時(shí)電阻變化的閾值電壓設(shè)為第2閾值電壓(Vthr)，兩閾值電壓的絕對(duì)值小的一方的閾值電壓設(shè)為Vth，則施加不足Vth的電壓時(shí)不論寫入刪除電阻狀態(tài)都不變化的情況。上述的PCMO等的可變電阻材料呈現(xiàn)出相關(guān)的電阻值變化特性。在本實(shí)施方式中，第3基準(zhǔn)電壓1/3Vwr的電壓值被設(shè)定為不足Vth。
以下利用2×2＝4位存儲(chǔ)單元陣列來(lái)具體說(shuō)明采用了與本發(fā)明100相同的可變電阻元件的存儲(chǔ)器陣列的動(dòng)作一例。
(寫入動(dòng)作)利用圖13說(shuō)明寫入動(dòng)作。對(duì)可變電阻元件R12進(jìn)行寫入時(shí)，首先對(duì)所有字線W1、W2施加第3基準(zhǔn)電壓1/3Vwr，對(duì)所有位線B1、B2施加第2基準(zhǔn)電壓2/3Vwr。在此第3基準(zhǔn)電壓1/3Vwr不足閾值電壓Vth。這時(shí)由于對(duì)所有的存儲(chǔ)單元(可變電阻元件)都施加了不足閾值電壓Vth的電壓而不會(huì)引起電阻變化。接下來(lái)，對(duì)作為選擇存儲(chǔ)單元的可變電阻元件R12所連著的選擇字線W1施加第1基準(zhǔn)電壓Vwr，對(duì)選擇位線B2施加第4基準(zhǔn)電壓0(V)。此時(shí)，在可變電阻元件R12的兩端施加了Vwr(滿足Vthw＜Vwr＜3Vth)的寫入電壓而進(jìn)行寫入，可變電阻元件R12成為高電阻狀態(tài)。由于在可變電阻元件R12以外的可變電阻元件施加了不足Vth的電壓而不發(fā)生電阻變化。根據(jù)圖12所示的電阻變化特性，因?yàn)閂th＝1V所以第1基準(zhǔn)電壓Vwr的上限為3V。
(刪除動(dòng)作)利用圖14(a)說(shuō)明刪除動(dòng)作。對(duì)可變電阻元件R12進(jìn)行刪除時(shí)，首先對(duì)所有字線W1、W2施加第2基準(zhǔn)電壓2/3Vwr，對(duì)所有位線B1、B2施加第3基準(zhǔn)電壓1/3Vwr。在此第3基準(zhǔn)電壓1/3Vwr不足閾值電壓Vth。這時(shí)由于對(duì)所有的存儲(chǔ)單元(可變電阻元件)都施加了不足閾值電壓Vth的電壓而不會(huì)引起電阻變化。接下來(lái)，對(duì)作為選擇存儲(chǔ)單元的可變電阻元件R12所連著的選擇字線W1施加第4基準(zhǔn)電壓0(V)，對(duì)選擇位線B2施加第1基準(zhǔn)電壓Vwr。此時(shí)，在可變電阻元件R12的兩端施加了Vwr(滿足Vthw＜Vwr＜3Vth)的刪除電壓而進(jìn)行刪除，可變電阻元件R12成為低電阻狀態(tài)。該刪除電壓的極性與寫入時(shí)相反。而且，由于在可變電阻元件R12以外的可變電阻元件施加了不足Vth的電壓而不發(fā)生電阻變化。根據(jù)圖12所示的特性，因?yàn)閂th＝1V所以Vwr的上限為3V。
另外，圖14(b)所示，只對(duì)連接在選擇存儲(chǔ)單元的可變電阻元件R12的選擇字線W1和選擇位線B2施加上述電壓，使其它非選擇字線W2和非選擇位線B1呈浮游狀態(tài)時(shí)，有時(shí)會(huì)引起擾亂。在圖14(b)中，如箭頭所示，對(duì)3個(gè)非選擇存儲(chǔ)單元的可變電阻元件R11、R21、R22串聯(lián)連接的部分施加寫入電壓Vwr，因而比如可變電阻元件R11和R21為低電阻狀態(tài)、可變電阻元件R22為高電阻狀態(tài)，Vwr中大部分施加在可變電阻元件R22，由此可變電阻元件R22被刪除。
(讀出動(dòng)作)利用圖15說(shuō)明讀出動(dòng)作。在讀出可變電阻元件R12的電阻狀態(tài)時(shí)，對(duì)選擇字線W1施加作為讀出電壓VR的第3基準(zhǔn)電壓1/3Vwr，對(duì)其以外的非選擇字線W2施加作為固定電壓的0V的(與第4基準(zhǔn)電壓相同)。作為讀出電壓的第3基準(zhǔn)電壓1/3Vwr如上述不足閾值電壓Vth。由此施加到所有可變電阻元件的電壓不足閾值電壓，不會(huì)由于施加讀出電壓而引起可變電阻元件的電阻變化(擾亂)。讀出信號(hào)由位線B2讀出。讀出時(shí)，對(duì)讀出的選擇位線經(jīng)圖8所示的晶體管TR1k、TR2k(在圖15省略標(biāo)示)連接固定電阻RR，對(duì)固定電阻RR的與選擇位線B2相反側(cè)的端子施加在非選擇字線W2施加了的固定電壓0V(與第4基準(zhǔn)電壓相同)。此時(shí)如果忽視晶體管TR1k、TR2k的開通電阻，則在位線B2呈現(xiàn)的電壓Vout2被用下式(1)表示。
Vout2＝VR×RR×R22/(RR×R12+R12×R22+R22×R02)(1)在此，設(shè)可變電阻元件的高電阻狀態(tài)的電阻值為RH、可變電阻元件的低電阻狀態(tài)的電阻值為RL、高電阻狀態(tài)的電阻值與低電阻狀態(tài)的電阻值之比為k＝RH/RL、固定電阻RR的電阻值RR為與可變電阻元件的低電阻狀態(tài)相同電阻值的RL。如果將Vout2作為可變電阻元件R12和R22的電阻值R12、R13的函數(shù)表示為Vout2(R12、R22)，則根據(jù)電阻值R12、R13表示為下式(2a)～(2d)以及表3。
Vout2(RH、RH)＝VR×RL/(2RL+RH)＝VR/(2+k) (2a)Vout2(RL、RL)＝VR/3 (2b)Vout2(RH、RL)＝VR×RL/(2RH+RL)＝VR/(2k+1) (2c)Vout 2(RL、RH)＝VR×RH/(RL+2RH)＝VR×k/(2k+1) (2d)表3


根據(jù)圖12的特性，k大致是10，表4示出比如讀出電壓為1V時(shí)的Vout2。
表4


Vout2(RL、RH)＞Vout2(RL、RL)＞Vout2(RH、RH)＞Vout2(RH、RL) (3)由式(3)，在Vout2(RL、RL)與Vout2(RH、RH)之間設(shè)定參考電壓Vref，可以用Vout2比Vref是大還是小來(lái)判別R12的電阻狀態(tài)。
另外，在上述說(shuō)明中，采用了2×2＝4位存儲(chǔ)單元陣列，在此如果設(shè)字線的條數(shù)為d，則式(2a)和式(2b)分別變成如式(4a)和式(4b)所示。因此，式(3)所示的大小關(guān)系被維持，理論上的讀出是可能的，但是如果字線的條數(shù)d增加，則Vout2(RL、RL)和Vout2(RH、RH)的電壓值、其電壓差減小，從而讀出容限降低，所以字線的條數(shù)d出于動(dòng)作容限的制約而存在上限。
Vout2(RH、RH)＝VR/(d+k) (4a)Vout 2(RL、RL)＝VR/(d+1) (4b)(實(shí)施方式2)在實(shí)施方式1中，對(duì)構(gòu)成存儲(chǔ)器陣列1的所有可變電阻元件22施加電壓，存儲(chǔ)單元整體通電流，而一旦存儲(chǔ)器陣列規(guī)模變大則消費(fèi)功率增大。而且，如在實(shí)施方式1所述那樣，一旦字線的數(shù)量變多則在讀出電路難以判別寫入狀態(tài)和刪除狀態(tài)。于是，實(shí)施方式2示出分割存儲(chǔ)器陣列1進(jìn)行驅(qū)動(dòng)的結(jié)構(gòu)。
圖16是表示本發(fā)明裝置200的實(shí)施方式2中功能性結(jié)構(gòu)的塊結(jié)構(gòu)圖。在實(shí)施方式2中，把實(shí)施方式1的存儲(chǔ)器陣列1分割成多個(gè)子陣列201，而且可以訪問(wèn)每個(gè)子陣列201。圖16是把構(gòu)成以行地址8位、列地址8位的共16位的地址信號(hào)作為輸入的64k位存儲(chǔ)器的情況作為一例進(jìn)行了表示。
在本發(fā)明裝置200中，與實(shí)施方式1不同的是存儲(chǔ)器陣列1由多個(gè)子陣列201構(gòu)成，行譯碼器2(202、203)、列譯碼器3(204、205)分別由上3位譯碼器202、204和下5位譯碼器203、205構(gòu)成。電壓發(fā)生電路4、讀出電路5、位線電壓施加電路6、字線電壓施加電路7與實(shí)施方式1完全相同。
子陣列201，如圖17所示，32條字線、32條位線和在它們的交點(diǎn)電連接可變電阻元件Rij(i＝1～8、j＝1～8)，相當(dāng)于實(shí)施方式1的存儲(chǔ)器陣列1中d＝32、e＝32的情況。
8位的行地址信號(hào)AA1～AA8，上3位的AA1～AA3輸入到上3位行譯碼器202，下5位輸入到下5位行譯碼器203。上3位行譯碼器202如圖18所示，具有3位的地址信號(hào)輸入AA1～AA3和BLA1～BLA8的輸出。根據(jù)輸入地址，如圖所示BLA1～BLA8中只有1個(gè)被選擇輸出“1”，其以外輸出0。該BLA1～BLA8用于子陣列201的選擇。下5位行譯碼器203如圖19所示，具有5位的地址信號(hào)輸入AA4～AA8和X1～X32的輸出。根據(jù)輸入地址，如圖所示X1～X32中只有1個(gè)被選擇輸出“1”，其以外輸出0。X1～X32輸入到字線電壓施加電路7。
8位的列地址信號(hào)AB1～AB8，上3位的AB1～AB3輸入到上3位列譯碼器204，下5位輸入到下5位列譯碼器205。上3位列譯碼器204如圖20所示，具有3位的地址信號(hào)輸入AB1～AB3和BLB1～BLB8的輸出。根據(jù)輸入地址，如圖所示BLB1～BLB8中只有1個(gè)被選擇輸出“1”，其以外輸出0。該BLB1～BLB8用于子陣列201的選擇。下5位列譯碼器205如圖21所示，具有5位的地址信號(hào)輸入AB4～AB8和Y1～Y32的輸出。根據(jù)輸入地址，如圖所示Y1～Y32中只有1個(gè)被選擇輸出“1”，其以外輸出0。Y1～Y32輸入到位線電壓施加電路6。
圖16中的SW206是用于把字線電壓施加電路7的輸出傳遞到被選擇的子陣列201的字線W1～W32的字線連接開關(guān)，如圖22所示，子陣列選擇信號(hào)Sij(i＝1～8、j＝1～8)為1時(shí)，字線電壓施加電路7的輸出被傳遞到被選擇的子陣列201的字線W1～W32。
圖16中的SB207是用于把位線電壓施加電路6的輸出傳遞到被選擇的子陣列201的位線B1～B32的位線連接開關(guān)，如圖23所示，子陣列選擇信號(hào)Sij(i＝1～8、j＝1～8)為1時(shí)，位線電壓施加電路6的輸出被傳遞到被選擇的子陣列201的位線B1～B32。
作為字線連接開關(guān)SW206、位線連接開關(guān)SB207的輸入的子陣列選擇信號(hào)Sij(i＝1～8、j＝1～8)由上3位行譯碼器202的輸出BLA1～BLA8和上3位列譯碼器204的輸出BLB1～BLB8生成。Sij(i＝1～8、j＝1～8)被以BLAi(i＝1～8)與BLBj(j＝1～8)的邏輯積給定。因?yàn)锽LA1～BLA8中輸出“1”的只有1個(gè)，BLB1～BLB8中輸出“1”的只有1個(gè)，所以8×8＝64個(gè)Sij(i＝1～8、j＝1～8)中只有1個(gè)成為“1”，64個(gè)子陣列SARYji(i＝1～8、j＝1～8)中只有1個(gè)子陣列被選擇，字線電壓施加電路7的輸出和位線電壓施加電路6的輸出被分別傳遞到被選擇的1個(gè)子陣列201。
子陣列的選擇以外的動(dòng)作與上述實(shí)施方式1相同，而只簡(jiǎn)單說(shuō)明設(shè)定具體的地址信號(hào)、寫入時(shí)的動(dòng)作。設(shè)作為8位的行地址信號(hào)比如輸入了AA1～AA88＝(10010000)、作為8位的列地址信號(hào)比如輸入了AB1～AB8＝(01001000)、作為寫入數(shù)據(jù)比如輸入了Din(＝“1”)。AA1～AA3＝(100)被輸入到上3位行譯碼器202，譯碼器輸出BLA1～BLA8＝(01000000)被輸出。同樣，AB1～AB3＝(010)被輸入到上3位列譯碼器204，得到譯碼器輸出BLB1～BLB8＝(00100000)。由此，只有BLA2和BLB3成為“1”，其以外都為“0”，因而子陣列選擇信號(hào)Sij(i＝1～8、j＝1～8)中BLA2與BLB3作為AND電路的輸入的S23成為“1”。其結(jié)果，只有連接在SARY23的字線連接開關(guān)SW206和位線連接開關(guān)SB207開通，分別對(duì)SARY23的字線W1～W32和位線B1～B32傳遞字線電壓施加電路7的輸出、位線電壓施加電路6的輸出的準(zhǔn)備完成。而且，由于AA4～AA4＝(10000)、AB4～AB8＝(01000)，從而下5位行譯碼器203和列譯碼器205變?yōu)閄2＝1、Xi＝0(i≠2)、Y3＝1、Yj＝0(j≠3)。因此，被寫入的存儲(chǔ)單元為子陣列SARY23中的R23。
之后，按照?qǐng)D11的定時(shí)圖進(jìn)行寫入動(dòng)作。由于Din＝1，把寫入·讀出切換信號(hào)WR設(shè)為“1”進(jìn)入寫入模式。當(dāng)寫入刪除控制信號(hào)WRE是“0”的期間，作為字線電壓施加電路7的輸出準(zhǔn)備字線預(yù)充電壓1/3Vwr，作為位線電壓施加電路6的輸出準(zhǔn)備位線預(yù)充電壓2/3Vwr。接著行預(yù)充信號(hào)PX設(shè)為“1”，把字線預(yù)充電壓1/3Vwr施加到子陣列SARY23的字線W1～W32。接著列預(yù)充信號(hào)PY設(shè)為“1”，把2/3Vwr施加到子陣列SARY23的位線B1～B32。接下來(lái)，通過(guò)把寫入刪除控制信號(hào)WRE設(shè)為“1”，只有字線W2的施加電壓上升到Vwr，只有位線B3的施加電壓下降到0。其結(jié)果，在R23施加了寫入電壓Vwr，寫入被實(shí)施。之后，設(shè)WRE＝“0”、PY＝“0”、PX＝“0”，把字線電壓施加電路7和位線電壓施加電路6從存儲(chǔ)器陣列1斷開結(jié)束寫入動(dòng)作。
下面，對(duì)本發(fā)明裝置100的其它實(shí)施方式進(jìn)行說(shuō)明。
(1)在上述實(shí)施方式中，圖7所示的電壓發(fā)生電路如第1基準(zhǔn)電壓、第2基準(zhǔn)電壓、第3基準(zhǔn)電壓、第4基準(zhǔn)電壓之間的電壓差成為1/3Vwr那樣，把第1基準(zhǔn)電壓與第4基準(zhǔn)電壓之間的電壓差3等分，作為其中間電壓生成了第2基準(zhǔn)電壓、第3基準(zhǔn)電壓。依據(jù)該方法，在寫入和刪除動(dòng)作時(shí)，第1字線電壓ax1與第2位線電壓ay2的電壓差、第2字線電壓ax2與第1位線電壓ay1的電壓差、第2字線電壓ax2與第2位線電壓ay2的電壓差各個(gè)相等，在所有非選擇存儲(chǔ)單元同等施加電壓1/3Vwr，因而不論哪個(gè)非選擇存儲(chǔ)單元只要電阻變化特性相同，就有對(duì)擾亂同等的電壓容限，在對(duì)擾亂方面成為了合理的基準(zhǔn)電壓的發(fā)生方法。
對(duì)此，作為另外的實(shí)施方式，可以是在滿足電壓發(fā)生電路4中，第1基準(zhǔn)電壓、第2基準(zhǔn)電壓、第3基準(zhǔn)電壓、第4基準(zhǔn)電壓之間的大小關(guān)系、相鄰的基準(zhǔn)電壓之間的電壓差不足閾值電壓Vth、第1基準(zhǔn)電壓與第4基準(zhǔn)電壓之間的電壓差為使可變電阻元件的電阻變化的充分的電壓的這3個(gè)條件的同時(shí)，使第2基準(zhǔn)電壓與第3基準(zhǔn)電壓之間的電壓差小于第1基準(zhǔn)電壓與第2基準(zhǔn)電壓之間的電壓差、以及第3基準(zhǔn)電壓與第4基準(zhǔn)電壓之間的電壓差。也就是圖7所示的電壓發(fā)生電路4的串聯(lián)連接的3個(gè)電阻中間的電阻的電阻值相對(duì)小于其它2個(gè)電阻的電阻值。由此，在寫入和刪除動(dòng)作時(shí)，第1字線電壓ax1與第2位線電壓ay2的電壓差、以及第2字線電壓ax2與第1位線電壓ay1的電壓差大于第2字線電壓ax2與第2位線電壓ay2的電壓差?？傊?，與上述實(shí)施方式不同，并非是對(duì)所有的非選擇存儲(chǔ)單元相同施加電壓1/3Vwr，而是在構(gòu)成存儲(chǔ)器陣列的存儲(chǔ)單元數(shù)多的情況下，對(duì)占非選擇存儲(chǔ)單元大部分的與非選擇字線和非選擇位線雙方連接的第1非選擇存儲(chǔ)單元施加的電壓，低于連接一方與選擇字線或選擇位線連接的少數(shù)的第2非選擇存儲(chǔ)單元的電壓，由此可以使流動(dòng)在非選擇存儲(chǔ)單元整體的電流變小。因此，依據(jù)此另外的實(shí)施方式的電壓發(fā)生電路，可進(jìn)一步實(shí)現(xiàn)寫入和刪除時(shí)的低電耗化。
進(jìn)一步作為上述另外的實(shí)施方式的特殊方式，只要滿足上述3個(gè)條件，可以使第2基準(zhǔn)電壓與第3基準(zhǔn)電壓之間的電壓差為0V，也就是使第2基準(zhǔn)電壓與第3基準(zhǔn)電壓同電壓。
(2)在上述的實(shí)施方式中，作為可變電阻元件如圖12所示，設(shè)引起寫入時(shí)電阻變化的閾值電壓為第1閾值電壓(Vthw)，引起刪除時(shí)電阻變化的閾值電壓為第2閾值電壓(Vthr)，設(shè)想它們是不同的特性，但即使采用了第1閾值電壓(Vthw)和第2閾值電壓(Vthr)相同的情況下，在這些閾值電壓Vth不為0V且以其閾值電壓的2倍～3倍的電壓可變電阻元件的電阻值變化時(shí)，由本發(fā)明裝置100的電壓發(fā)生電路4、字線電壓施加電路7、位線電壓施加電路6分別對(duì)選擇字線、非選擇字線、選擇位線、非選擇位線施加的第1字線電壓、第2字線電壓、第1位線電壓、第2位線電壓的電壓電平與上述實(shí)施方式同樣選擇，可以起到同樣的效果。
(3)在上述實(shí)施方式2中，把子陣列201設(shè)成了32位×32位結(jié)構(gòu)，但這僅是一例，并非限定于該結(jié)構(gòu)。因此，分割地址信號(hào)生成子陣列選擇信號(hào)的方法也非限定于3位和5位。進(jìn)一步在上述實(shí)施方式2中，設(shè)成了64k位的容量，但這僅是一例，并非限定于此。
如以上詳細(xì)說(shuō)明，依據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置及其寫入、刪除方法，可變電阻元件的特性，在寫入、刪除的任一時(shí)，分別存在對(duì)施加電壓引起電阻變化的下限的閾值電壓，利用在寫入時(shí)和刪除時(shí)此閾值電壓不同的特性，設(shè)寫入時(shí)的閾值電壓和刪除時(shí)的閾值電壓的較小的一方的閾值電壓為Vth，對(duì)于非選擇存儲(chǔ)單元，因?yàn)樵诳勺冸娮柙膬啥耸┘硬蛔阍撻撝惦妷篤th的電壓，所以不會(huì)發(fā)生擾亂的問(wèn)題。而且，因?yàn)樵诖鎯?chǔ)單元不設(shè)置單元選擇元件，所以可以縮小存儲(chǔ)單元面積容易實(shí)現(xiàn)高集成化。
再有，本發(fā)明的非易失半導(dǎo)體存儲(chǔ)裝置，把存儲(chǔ)器陣列部分割成多個(gè)子陣列，通過(guò)只對(duì)1個(gè)子陣列訪問(wèn)也可以減少耗電。
關(guān)于本發(fā)明在上述所展示的實(shí)施方式，在各個(gè)方面應(yīng)該被認(rèn)為是例示性的和非限制性的。本發(fā)明的范圍不僅包括上述的實(shí)施方式和實(shí)施例，而且還意圖包括按權(quán)利要求書所示出的，與權(quán)利要求范圍等價(jià)意義上和范圍內(nèi)的所有變更。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，包括存儲(chǔ)器陣列，其構(gòu)成為在行方向和列方向分別排列多個(gè)具備通過(guò)施加電壓電阻值可逆性變化的可變電阻元件的存儲(chǔ)單元，把同一行的所述各存儲(chǔ)單元的一端連接到共通的字線，把同一列的所述各存儲(chǔ)單元的另一端連接到共通的位線；字線電壓施加電路，其構(gòu)成為可以分別選擇多種字線電壓中的1個(gè)來(lái)施加到所述字線；位線電壓施加電路，其構(gòu)成為可以分別選擇多種位線電壓中的1個(gè)來(lái)施加到所述位線，其中，所述字線電壓施加電路，在寫入或刪除動(dòng)作時(shí)選擇第1字線電壓施加到與寫入或刪除對(duì)象的選擇存儲(chǔ)單元連接的選擇字線，選擇第2字線電壓施加到所述選擇字線以外的非選擇字線，所述位線電壓施加電路，在寫入或刪除動(dòng)作時(shí)選擇第1位線電壓施加到與寫入或刪除對(duì)象的選擇存儲(chǔ)單元連接的選擇位線，選擇第2位線電壓施加到所述選擇位線以外的非選擇位線，所述第1字線電壓、所述第2字線電壓、所述第1位線電壓和所述第2位線電壓具有與寫入或刪除動(dòng)作相應(yīng)的固有電壓值，被設(shè)定為所述第1字線電壓與所述第1位線電壓的電壓差為當(dāng)被施加到所述可變電阻元件的兩端時(shí)電阻值的變化超過(guò)規(guī)定值的第1電壓差以上，所述第1字線電壓與所述第2位線電壓的電壓差、所述第2字線電壓與所述第1位線電壓的電壓差以及所述第2字線電壓與所述第2位線電壓的電壓差的每一個(gè)為當(dāng)被施加到所述可變電阻元件的兩端時(shí)電阻值的變化不超過(guò)規(guī)定值的第2電壓差以下。
2.權(quán)利要求1中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述字線電壓施加電路，在所述存儲(chǔ)器陣列的寫入或刪除動(dòng)作開始前，選擇所述第2字線電壓施加到所述存儲(chǔ)器陣列的所有所述字線，所述位線電壓施加電路，在所述存儲(chǔ)器陣列的寫入或刪除動(dòng)作開始前，選擇所述第2位線電壓施加到所述存儲(chǔ)器陣列的所有所述位線。
3.權(quán)利要求1中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述可變電阻元件具有當(dāng)把第1閾值電壓以上的電壓施加到其兩端時(shí)，則電阻值超過(guò)規(guī)定值而上升，當(dāng)把第2閾值電壓以上的電壓以與所述第1閾值電壓反極性地施加到其兩端時(shí)，則電阻值超過(guò)規(guī)定值而下降的電阻變化特性，所述第2電壓差被設(shè)定為比所述第1閾值電壓和所述第2閾值電壓中低的一方的閾值電壓還低的值。
4.權(quán)利要求3中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述第2閾值電壓比所述第1閾值電壓低。
5.權(quán)利要求1中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，關(guān)于寫入動(dòng)作中的所述第1字線電壓、所述第2字線電壓、所述第1位線電壓以及所述第2位線電壓，所述第1字線電壓比所述第2位線電壓高，所述第2位線電壓在所述第2字線電壓以上，所述第2字線電壓比所述第1位線電壓高。
6.權(quán)利要求5中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述第1字線電壓與所述第2位線電壓的電壓差、所述第2字線電壓與所述第1位線電壓的電壓差以及所述第2字線電壓與所述第2位線電壓的電壓差各各相等。
7.權(quán)利要求5中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述第1字線電壓與所述第2位線電壓的電壓差以及所述第2字線電壓與所述第1位線電壓的電壓差，比所述第2字線電壓與所述第2位線電壓的電壓差大。
8.權(quán)利要求1中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，關(guān)于刪除動(dòng)作中的所述第1字線電壓、所述第2字線電壓、所述第1位線電壓以及所述第2位線電壓，所述第1字線電壓比所述第2位線電壓低，所述第2位線電壓在所述第2字線電壓以下，所述第2字線電壓比所述第1位線電壓低。
9.權(quán)利要求8中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述第1字線電壓與所述第2位線電壓的電壓差、所述第2字線電壓與所述第1位線電壓的電壓差以及所述第2字線電壓與所述第2位線電壓的電壓差各各相等。
10.權(quán)利要求8中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述第1字線電壓與所述第2位線電壓的電壓差以及所述第2字線電壓與所述第1位線電壓的電壓差，比所述第2字線電壓與所述第2位線電壓的電壓差大。
11.權(quán)利要求1中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述可變電阻元件的材料是含有錳的鈣鈦礦構(gòu)造的氧化物。
12.權(quán)利要求1中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，包括讀出電路，其包含選擇被連接在讀出對(duì)象的選擇存儲(chǔ)單元的選擇位線并連接到讀出數(shù)據(jù)線的位線選擇電路；對(duì)所述讀出數(shù)據(jù)線的電位與基準(zhǔn)電位進(jìn)行比較的比較電路；一端與所述讀出數(shù)據(jù)線連接、在另一端被施加了規(guī)定的固定電壓的固定電阻。
13.權(quán)利要求12中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，把所述固定電阻的電阻值設(shè)定為所述可變電阻元件的低電阻狀態(tài)的電阻值，所述字線電壓施加電路，在讀出動(dòng)作時(shí)選擇第1字線電壓施加到與讀出對(duì)象的選擇存儲(chǔ)單元連接的選擇字線，選擇第2字線電壓施加到所述選擇字線以外的非選擇字線，所述位線電壓施加電路，在讀出動(dòng)作時(shí)不對(duì)所述存儲(chǔ)器陣列的所有所述位線施加任何電壓而作為高阻抗?fàn)顟B(tài)，所述第1字線電壓設(shè)定為與所述第2字線電壓的電壓差在所述第2電壓差以下，所述第2字線電壓設(shè)定為成為所述規(guī)定的固定電壓。
14.權(quán)利要求1中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，所述存儲(chǔ)器陣列由可選擇任意一個(gè)的多個(gè)子陣列構(gòu)成，對(duì)被選擇的所述子陣列的所述字線和所述位線，可分別有選擇地從所述字線電壓施加電路施加所述字線電壓、從所述位線電壓施加電路施加所述位線電壓。
15.權(quán)利要求14中記載的非易失性半導(dǎo)體存儲(chǔ)裝置，其中，用于選擇所述子陣列的信號(hào)由地址信號(hào)生成。
16.一種非易失性半導(dǎo)體存儲(chǔ)裝置的寫入方法，其中，所述非易失性半導(dǎo)體存儲(chǔ)裝置包括存儲(chǔ)器陣列，其構(gòu)成為在行方向和列方向分別排列多個(gè)具備通過(guò)施加電壓電阻值可逆性變化的可變電阻元件的存儲(chǔ)單元，把同一行的所述各存儲(chǔ)單元的一端連接到共通的字線，把同一列的所述各存儲(chǔ)單元的另一端連接到共通的位線，把第1字線電壓、第2字線電壓、第1位線電壓和第2位線電壓設(shè)定為與寫入動(dòng)作相應(yīng)的固有電壓值，以使所述第1字線電壓與所述第1位線電壓的電壓差為當(dāng)被施加到所述可變電阻元件的兩端時(shí)電阻值的變化超過(guò)規(guī)定值的第1電壓差以上，所述第1字線電壓與所述第2位線電壓的電壓差、所述第2字線電壓與所述第1位線電壓的電壓差以及所述第2字線電壓與所述第2位線電壓的電壓差的每一個(gè)為當(dāng)被施加到所述可變電阻元件的兩端時(shí)電阻值的變化不超過(guò)規(guī)定值的第2電壓差以下，在寫入動(dòng)作時(shí)，選擇所述第1字線電壓施加到與寫入對(duì)象的選擇存儲(chǔ)單元連接的選擇字線，選擇所述第2字線電壓施加到所述選擇字線以外的非選擇字線，選擇所述第1位線電壓施加到與所述選擇存儲(chǔ)單元連接的選擇位線，選擇所述第2位線電壓施加到所述選擇位線以外的非選擇位線。
17.權(quán)利要求16中記載的寫入方法，其中，在所述存儲(chǔ)器陣列的寫入動(dòng)作開始前，選擇所述第2字線電壓施加到所述存儲(chǔ)器陣列的所有所述字線，選擇所述第2位線電壓施加到所述存儲(chǔ)器陣列的所有所述位線。
18.權(quán)利要求16中記載的寫入方法，其中，所述可變電阻元件具有當(dāng)把第1閾值電壓以上的電壓施加到其兩端時(shí)，則電阻值超過(guò)規(guī)定值而上升，當(dāng)把第2閾值電壓以上的電壓以與所述第1閾值電壓反極性地施加到其兩端時(shí)，則電阻值超過(guò)規(guī)定值而下降的電阻變化特性，所述第2電壓差被設(shè)定成比所述第1閾值電壓和所述第2閾值電壓中低的一方的閾值電壓還低的值。
19.權(quán)利要求18中記載的寫入方法，其中，所述第2閾值電壓比所述第1閾值電壓低。
20.權(quán)利要求16中記載的寫入方法，其中，把所述第1字線電壓、所述第2字線電壓、所述第1位線電壓以及所述第2位線電壓設(shè)定為所述第1字線電壓比所述第2位線電壓高，所述第2位線電壓在所述第2字線電壓以上，所述第2字線電壓比所述第1位線電壓高。
21.權(quán)利要求20中記載的寫入方法，其中，所述第1字線電壓與所述第2位線電壓的電壓差、所述第2字線電壓與所述第1位線電壓的電壓差以及所述第2字線電壓與所述第2位線電壓的電壓差各各相等。
22.權(quán)利要求20中記載的寫入方法，其中，所述第1字線電壓與所述第2位線電壓的電壓差以及所述第2字線電壓與所述第1位線電壓的電壓差，比所述第2字線電壓與所述第2位線電壓的電壓差大。
23.權(quán)利要求16中記載的寫入方法，其中，所述可變電阻元件的材料是含有錳的鈣鈦礦構(gòu)造的氧化物。
24.權(quán)利要求16中記載的寫入方法，其中，所述存儲(chǔ)器陣列由可選擇任意一個(gè)的多個(gè)子陣列構(gòu)成，對(duì)被選擇的所述子陣列的所述選擇字線和所述選擇位線，分別有選擇地施加所述第1字線電壓和所述第1位線電壓。
25.權(quán)利要求24中記載的寫入方法，其中，當(dāng)在被選擇的所述子陣列中包含所述非選擇字線時(shí)，對(duì)被選擇的所述子陣列的所述非選擇字線有選擇地施加所述第2字線電壓，當(dāng)在被選擇的所述子陣列中包含所述非選擇位線時(shí)，對(duì)被選擇的所述子陣列的所述非選擇位線有選擇地施加所述第2位線電壓。
26.權(quán)利要求24中記載的寫入方法，其中，用于選擇所述子陣列的信號(hào)由地址信號(hào)生成。
27.一種非易失性半導(dǎo)體存儲(chǔ)裝置的刪除方法，其中，所述非易失性半導(dǎo)體存儲(chǔ)裝置包括存儲(chǔ)器陣列，其構(gòu)成為在行方向和列方向分別排列多個(gè)具備通過(guò)施加電壓電阻值可逆性變化的可變電阻元件的存儲(chǔ)單元，把同一行的所述各存儲(chǔ)單元的一端連接到共通的字線，把同一列的所述各存儲(chǔ)單元的另一端連接到共通的位線，把第1字線電壓、第2字線電壓、第1位線電壓和第2位線電壓設(shè)定為與刪除動(dòng)作相應(yīng)的固有電壓值，以使所述第1字線電壓與所述第1位線電壓的電壓差為當(dāng)被施加到所述可變電阻元件的兩端時(shí)電阻值的變化超過(guò)規(guī)定值的第1電壓差以上，所述第1字線電壓與所述第2位線電壓的電壓差、所述第2字線電壓與所述第1位線電壓的電壓差以及所述第2字線電壓與所述第2位線電壓的電壓差的每一個(gè)為當(dāng)被施加到所述可變電阻元件的兩端時(shí)電阻值的變化不超過(guò)規(guī)定值的第2電壓差以下，在刪除動(dòng)作時(shí)，選擇所述第1字線電壓施加到與刪除對(duì)象的選擇存儲(chǔ)單元連接的選擇字線，選擇所述第2字線電壓施加到所述選擇字線以外的非選擇字線，選擇所述第1位線電壓施加到與所述選擇存儲(chǔ)單元連接的選擇位線，選擇所述第2位線電壓施加到所述選擇位線以外的非選擇位線。
28.權(quán)利要求27中記載的刪除方法，其中，在所述存儲(chǔ)器陣列的刪除動(dòng)作開始前，選擇所述第2字線電壓施加到所述存儲(chǔ)器陣列的所有所述字線，選擇所述第2位線電壓施加到所述存儲(chǔ)器陣列的所有所述位線。
29.權(quán)利要求27中記載的刪除方法，其中，所述可變電阻元件具有當(dāng)把第1閾值電壓以上的電壓施加到其兩端時(shí)，則電阻值超過(guò)規(guī)定值而上升，當(dāng)把第2閾值電壓以上的電壓以與所述第1閾值電壓反極性地施加到其兩端時(shí)，則電阻值超過(guò)規(guī)定值而下降的電阻變化特性，所述第2電壓差被設(shè)定成比所述第1閾值電壓和所述第2閾值電壓中低的一方的閾值電壓還低的值。
30.權(quán)利要求29中記載的刪除方法，其中，所述第2閾值電壓比所述第1閾值電壓低。
31.權(quán)利要求27中記載的刪除方法，其中，把所述第1字線電壓、所述第2字線電壓、所述第1位線電壓以及所述第2位線電壓設(shè)定為所述第1字線電壓比所述第2位線電壓低，所述第2位線電壓在所述第2字線電壓以下，所述第2字線電壓比所述第1位線電壓低。
32.權(quán)利要求31中記載的刪除方法，其中，所述第1字線電壓與所述第2位線電壓的電壓差、所述第2字線電壓與所述第1位線電壓的電壓差以及所述第2字線電壓與所述第2位線電壓的電壓差各各相等。
33.權(quán)利要求31中記載的刪除方法，其中，所述第1字線電壓與所述第2位線電壓的電壓差以及所述第2字線電壓與所述第1位線電壓的電壓差，比所述第2字線電壓與所述第2位線電壓的電壓差大。
34.權(quán)利要求27中記載的刪除方法，其中，所述可變電阻元件的材料是含有錳的鈣鈦礦構(gòu)造的氧化物。
35.權(quán)利要求27中記載的刪除方法，其中，所述存儲(chǔ)器陣列由可選擇任意一個(gè)的多個(gè)子陣列構(gòu)成，對(duì)被選擇的所述子陣列的所述選擇字線和所述選擇位線，分別有選擇地施加所述第1字線電壓和所述第1位線電壓。
36.權(quán)利要求35中記載的刪除方法，其中，當(dāng)在被選擇的所述子陣列中包含所述非選擇字線時(shí)，對(duì)被選擇的所述子陣列的所述非選擇字線有選擇地施加所述第2字線電壓，當(dāng)在被選擇的所述子陣列中包含所述非選擇位線時(shí)，對(duì)被選擇的所述子陣列的所述非選擇位線有選擇地施加所述第2位線電壓。
37.權(quán)利要求35中記載的刪除方法，其中，用于選擇所述子陣列的信號(hào)由地址信號(hào)生成。
全文摘要
構(gòu)成存儲(chǔ)器陣列(1)的各可變電阻元件(22)，同一行的一端之間連接共通的字線(20)，同一列的另一端之間連接共通的位線(21)。選擇第1字線電壓施加到選擇字線，選擇第2字線電壓施加到非選擇字線，選擇第1位線電壓施加到選擇位線，選擇第2位線電壓施加到非選擇位線。設(shè)定第1字線電壓與第1位線電壓的電壓差在使可變電阻元件的電阻值變化的第1電壓差以上，第1字線電壓與第2位線電壓的電壓差、第2字線電壓與第1位線電壓的電壓差、第2字線電壓與第2位線電壓的電壓差的每一個(gè)在不使可變電阻元件的電阻值變化的第2電壓差以下。
文檔編號(hào)G11C16/28GK1574077SQ20041004957
公開日2005年2月2日 申請(qǐng)日期2004年6月17日 優(yōu)先權(quán)日2003年6月17日
發(fā)明者玉井幸夫, 井上剛至, 森田晃明 申請(qǐng)人:夏普株式會(huì)社