專利名稱：半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器的低電壓化和低功耗化。
背景技術(shù)：
圖6示出現(xiàn)有的SRAM的電路。該SRAM具有以陣列狀配置的多個(gè)存儲(chǔ)單元1A～1D。這些存儲(chǔ)單元因具有同一結(jié)構(gòu)，故以例示存儲(chǔ)單元1A來(lái)說(shuō)明。存儲(chǔ)單元1A由2個(gè)負(fù)載用晶體管MP1A、MP2A、2個(gè)傳送用晶體管MN1A、MN2A和2個(gè)驅(qū)動(dòng)用晶體管MN3A、MN4A構(gòu)成。2個(gè)傳送用晶體管MN1A、MN2A的柵極連接到字線WLn上，其漏極連接到位線BITO、NBITO上。2個(gè)負(fù)載用晶體管MP1A、MP2A的源極連接到高電壓電源VDD上，2個(gè)驅(qū)動(dòng)用晶體管MN3A、MN4A的源極連接到低電壓電源VSS上。用負(fù)載用晶體管MP1A、MP2A和驅(qū)動(dòng)用晶體管MN3A、MN4A形成了2個(gè)鎖存電路，各鎖存電路的輸出連接到傳送用晶體管MN1A、MN2A上。
此外，在圖6的SRAM中，2A、2B是分別連接到位線對(duì)(BITO、NBITO)、(BIT1、NBIT1)上的預(yù)充電·均衡電路，被輸入預(yù)充電信號(hào)PR。3A、3B是分別連接到位線對(duì)(BITO、NBITO)、(BIT1、NBIT1)上的列選擇器，被輸入列信號(hào)CA0、CA1。4是數(shù)據(jù)的寫入電路，經(jīng)1對(duì)總線BUS、NBUS連接到上述列選擇器3A、3B上。
按照?qǐng)D7的時(shí)序圖說(shuō)明上述SRAM的數(shù)據(jù)寫入時(shí)的工作。
在寫入時(shí)，利用寫入電路4將由預(yù)充電·均衡電路2A、2B預(yù)充電到高電壓電源VDD的電壓的位線(BITO、NBITO、BIT1、NBIT1)中用列選擇器(例如3A)選擇了的位線(BITO、NBITO)中的一方反轉(zhuǎn)為低電壓VSS。其次，使已被選擇的字線(例如WLn)激活，使存儲(chǔ)單元1A的傳送用晶體管MN1A、MN2A導(dǎo)通，在存儲(chǔ)單元1A中寫入數(shù)據(jù)。
但是，作為對(duì)于數(shù)據(jù)寫入的評(píng)價(jià)，在非專利文獻(xiàn)1中使用了寫入容限(margin)。該寫入容限規(guī)定了將存儲(chǔ)單元內(nèi)部的數(shù)據(jù)改寫為反轉(zhuǎn)數(shù)據(jù)時(shí)的容限。在如圖6中示出的SRAM那樣將驅(qū)動(dòng)用晶體管MN3A～MN4D的各源極連接到低電壓電源VSS上的情況下，高電壓電源VDD越是低電壓化，寫入容限就越小。
因而，在圖6中示出的SRAM中，在低電壓化時(shí)，寫入容限變小，難以寫入與寫入前的數(shù)據(jù)反轉(zhuǎn)的數(shù)據(jù)。再者，在圖6中示出的SRAM中，由于連接到應(yīng)寫入的存儲(chǔ)單元1A上的位線對(duì)BITO、NBITO中的一方以從高電壓VDD到低電壓VSS的滿振幅變化，故存在寫入時(shí)的消耗電流變大的缺點(diǎn)。
為了解決上述課題，例如在專利文獻(xiàn)1中，如圖8中所示，將同一行的存儲(chǔ)單元(1A、1C)～(1B、1D)的驅(qū)動(dòng)用晶體管(MN3A、MN4A、MN3C、MN4C)～(MN3B、MN4B、MN3D、MN4D)的源極線公共地連接，用源極電位控制信號(hào)SLn～SL0控制該公共源極線，在寫入時(shí)，使上述驅(qū)動(dòng)用晶體管的公共源極線中的1條成為浮置狀態(tài)，通過(guò)使位線對(duì)的電位差以比高電壓VDD與低電壓VSS之間的電位差(VDD-VSS)還小的電位差在存儲(chǔ)單元中進(jìn)行寫入，實(shí)現(xiàn)了低功耗。
非專利文獻(xiàn)1電子通信信息學(xué)會(huì)論文雜志1992 Vol.J75 C-II No.7 pp350～3專利文獻(xiàn)1特開平8-180684號(hào)公報(bào)(圖8)但是，在圖8中示出的現(xiàn)有的半導(dǎo)體存儲(chǔ)器中，例如在位線對(duì)BITO、NBITO被選擇了的情況下，并例如在字線WLn被選擇了時(shí)，在選擇存儲(chǔ)單元1A中，傳送用晶體管MN1A、MN2A導(dǎo)通，利用源極電位控制信號(hào)SLn使驅(qū)動(dòng)用晶體管MN3A、MN4A的源極成為浮置狀態(tài)，將位線BITO、NBITO的電位差傳遞給存儲(chǔ)單元1A以寫入數(shù)據(jù)，但即使在同一行的非選擇存儲(chǔ)單元1C中，由于傳送用晶體管MN1C、MN2C也導(dǎo)通，同時(shí)驅(qū)動(dòng)用晶體管MN3C、MN4C的源極也成為浮置狀態(tài)，故存在非選擇存儲(chǔ)單元1C的蓄積節(jié)點(diǎn)DC、NDC的數(shù)據(jù)也被改寫的可能性。因而，不能用列選擇器3A、3B選擇連接到同一字線(例如WLn)上的多個(gè)存儲(chǔ)單元1A、1C。

發(fā)明內(nèi)容
本發(fā)明是為了解決現(xiàn)有的問(wèn)題而進(jìn)行的，其目的在于可對(duì)連接到同一字線上的存儲(chǔ)單元進(jìn)行列選擇，可進(jìn)行低電壓寫入，而且減少了寫入時(shí)的消耗電流。
為了達(dá)到以上的目的，在本發(fā)明中，在向存儲(chǔ)單元進(jìn)行數(shù)據(jù)的寫入時(shí)，在連接到已被選擇的1對(duì)位線上的多個(gè)存儲(chǔ)單元中，使其各驅(qū)動(dòng)用晶體管的源極成為浮置狀態(tài)。
具體地說(shuō)，本發(fā)明的第1方面記載的半導(dǎo)體存儲(chǔ)器具備以陣列狀配置的多個(gè)存儲(chǔ)單元，上述各存儲(chǔ)單元包含其源極被供給第1電位、彼此的漏極連接到其柵極上的2個(gè)負(fù)載用晶體管；其源極和漏極的一方連接到1對(duì)位線上、另一方連接到上述2個(gè)負(fù)載用晶體管的各自的漏極上、其柵極連接到字線上的2個(gè)傳送用晶體管；以及其源極公共地被連接、其漏極連接到上述2個(gè)負(fù)載用晶體管的各自的漏極上、其柵極連接到彼此的漏極上的2個(gè)驅(qū)動(dòng)用晶體管，其特征在于在位于上述位線的方向上的多個(gè)列的存儲(chǔ)單元中，以列為單位，多個(gè)存儲(chǔ)單元的各驅(qū)動(dòng)用晶體管的源極線被公共地連接，對(duì)于上述各公共源極線來(lái)說(shuō)，在選擇了上述位線的數(shù)據(jù)的寫入時(shí)，在上述字線的激活時(shí)只使與上述選擇位線對(duì)應(yīng)的列的公共源極線成為浮置狀態(tài)。
本發(fā)明的第2方面記載的半導(dǎo)體存儲(chǔ)器的特征在于在上述本發(fā)明的第1方面記載的半導(dǎo)體存儲(chǔ)器中，在使上述同一列的多個(gè)存儲(chǔ)單元的各驅(qū)動(dòng)用晶體管的公共源極線成為浮置狀態(tài)時(shí)，以比上述第1電位與比上述第1電位低的第2電位的電位差小的電位差為上述1對(duì)位線的電位在上述存儲(chǔ)單元中寫入數(shù)據(jù)。
本發(fā)明的第3方面記載的半導(dǎo)體存儲(chǔ)器的特征在于在上述本發(fā)明的第1方面記載的半導(dǎo)體存儲(chǔ)器中，上述各存儲(chǔ)單元的傳送用晶體管由N型晶體管構(gòu)成，使上述1對(duì)位線以上述第1電位與上述第2電位之間的第3電位的附近的電位工作。
本發(fā)明的第4方面記載的半導(dǎo)體存儲(chǔ)器的特征在于在上述本發(fā)明的第1方面記載的半導(dǎo)體存儲(chǔ)器中，上述各存儲(chǔ)單元的傳送用晶體管由P型晶體管構(gòu)成，使上述1對(duì)位線以上述第1電位附近的電位工作。
本發(fā)明的第5方面記載的半導(dǎo)體存儲(chǔ)器的特征在于在上述本發(fā)明的第3方面記載的半導(dǎo)體存儲(chǔ)器中，利用P型晶體管使上述1對(duì)位線的電位均衡于同一電位上。
本發(fā)明的第6方面記載的半導(dǎo)體存儲(chǔ)器的特征在于在上述本發(fā)明的第1方面記載的半導(dǎo)體存儲(chǔ)器中，在進(jìn)行向上述存儲(chǔ)單元的數(shù)據(jù)的寫入時(shí)，只在規(guī)定的一定期間內(nèi)使上述字線激活，同時(shí)只在上述一定期間內(nèi)使上述驅(qū)動(dòng)用晶體管的源極成為浮置狀態(tài)。
本發(fā)明的第7方面記載的半導(dǎo)體存儲(chǔ)器的特征在于在上述本發(fā)明的第1方面記載的半導(dǎo)體存儲(chǔ)器中，具備其漏極連接到上述同一列的多個(gè)存儲(chǔ)單元的各驅(qū)動(dòng)用晶體管的公共源極線上、其源極連接到上述第2電位上的激活用晶體管，在對(duì)于上述存儲(chǔ)單元的數(shù)據(jù)的寫入時(shí)將上述激活用晶體管控制為非導(dǎo)通。
本發(fā)明的第8方面記載的半導(dǎo)體存儲(chǔ)器的特征在于在上述本發(fā)明的第7方面記載的半導(dǎo)體存儲(chǔ)器中，在由上述存儲(chǔ)單元的數(shù)據(jù)的讀出時(shí)，將上述激活用晶體管的襯底電位控制為正電位。
根據(jù)以上所述，在本發(fā)明的第1～8方面記載的發(fā)明中，在數(shù)據(jù)的寫入時(shí)并在規(guī)定的1對(duì)位線的選擇時(shí)，在與該1對(duì)位線連接的同一列方向的多個(gè)存儲(chǔ)單元中，使各驅(qū)動(dòng)用晶體管的源極成為浮置狀態(tài)。如果在該狀態(tài)下1條字線被選擇，則上述同一列方向的多個(gè)存儲(chǔ)單元中的1個(gè)存儲(chǔ)單元被選擇，由于上述選擇位線對(duì)的電位被傳遞給該選擇存儲(chǔ)單元的內(nèi)部，故即使電源電壓是低電壓的情況，也能與寫入容限無(wú)關(guān)地進(jìn)行向存儲(chǔ)單元的數(shù)據(jù)寫入。
在此，在同一列的存儲(chǔ)單元中的非選擇存儲(chǔ)單元中，其驅(qū)動(dòng)用晶體管的源極成為浮置狀態(tài)，但由于傳送用晶體管為非激活，故數(shù)據(jù)被保持。此外，在與非選擇的位線連接的多個(gè)存儲(chǔ)單元中，由于包含用上述選擇字線選擇了的存儲(chǔ)單元在內(nèi)其驅(qū)動(dòng)用晶體管的源極不成為浮置狀態(tài)，故數(shù)據(jù)良好地被保持。
特別是，在本發(fā)明的第2方面記載的發(fā)明中，即使不將位線對(duì)的電位差擴(kuò)展到第1電位與第2電位之間的電位差，也能以其間的小的第3電位差傳遞給存儲(chǔ)單元，因此成為低消耗電流。
此外，在本發(fā)明的第5方面記載的發(fā)明中，在用N型晶體管構(gòu)成傳送用晶體管并使1對(duì)位線在第1電位與第2電位之間的第3電位附近工作的情況下，由于利用P型晶體管使上述1對(duì)位線的電位均衡于同一電位上，故在寫入時(shí)即使1對(duì)位線的電位成為比VDD-Vtn(Vtn是N型晶體管的閾值電壓)的電位，也能有效地防止誤工作。
再者，在本發(fā)明的第6方面記載的發(fā)明中，由于在寫入時(shí)只在規(guī)定的一定期間內(nèi)使字線激活，而且只在該一定期間內(nèi)使驅(qū)動(dòng)用晶體管的源極成為浮置狀態(tài)，故可有效地防止連接到同一列上的非選擇存儲(chǔ)單元的內(nèi)部數(shù)據(jù)因漏極泄等被破壞，提高了數(shù)據(jù)保持特性。
另外，在本發(fā)明的第7方面記載的發(fā)明中，在使字線激活的寫入時(shí)，使激活用晶體管為非導(dǎo)通，在使存儲(chǔ)單元的驅(qū)動(dòng)用晶體管的源極成為浮置狀態(tài)的狀態(tài)下，將1對(duì)位線的電位傳遞給存儲(chǔ)單元，其后，如果字線為非激活，則使激活用晶體管導(dǎo)通于第2電位，將存儲(chǔ)單元內(nèi)部的數(shù)據(jù)放大并保持為第1電位。因而，可將寫入時(shí)的位線對(duì)的電位差限制為較小的值，可削減位線電流。
此外，在本發(fā)明的第8方面記載的發(fā)明中，由于在數(shù)據(jù)讀出時(shí)將激活用晶體管的襯底電位控制為正電位，故可減小激活用晶體管的閾值電壓，可加快讀出速度。


圖1是示出本發(fā)明的第1實(shí)施例的半導(dǎo)體存儲(chǔ)器的圖。
圖2是該半導(dǎo)體存儲(chǔ)器的寫入時(shí)的時(shí)序圖。
圖3是示出本發(fā)明的第2實(shí)施例的半導(dǎo)體存儲(chǔ)器的圖。
圖4是示出本發(fā)明的第3實(shí)施例的半導(dǎo)體存儲(chǔ)器的圖。
圖5是該半導(dǎo)體存儲(chǔ)器的寫入時(shí)的時(shí)序圖。
圖6是示出現(xiàn)有的半導(dǎo)體存儲(chǔ)器的圖。
圖7是該半導(dǎo)體存儲(chǔ)器的寫入時(shí)的時(shí)序圖。
圖8是示出改良了圖6的半導(dǎo)體存儲(chǔ)器的現(xiàn)有的半導(dǎo)體存儲(chǔ)器。
具體實(shí)施例方式
以下，根據(jù)

本發(fā)明的實(shí)施例。
(第1實(shí)施例)圖1示出本發(fā)明的第1實(shí)施例的半導(dǎo)體存儲(chǔ)器的結(jié)構(gòu)圖。
在該圖中，以陣列狀配置了多個(gè)存儲(chǔ)單元1A～1D。以下以存儲(chǔ)單元1A為代表進(jìn)行說(shuō)明。其它的存儲(chǔ)單元1B～1D因具有同一內(nèi)部結(jié)構(gòu)，故分別附以添加符號(hào)B、C、D，而省略其說(shuō)明。
存儲(chǔ)單元1A由2個(gè)P型負(fù)載用晶體管MP1A、MP2A、2個(gè)N型傳送用晶體管MN1A、MN2A和2個(gè)N型驅(qū)動(dòng)用晶體管MN3A、MN4A構(gòu)成。2個(gè)負(fù)載用晶體管MP1A、MP2A的源極被連接到高電壓電源VDD上，被供給高電位(第1電位)，其漏極連接到2個(gè)傳送用晶體管MN1A、MN2A的源極和2個(gè)驅(qū)動(dòng)用晶體管MN3A、MN4A的漏極上。上述2個(gè)負(fù)載用晶體管MP1A、MP2A的柵極分別連接到2個(gè)驅(qū)動(dòng)用晶體管MN3A、MN4A的柵極和彼此的另一方的負(fù)載用晶體管MP1A、MP2A的漏極上。上述2個(gè)傳送用晶體管MN1A、MN2A的柵極連接到字線WLn上，其漏極連接到位線BITO、NBITO上。上述驅(qū)動(dòng)用晶體管MN3A、MN4A的柵極連接到彼此的漏極上。
而且，在位線BITO、NBITO的方向上配置成同一列的存儲(chǔ)單元1A～1B的各2個(gè)驅(qū)動(dòng)用晶體管(MN3A、MN4A)、(MN3B、MN4B)的源極連接到公共源極線10A的一端上。該公共源極線10A的另一端接地。再者，在該公共源極線10A中配置了激活用晶體管MN5A。該激活用晶體管MN5A的漏極連接到驅(qū)動(dòng)用晶體管(MN3A、MN4A)、(MN3B、MN4B)的源極上，其源極被連接到低電壓電源VSS上，被供給低電壓(第2電位)，在其柵極上輸入源極電位控制信號(hào)SL0。同樣，在位線BIT1、NBIT1的方向上配置成同一列的存儲(chǔ)單元1C～1D的各2個(gè)驅(qū)動(dòng)用晶體管(MN3C、MN4C)、(MN3D、MN4D)的源極也連接到一端被接地的公共源極線10B上，在該公共源極線10B中配置了激活用晶體管MN5B。在該激活用晶體管MN5B的柵極上輸入源極電位控制信號(hào)SL1。在數(shù)據(jù)寫入時(shí)并在對(duì)應(yīng)的位線對(duì)(BITO、NBITO)、(BIT1、NBIT1)被選擇了時(shí)，同時(shí)激活該源極電位控制信號(hào)SL0、SL1。
此外，在圖1中，2A、2B是分別連接到位線對(duì)(BITO、NBITO)、(BIT1、NBIT1)上的預(yù)充電·均衡電路，各預(yù)充電·均衡電路2A、2B由2個(gè)N型預(yù)充電晶體管(MN6A、MN7A)、(MN6B、MN7B)和1個(gè)N型均衡晶體管MN8A、MN8B構(gòu)成，接受預(yù)充電信號(hào)(H電平)PR，互相連接對(duì)應(yīng)的1對(duì)位線并進(jìn)行均衡，同時(shí)預(yù)充電到比電源電位VDD低了N型預(yù)充電晶體管的閾值電壓Vt部分的電位(第3電位)VDD-Vt。3A、3B是與位線對(duì)(BITO、NBITO)、(BIT1、NBIT1)對(duì)應(yīng)的列選擇器，4是輸出應(yīng)寫入的數(shù)據(jù)的寫入電路。各列選擇器3A、3B接受對(duì)應(yīng)的列選擇信號(hào)CA0、CA1，將來(lái)自上述寫入電路4的數(shù)據(jù)傳遞給對(duì)應(yīng)的位線對(duì)。
其次，說(shuō)明本實(shí)施例的工作。在此，根據(jù)圖2的時(shí)序圖說(shuō)明對(duì)存儲(chǔ)單元1A進(jìn)行數(shù)據(jù)寫入的情況。
在寫入時(shí)，位線BITO、NBITO、BIT1、NBIT1分別預(yù)先由預(yù)充電·均衡電路2A、2B預(yù)充電到電位VDD-Vtn。如果預(yù)充電信號(hào)PR成為接地電位VSS，則解除上述被預(yù)充電了的位線BITO、NBITO、BIT1、NBIT1的預(yù)充電。
其次，列選擇信號(hào)CA0的電位成為電源電位VDD，利用寫入電路4使已被選擇的1對(duì)位線BITO、NBITO中的一方的電位下拉到電位(VDD-Vtn-ΔV)。在此，ΔV是比預(yù)充電電位(VDD-Vtn)小的微小電壓、即比電源電位VDD和接地電位VSS的電位差小的電位。
其次，將字線WLn的電位激活為電源電位VDD，與此同時(shí)，將源極線SL0的電位非激活為接地電位VSS。此時(shí)，與工作頻率無(wú)關(guān)地在一定時(shí)間內(nèi)設(shè)定該字線WLn的激活和源極線SL0的非激活。在該狀態(tài)下，由于激活用晶體管MN5A為非導(dǎo)通，故在上述已被選擇的位線BITO、NBITO上并排為同一列的存儲(chǔ)單元1A～1B的驅(qū)動(dòng)用晶體管MN3A、MN4A～MN3B、MN4B的源極成為浮置狀態(tài)。此時(shí)，由于源極線SL1的電位被維持為電源電位VDD，故激活用晶體管MN5B導(dǎo)通，在非選擇位線BIT1、NBIT1的方向上并排為同一列的存儲(chǔ)單元1C～1D的驅(qū)動(dòng)用晶體管MN3C、MN4C～MN3D、MN4D的源極接地。在選擇存儲(chǔ)單元1A中，在驅(qū)動(dòng)用晶體管MN3A、MN4A的源極成為浮置狀態(tài)下，由于傳送用晶體管MN1A、MN2A因上述字線WLn而導(dǎo)通，故開始對(duì)存儲(chǔ)單元1A的蓄積節(jié)點(diǎn)DA、NDA傳遞BITO、NBITO的電位(電位差ΔV)。
其后，如果存儲(chǔ)單元1A的蓄積節(jié)點(diǎn)DA、NDA間的電位差成為微小電位ΔV，作為字線WLn的電位成為接地電位VSS，同時(shí)源極線SL0的電位上升到電源電位VDD。由此，在選擇存儲(chǔ)單元1A中，激活用晶體管MN5A導(dǎo)通，驅(qū)動(dòng)用晶體管MN3A、MN4A的源極成為接地電位，存儲(chǔ)單元1A內(nèi)的蓄積節(jié)點(diǎn)DA、NDA的電位被放大到電源電位VDD、接地電位，對(duì)于存儲(chǔ)單元1A的數(shù)據(jù)寫入結(jié)束。
如果寫入結(jié)束，則預(yù)充電信號(hào)PR成為電源電位VDD，位線BITO、NBITO、BIT1、NBIT1的電位被預(yù)充電和均衡為電位VDD-Vtn。
如上所述，在數(shù)據(jù)寫入時(shí)，由于在選擇存儲(chǔ)單元1A中驅(qū)動(dòng)用晶體管MN3A、MN4A的源極成為浮置狀態(tài)，故即使電源電位VDD是低電壓，也可與寫入容限無(wú)關(guān)地寫入反轉(zhuǎn)數(shù)據(jù)。而且，由于使選擇位線BITO、NBITO的一方只從預(yù)充電電位VDD-Vtn變化為微小電位ΔV，故與滿振幅(VDD-VSS)的情況相比，可實(shí)現(xiàn)低功耗。
這里，在與選擇存儲(chǔ)單元1A配置在同一列的非選擇存儲(chǔ)單元1B中，雖然驅(qū)動(dòng)用晶體管MN3B、MN4B的源極成為浮置狀態(tài)，但由于傳送用晶體管MN1B、MN2B為非激活，故按原樣保持?jǐn)?shù)據(jù)。再者，在與選擇存儲(chǔ)單元1A為同一行的非選擇存儲(chǔ)單元1C中，雖然傳送用晶體管MN1C、MN2C因字線WLn而導(dǎo)通，但由于激活用晶體管MN5B導(dǎo)通，驅(qū)動(dòng)用晶體管MN3C、MN4C的源極處于接地電位，故良好地保持蓄積節(jié)點(diǎn)DA、NDA的數(shù)據(jù)。另外，在對(duì)于選擇存儲(chǔ)單元1A的位線的電位傳遞時(shí)，由于與工作頻率無(wú)關(guān)地在一定期間內(nèi)設(shè)定該字線WLn的激活和源極線SL0的非激活，故可有效地防止起因于漏泄等的數(shù)據(jù)破壞，確保數(shù)據(jù)保持的穩(wěn)定性。
以上說(shuō)明了數(shù)據(jù)寫入時(shí)的情況，但在數(shù)據(jù)讀出時(shí)，對(duì)激活用晶體管MN5A、MN5B的襯底供給正的電位。由此，激活用晶體管MN5A、MN5B的閾值電壓變低，可謀求數(shù)據(jù)讀出的高速化。
(第2實(shí)施例)其次，說(shuō)明本發(fā)明的第2實(shí)施例的半導(dǎo)體存儲(chǔ)器。
在圖3中示出本實(shí)施例的半導(dǎo)體存儲(chǔ)器。在該圖中，與圖1的半導(dǎo)體存儲(chǔ)器相比，只在以下的方面不同。即，預(yù)充電·均衡電路2A、2B的均衡晶體管由P型晶體管MP5A、MP5B構(gòu)成，在這些晶體管的柵極上輸入預(yù)充電信號(hào)PR的反轉(zhuǎn)信號(hào)。
在本實(shí)施例中，即使位線BITO、NBITO、BIT1、NBIT1的電位比預(yù)充電電位VDD-Vtn高，由于在數(shù)據(jù)寫入時(shí)通過(guò)利用寫入電路4將選擇位線(例如BITO、NBITO)中的一方的電位下拉到接地電位VSS，將位線BITO、NBITO的數(shù)據(jù)傳遞給存儲(chǔ)單元1A內(nèi)，存儲(chǔ)單元1A內(nèi)的蓄積節(jié)點(diǎn)DA、NDA中的一方的電位成為接地電位VSS，由于負(fù)載用晶體管MP1A或MP2A成為導(dǎo)通狀態(tài)，故存儲(chǔ)單元1A內(nèi)的蓄積節(jié)點(diǎn)DA、NDA中的另一方的電位也成為電源電位VDD。而且，通過(guò)在字線WLn為非激活的同時(shí)源極線SL0的電位成為電源電位VDD，可保持對(duì)存儲(chǔ)單元1A寫入的數(shù)據(jù)。因而，即使電源電位VDD是低電壓的情況，也能與寫入容限無(wú)關(guān)地進(jìn)行對(duì)于存儲(chǔ)單元1A寫入反轉(zhuǎn)數(shù)據(jù)。
此外，在數(shù)據(jù)讀出時(shí)，由于預(yù)充電·均衡電路2A、2B的均衡晶體管MP5A或MP5B由P型晶體管構(gòu)成，故即使位線BITO、NBITO、BIT1、NBIT1的電位比VDD-Vtn高，也能良好地讀出存儲(chǔ)單元1A～1D的數(shù)據(jù)。
(第3實(shí)施例)其次，說(shuō)明本發(fā)明的第3實(shí)施例的半導(dǎo)體存儲(chǔ)器。
圖4中示出本實(shí)施例的半導(dǎo)體存儲(chǔ)器。該圖的半導(dǎo)體存儲(chǔ)器與圖1中示出的第1實(shí)施例的半導(dǎo)體存儲(chǔ)器只在以下的結(jié)構(gòu)方面不同。
即，在各存儲(chǔ)單元1A～1D中，傳送用晶體管由P型晶體管(MP3A和MP4A)、(MP3B和MP4B)、(MP3C和MP4C)、(MP3D和MP4D)構(gòu)成，對(duì)其各柵極輸入字線選擇信號(hào)WLn～WL0的反轉(zhuǎn)信號(hào)。此外，在預(yù)充電·均衡電路2A、2B中，預(yù)充電晶體管由P型晶體管(MP5A和MP6A)、(MP5B和MP6B)構(gòu)成，均衡晶體管也由P型晶體管MP7A、MP7B構(gòu)成，在這些晶體管的柵極上輸入預(yù)充電信號(hào)PR的反轉(zhuǎn)信號(hào)。再者，列選擇器3A、3B分別由2個(gè)P型晶體管(MP8A和MP9A)、(MP8B和MP9B)構(gòu)成，在這些P型晶體管的各柵極上輸入對(duì)應(yīng)的列選擇信號(hào)CA0、CA1的反轉(zhuǎn)信號(hào)。
其次，說(shuō)明本實(shí)施例的半導(dǎo)體存儲(chǔ)器的工作。在此，根據(jù)圖5說(shuō)明對(duì)存儲(chǔ)單元1A進(jìn)行數(shù)據(jù)寫入的情況。
在寫入時(shí)，預(yù)先分別利用預(yù)充電·均衡電路2A、2B將位線BITO、NBITO、BIT1、NBIT1的電位預(yù)充電到電源電位VDD。預(yù)充電信號(hào)PR成為接地電位VSS，解除上述被預(yù)充電了的位線BITO、NBITO、BIT1、NBIT1的預(yù)充電。
其次，列選擇信號(hào)CA0的電位成為電源電位VDD，利用寫入電路4使已被選擇的位線BITO、NBITO中的一方的電位開始下拉到比電源電位VDD低了微小電位ΔV的電位VDD-ΔV。
接著，字線WLn的電位成為電源電位VDD，與此同時(shí)，源極線SL0的電位成為接地電位VSS。此時(shí)，與工作頻率無(wú)關(guān)地在一定時(shí)間內(nèi)設(shè)定該字線WLn的激活和源極線SL0的非激活。在該狀態(tài)下，由于激活用晶體管MN5A為非導(dǎo)通，故在選擇存儲(chǔ)單元1A中驅(qū)動(dòng)用晶體管MN3A、MN4A的源極成為浮置狀態(tài)。此時(shí)，源極線SL1的電位被維持為電源電位VDD，在非選擇存儲(chǔ)單元1C～1D中，驅(qū)動(dòng)用晶體管(MN3C、MN4C)～(MN3D、MN4D)的源極保持為接地電位VSS。在上述選擇存儲(chǔ)單元1A中，傳送用晶體管MP3A和MP4A導(dǎo)通，開始對(duì)蓄積節(jié)點(diǎn)DA、NDA傳遞上述選擇位線BITO、NBITO的電位(不到電位差ΔV)。
然后，如果上述選擇位線BITO、NBITO的電位差成為微小電位ΔV，選擇存儲(chǔ)單元1A的蓄積節(jié)點(diǎn)DA、NDA的電位差也成為微小電位ΔV，則在該時(shí)刻處字線WLn的電位成為接地電位VSS，其后，源極線SL0的電位上升到電源電位VDD。由此，在由于在選擇存儲(chǔ)單元1A中傳送用晶體管MP3A和MP4A為非導(dǎo)通，同時(shí)源極線SL0的電位成為電源電位VDD，激活用晶體管MN5A導(dǎo)通，驅(qū)動(dòng)用晶體管MN3A、MN4A的源極成為接地電位VSS，故蓄積節(jié)點(diǎn)DA、NDA的電位(VDD、VDD-ΔV)被放大，成為電源電位VDD、接地電位VSS，對(duì)于存儲(chǔ)單元1A的數(shù)據(jù)寫入結(jié)束。
如果數(shù)據(jù)寫入結(jié)束，則列選擇信號(hào)CA0成為接地電位VSS，預(yù)充電信號(hào)PR成為電源電位VDD，位線BITO、NBITO、BIT1、NBIT1的電位被預(yù)充電和均衡為電源電位VDD。
這里，在數(shù)據(jù)寫入時(shí)，由于在選擇存儲(chǔ)單元1A中驅(qū)動(dòng)用晶體管MN3A、MN4A的源極成為浮置狀態(tài)，故即使電源電位VDD是低電壓，也可與寫入容限無(wú)關(guān)地寫入反轉(zhuǎn)數(shù)據(jù)。而且，由于使選擇位線BITO、NBITO的一方只從預(yù)充電電位VDD變化為比預(yù)充電電位VDD低了微小電位ΔV的(VDD-ΔV)，故與滿振幅的情況相比，可實(shí)現(xiàn)低功耗。
而且，在與選擇存儲(chǔ)單元1A配置在同一列的非選擇存儲(chǔ)單元1B中，雖然驅(qū)動(dòng)用晶體管MN3B、MN4B的源極也因激活用晶體管MN5A的導(dǎo)通而成為浮置狀態(tài)，但由于傳送用晶體管MN3B、MN4B為非導(dǎo)通，故良好地保持?jǐn)?shù)據(jù)。再者，在與選擇存儲(chǔ)單元1A為同一行的非選擇存儲(chǔ)單元1 C中，雖然傳送用晶體管MN3C、MN4C因字線WLn而導(dǎo)通，但由于激活用晶體管MN5B導(dǎo)通，驅(qū)動(dòng)用晶體管MN3C、MN4C的源極為接地電位，故良好地保持蓄積節(jié)點(diǎn)DA、NDA的數(shù)據(jù)。另外，在對(duì)于選擇存儲(chǔ)單元1A的位線的電位傳遞時(shí)，由于與工作頻率無(wú)關(guān)地在一定期間內(nèi)設(shè)定該字線WLn的激活和源極線SL0的非激活，故可有效地防止起因于漏泄等的數(shù)據(jù)破壞，確保數(shù)據(jù)保持的穩(wěn)定性。
以上說(shuō)明了數(shù)據(jù)寫入時(shí)的情況，但在數(shù)據(jù)讀出時(shí)，對(duì)激活用晶體管MN5A、MN5B的襯底供給正的電位。由此，激活用晶體管MN5A、MN5B的閾值電壓變低，可謀求數(shù)據(jù)讀出的高速化。
如以上已說(shuō)明的那樣，按照本發(fā)明的第1～8方面記載的半導(dǎo)體存儲(chǔ)器，由于在數(shù)據(jù)寫入時(shí)使連接到選擇位線上的同一列的存儲(chǔ)單元的驅(qū)動(dòng)用晶體管的源極公共地成為浮置狀態(tài)，故既可良好地保持非選擇存儲(chǔ)單元的數(shù)據(jù)，即使電源電壓為低電壓的情況，也可與寫入容限無(wú)關(guān)地只對(duì)1個(gè)選擇存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入。
特別是，按照本發(fā)明的第2方面記載的半導(dǎo)體存儲(chǔ)器，由于即使不將位線對(duì)的電位差擴(kuò)展為第1電位與第2電位的電位差也能以其間的小的電位差傳遞給存儲(chǔ)單元，故成為低消耗電流。
此外，按照本發(fā)明的第5方面記載的半導(dǎo)體存儲(chǔ)器，用N型晶體管構(gòu)成存儲(chǔ)單元的傳送用晶體管，在使1對(duì)位線在第1電位與第2電位之間的第3電位附近工作的情況下，由于利用P型晶體管來(lái)均衡該1對(duì)位線，故即使在寫入時(shí)1對(duì)位線的電位為高電位，也能有效地防止誤工作。
再者，按照本發(fā)明的第6方面記載的半導(dǎo)體存儲(chǔ)器，由于只在規(guī)定的一定期間內(nèi)使字線激活，同時(shí)只在該一定期間內(nèi)使驅(qū)動(dòng)用晶體管的源極成為浮置狀態(tài)，故可有效地防止連接到同一列上的非選擇存儲(chǔ)單元的內(nèi)部數(shù)據(jù)因漏極泄等被破壞，可謀求提高數(shù)據(jù)保持特性。
另外，按照本發(fā)明的第7方面記載的半導(dǎo)體存儲(chǔ)器，可將寫入時(shí)的位線對(duì)的電位差限制得較小，可削減位線電流。
此外，按照本發(fā)明的第8方面記載的半導(dǎo)體存儲(chǔ)器，即使是將激活用晶體管連接到存儲(chǔ)單元的驅(qū)動(dòng)用晶體管的源極上的情況，由于在讀出時(shí)將其襯底電位控制為正電位，故可使該激活用晶體管的閾值電壓成為較小的值，可謀求讀出速度的提高。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，具備以陣列狀配置的多個(gè)存儲(chǔ)單元，上述各存儲(chǔ)單元包含源極被供給第1電位、彼此的漏極連接到柵極上的2個(gè)負(fù)載用晶體管；源極及漏極的一方連接到1對(duì)位線上、另一方連接到上述2個(gè)負(fù)載用晶體管的各自的漏極上、柵極連接到字線上的2個(gè)傳送用晶體管；以及源極被公共地連接、漏極連接到上述2個(gè)負(fù)載用晶體管的各自的漏極上、柵極連接到彼此的漏極上的2個(gè)驅(qū)動(dòng)用晶體管，其特征在于在位于上述位線的方向上的多列的存儲(chǔ)單元中，以列為單位，多個(gè)存儲(chǔ)單元的各驅(qū)動(dòng)用晶體管的源極線被公共地連接，上述各公共源極線，在進(jìn)行選擇了上述位線的數(shù)據(jù)的寫入時(shí)，只使與上述選擇位線對(duì)應(yīng)的列的公共源極線在上述字線的激活時(shí)成為浮置狀態(tài)。
2.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于在使上述同一列的多個(gè)存儲(chǔ)單元的各驅(qū)動(dòng)用晶體管的公共源極線成為浮置狀態(tài)時(shí)，使上述1對(duì)位線的電位以比上述第1電位與比該第1電位還低的第2電位之間的電位差還小的電位差、在上述存儲(chǔ)單元中寫入數(shù)據(jù)。
3.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述各存儲(chǔ)單元的傳送用晶體管由N型晶體管構(gòu)成，使上述1對(duì)位線，以上述第1電位與上述第2電位之間的第3電位附近的電位工作。
4.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于上述各存儲(chǔ)單元的傳送用晶體管由P型晶體管構(gòu)成，使上述1對(duì)位線，以上述第1電位附近的電位工作。
5.如權(quán)利要求3中所述的半導(dǎo)體存儲(chǔ)器，其特征在于利用P型晶體管使上述1對(duì)位線的電位均衡于同一電位上。
6.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于在進(jìn)行向上述存儲(chǔ)單元的數(shù)據(jù)的寫入時(shí)，只在規(guī)定的一定期間內(nèi)使上述字線激活，同時(shí)只在上述一定期間內(nèi)使上述驅(qū)動(dòng)用晶體管的源極成為浮置狀態(tài)。
7.如權(quán)利要求1中所述的半導(dǎo)體存儲(chǔ)器，其特征在于具備漏極連接到上述同一列的多個(gè)存儲(chǔ)單元的各驅(qū)動(dòng)用晶體管的公共源極線上、源極連接到上述第2電位上的激活用晶體管，在進(jìn)行向上述存儲(chǔ)單元的數(shù)據(jù)的寫入時(shí)將上述激活用晶體管控制為非導(dǎo)通。
8.如權(quán)利要求7中所述的半導(dǎo)體存儲(chǔ)器，其特征在于在由上述存儲(chǔ)單元的數(shù)據(jù)的讀出時(shí)，將上述激活用晶體管的襯底電位控制為正電位。
全文摘要
一種半導(dǎo)體存儲(chǔ)器，經(jīng)激活用晶體管(MN5A、MN5B)分別將連接到各對(duì)位線(BITO、NBITO)、(BIT1、NBIT1)上的同一列的存儲(chǔ)單元(1A～1B、1C～1D)的驅(qū)動(dòng)用晶體管(MN3A、MN4A～MN3B、MN4B)、(MN3C、MN4C～MN3D、MN4D)的源極公共地連接到低電壓電源(VSS)上。在寫入數(shù)據(jù)時(shí)，使連接到選擇位線對(duì)(例如BITO、NBITO)上的同一列的存儲(chǔ)單元(1A～1B)的激活用晶體管(MN5A)為非導(dǎo)通，使該同一列的存儲(chǔ)單元(1A～1B)的驅(qū)動(dòng)用晶體管的源極成為浮置狀態(tài)。從而能良好地保持非選擇存儲(chǔ)單元的數(shù)據(jù)，且即使是低電源電壓也可只對(duì)一個(gè)選擇存儲(chǔ)單元寫入數(shù)據(jù)。
文檔編號(hào)G11C11/419GK1516196SQ20031012370
公開日2004年7月28日 申請(qǐng)日期2003年12月16日 優(yōu)先權(quán)日2002年12月20日
發(fā)明者金原旭成, 奧山博昭, 昭 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社