專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
一般地說本發(fā)明涉及一種半導(dǎo)體存儲裝置，特別涉及一種能夠同時訪問(access)多個地址的半導(dǎo)體存儲裝置。
背景技術(shù)：
數(shù)字圖像輸出設(shè)備比如數(shù)字彩色復(fù)印機通過這個設(shè)備的讀取單元讀取圖像作為R(紅色)、G(綠色)和B(藍(lán)色)的數(shù)據(jù)。數(shù)字圖像輸出設(shè)備輸出這種數(shù)據(jù)作為C(青色)、M(品紅色)和Y(黃色)的數(shù)據(jù)給這個設(shè)備的打印單元。因此，在數(shù)字圖像輸出設(shè)備的圖像處理中，對圖像數(shù)據(jù)執(zhí)行從RGB彩色空間到CMY彩色空間的坐標(biāo)變換。在這個坐標(biāo)變換過程中，需要考慮掃描儀的輸入特性和繪圖儀的輸出特性，不能以簡單的方式計算經(jīng)轉(zhuǎn)換的坐標(biāo)值。常規(guī)地，使用三維查詢表(在下文中稱為LUT)。然而，根據(jù)RGB數(shù)據(jù)的位(bit)寬的不同，要求較大的容量來配置LUT。例如，在R數(shù)據(jù)、G數(shù)據(jù)和B數(shù)據(jù)分別以8位的寬度表示時，要求28×28×28的位用于LUT的容量。
通常，為了降低LUT的容量，彩色轉(zhuǎn)換處理如下地執(zhí)行。彩色轉(zhuǎn)換處理單元90的轉(zhuǎn)換配置在附圖15中示意性地示出。這種彩色轉(zhuǎn)換處理單元90包括彩色轉(zhuǎn)換數(shù)據(jù)存儲區(qū)91和校正操作單元92。通過R的高4位形成的C數(shù)據(jù)、M數(shù)據(jù)和Y數(shù)據(jù)作為地址事先寫在彩色轉(zhuǎn)換數(shù)據(jù)存儲區(qū)中。通過G的高4位形成的C數(shù)據(jù)、M數(shù)據(jù)和Y數(shù)據(jù)作為地址事先寫在彩色轉(zhuǎn)換數(shù)據(jù)存儲區(qū)中。通過B的高4位形成的C數(shù)據(jù)、M數(shù)據(jù)和Y數(shù)據(jù)作為地址事先寫在彩色轉(zhuǎn)換數(shù)據(jù)存儲區(qū)91中。如附圖15所示，準(zhǔn)備三個彩色轉(zhuǎn)換處理單元90分別用于到C數(shù)據(jù)的轉(zhuǎn)換、到M數(shù)據(jù)的轉(zhuǎn)換和到Y(jié)數(shù)據(jù)的轉(zhuǎn)換。因此，在相應(yīng)的彩色轉(zhuǎn)換處理單元90中的三個彩色轉(zhuǎn)換數(shù)據(jù)存儲區(qū)91分別對應(yīng)于到C數(shù)據(jù)的轉(zhuǎn)換、到M數(shù)據(jù)的轉(zhuǎn)換和到Y(jié)數(shù)據(jù)的轉(zhuǎn)換的相應(yīng)的LUT。
通過掃描儀(未示)讀取的8位的二進制數(shù)字?jǐn)?shù)據(jù)中的高4位的R數(shù)據(jù)、高4位的G數(shù)據(jù)和高4位的B數(shù)據(jù)用于通過使用彩色轉(zhuǎn)換數(shù)據(jù)存儲區(qū)91讀取數(shù)據(jù)。即，在這時，一個所讀取的數(shù)據(jù)線對應(yīng)于通過R、G和B數(shù)據(jù)的高4位所指定的基地址(base address)，而其它的所讀取的數(shù)據(jù)線對應(yīng)于基于該基地址所選擇的預(yù)定地址。附圖16所示為基于基地址(z，y，x)選擇的并用于讀數(shù)據(jù)處理的多個地址的一個實例。
在訪問基于通過R、G和B的高4位數(shù)據(jù)指定的基地址(z，y，x)的青色存儲區(qū)時，選擇通過附圖16的“0”所指示的基地址，并選擇通過將“1”添加到一個、二個和構(gòu)成該基地址的所有的x，y和z中所確定的多個地址(附圖16的①至⑦所指示)。換句話說，包括例如定義一個立方體的基地址(z，y，x)的八個地址被選擇，如附圖16所示。對應(yīng)于所選擇的多個地址的數(shù)據(jù)從青色存儲區(qū)中讀取。這個讀取的數(shù)據(jù)是大體的信息，因為所讀取的數(shù)據(jù)基于R數(shù)據(jù)、G數(shù)據(jù)和B數(shù)據(jù)的高4位數(shù)據(jù)。
此后，為了獲得精確的信息，使用R數(shù)據(jù)、G數(shù)據(jù)和B數(shù)據(jù)的低4位數(shù)據(jù)。校正操作單元92通過使用該數(shù)據(jù)執(zhí)行校正算術(shù)操作。以這種方式，可以獲得關(guān)于包括在由八個地址所定義的附圖16的立方體中的青色的數(shù)據(jù)的精確的信息，并可以抽取關(guān)于執(zhí)行色彩轉(zhuǎn)換的數(shù)據(jù)。
以獲得青色數(shù)據(jù)的相同方式，彩色轉(zhuǎn)換處理單元90執(zhí)行彩色轉(zhuǎn)換處理以獲得M數(shù)據(jù)和Y數(shù)據(jù)。一般使用對應(yīng)于八個地址的數(shù)據(jù)，但在本領(lǐng)域中也使用對應(yīng)于6個地址的數(shù)據(jù)。
一般地，上述的彩色轉(zhuǎn)換數(shù)據(jù)存儲區(qū)由多個RAM形成。常規(guī)的RAM的一個實例在附圖17中示出。在本實例中，RAM是靜態(tài)RAM，存儲器單元通過兩級選擇，即通過字線和分(division)字線。
RAM 100包括具有相同的單元配置的多個存儲器陣列101(第1塊至第a塊)。在每個存儲器陣列101中，“c”數(shù)量的字線WL通過分字線選擇器102分別連接到分字線DWL。其數(shù)量為“b”的存儲器單元連接到每個分字線DWL。每個存儲器單元103(MC)對應(yīng)于一個位。在每個列上，存儲器單元103連接到一對位線BL和BLB，以便定位于位線對BL和BLB之間。每個位線BL和BLB中的一端連接到預(yù)充電電路104。位線BL和BLB通過列選通器(gate)105連接到一對數(shù)據(jù)線DL和DLB。每對數(shù)據(jù)線DL和DLB通過讀出運算放大器106和寫緩沖器107連接到數(shù)據(jù)輸入/輸出電路108。
在RAM 100中，數(shù)據(jù)從每個存儲器陣列101的存儲器單元103中讀取并將數(shù)據(jù)寫在每個存儲器陣列101的存儲器單元103中。這種讀/寫操作基于從地址輸入電路111和內(nèi)部控制電路112發(fā)送給行譯碼器109和列譯碼器110的地址信號和控制信號執(zhí)行。換句話說，地址輸入電路111和內(nèi)部控制電路112基于在附圖17中的通過CEB、WEB和ADD[h:0]所指示的外部信號將地址信號和控制信號發(fā)送給行譯碼器109和列譯碼器110。列選通器105的開通/關(guān)斷受從列譯碼器110輸出的選擇信號G[a-1:0]控制。在操作時，作為選通信號的選擇信號G
至G[a-1]分別逐個輸入到第1存儲器陣列至第a存儲器陣列?！癮”數(shù)量的選通信號中的一個信號上升以使可以僅選擇數(shù)量“a”的選通信號中的一個。
連接了“b”數(shù)量的存儲器單元103的一個分字線DWL在每個存儲器陣列101中形成了一個字。因此，具有這種配置的RAM具有a×c(字)×b(位)的容量。
在附圖17中，ADD[h:0]作為地址輸入電路111的輸入端(“h”等于或大于“2”)示出。然而，三種類型的地址X[i:0]、Y[j:0]和Z[k:0]也可以用作地址輸入端。在這種情況下，地址X通過行譯碼器109譯碼，以及地址Y和Z通過列譯碼器110譯碼。
在所有的“i”、“j”和“k”都是“1”時，“c”是“4”和“a”是“16”。附圖18A所示為具有“a×c”個字的存儲區(qū)的RAM的地址排列的一個實例。這個RAM具有每個形成一個字的相應(yīng)的塊。如附圖18B所示，對應(yīng)于一個字的一個塊115被配置成包括一個字線選擇器102和具有“b”數(shù)量的連接到這個分字線DWL的存儲器單元的分字線DWL。
從地址輸入端X[i:0]、Y[j:0]和Z[k:0]輸入的地址由(z，y，x)表示。在同時使用對應(yīng)于通過將“1”添加到一個、二個和所有的“x”、“y”和“z”中形成的并包括基地址(z，y，x)的八個地址的數(shù)據(jù)的情況下(參考附圖16)，同時要求對應(yīng)于由附圖18A的“0”至“⑦”所示的八個塊的數(shù)據(jù)。在本實例中，(z，y，x)＝(00，00，01)指示Z[1]＝Z
＝0，Y[1]＝Y(jié)
＝0和X[1]＝X
＝1。
然而，在具有附圖17所示的配置的RAM的情況下，八個指定的地址對應(yīng)于彼此相鄰的塊，如附圖18A所示。此外，在這種情況下，每對位線BL和BLB由塊共享。因此，對應(yīng)于八個地址的數(shù)據(jù)不能在一個周期中同時讀取。作為一個實例，為了同時使用對應(yīng)于八個地址的數(shù)據(jù)，使用八個RAM，例如，在寫時，將相同的數(shù)據(jù)寫在八個RAM中的每個的相同地址中，在讀時，從相應(yīng)的RAM的相應(yīng)的不同地址中輸出數(shù)據(jù)。然而，在這種情況下，整個芯片區(qū)變得較大。
作為另一實例，為了使用與八個地址對應(yīng)的數(shù)據(jù)，每個具有如在附圖18A中所示的RAM的容量的八分之一(即具有a×c＝4×2的容量)的八個其它RAM被使用。在附圖19A中，由X地址、Y地址和Z地址指定的附圖1 8A的塊115分別分配給八個RAM，每個RAM具有a×c＝4×2的容量。即，通過這個地址分配，同時訪問的八個地址的塊115分別分配給八個RAM。在本實例中，在附圖19A中所示的“0”至“⑦”對應(yīng)于在附圖18A中所示的“0”至“⑦”。為了同時訪問八個RAM的八個地址比如在附圖19A中所示的“0”至“⑦”，在八個RAM外部的外圍電路可以對地址譯碼，如附圖19B所示。
應(yīng)用這種配置，可以同時使用對應(yīng)于八個地址的數(shù)據(jù)而不改變總的RAM的容量。然而，在這種情況下，RAM被劃分為八個塊組，以使每個塊組需要特定的控制電路。結(jié)果，使用多個控制電路。此外，要求在八個塊組和外部地址譯碼器之間的連接的布線面積，因此整個面積變大。
此外，為了同時訪問八個地址，僅對于輸入使用要求“8×b”個發(fā)送和接收數(shù)據(jù)的導(dǎo)線，在考慮輸出使用時發(fā)送和接收數(shù)據(jù)的導(dǎo)線的這個數(shù)量增加兩倍。因此，整個面積變大。
為了同時訪問八個地址，日本專利申請公開No.6-349268公開了一種能夠執(zhí)行寫操作以同時將數(shù)據(jù)寫在屬于一行地址的并處于任意范圍中的多個連續(xù)存儲器單元的半導(dǎo)體存儲裝置。此外，日本專利申請公開No.5-113928公開了一種圖像存儲設(shè)備，該圖像存儲設(shè)備能夠轉(zhuǎn)換地址，并且對應(yīng)于相同的像素的多種顯示元件的數(shù)據(jù)的情況下或者在對應(yīng)于多個像素的相同種類的顯示元件的數(shù)據(jù)的情況下，能夠同時訪問多個存儲器單元。
在這兩種現(xiàn)有技術(shù)中，可以同時訪問多個地址。然而，對多個地址的同時訪問限于一行地址。這些現(xiàn)有技術(shù)的目的不同于本發(fā)明的目的，本發(fā)明的目的是同時訪問基于基地址(z，y，x)選擇的多個地址。
本發(fā)明的概述本發(fā)明的一個目的是提供一種能夠同時訪問多個地址而不增加電路面積和布線面積的半導(dǎo)體存儲裝置。
根據(jù)本發(fā)明的一方面，提供一種半導(dǎo)體存儲裝置，其中通過字線級和分字線級選擇一行存儲器單元，包括
每個包括以矩陣排列的多個存儲器單元的存儲器陣列；用于相應(yīng)行的存儲器單元的字線；每個都連接到在對應(yīng)于一個字的一行中排列的存儲器單元的分字線；分別選擇分字線的分字線選擇器，該分字線通過分字線選擇器分別連接到相應(yīng)的字線；從存儲器單元中讀取數(shù)據(jù)并將該數(shù)據(jù)寫到分別連接到位線對的存儲器單元的位線對；分別連接到位線對的列選通器；通過列選通器分別連接到位線對以傳輸數(shù)據(jù)的數(shù)據(jù)線對分別連接到數(shù)據(jù)線對用于數(shù)據(jù)寫的寫緩沖器；分別連接到數(shù)據(jù)線對用于讀數(shù)據(jù)的讀出運算放大器；和通過寫緩沖器和讀出運算放大器分別連接到數(shù)據(jù)線對的數(shù)據(jù)輸入/輸出電路，其中輸入地址數(shù)據(jù)通過地址數(shù)據(jù)X[i:0]、Y[j:0]和Z[k:0]指定，用于選擇分字線選擇器的選擇信號的兩個根(root)信號交替地提供給在一個存儲器陣列中排列的分字線，以及啟用(enable)選擇信號的兩個根信號中的一個，以選擇在一個存儲器陣列中的一個分字線選擇器，和啟用在整個半導(dǎo)體存儲裝置中的選擇信號的八個根信號(root)，以在通過輸入地址數(shù)據(jù)X[i:0]、Y[j:0]和Z[k:0]指定地址(z，y，x)時，同時訪問(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八個地址。
用于選擇分字線選擇器的選擇信號的四根信號可以提供給在一個存儲器陣列中排列的分字線，以及可以啟用選擇信號的四個根信號中的一個，以選擇在一個存儲器陣列中的一個分字線選擇器。
通過這種半導(dǎo)體存儲裝置，可以同時訪問在一個RAM中的八個地址，并且與常規(guī)的配置相比，減小了電路面積和布線面積。
根據(jù)本發(fā)明的另一方面，可以啟用在整個半導(dǎo)體存儲裝置中的選擇信號的四個根信號，以使在通過輸入地址數(shù)據(jù)X[i:0]、Y[j:0]和Z[k:0]指定地址(z，y，x)時，可以同時訪問(z，y，x)、(z，y，x+1)、(z，y+1，x)和(z，y+1，x+1)的四個地址。
通過這種半導(dǎo)體存儲裝置，可以同時訪問在一個RAM中的四個地址，并且與常規(guī)的配置相比，減小了電路面積和布線面積。
根據(jù)本發(fā)明的另一方面，半導(dǎo)體存儲裝置進一步包括分別提供在寫緩沖器和數(shù)據(jù)輸入/輸出電路之間和在讀出運算放大器和數(shù)據(jù)輸入/輸出電路之間的選擇器，以使數(shù)據(jù)輸入/輸出電路總是一對一地分別對應(yīng)于(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八個地址，并且通過選擇器總是分別發(fā)送和接收與八個地址一對一地對應(yīng)的相應(yīng)的輸入數(shù)據(jù)和輸出數(shù)據(jù)。
通過這種半導(dǎo)體存儲裝置，對應(yīng)于基于地址(z，y，x)確定的相應(yīng)的八個地址的數(shù)據(jù)輸入和數(shù)據(jù)輸出指定到相應(yīng)的數(shù)據(jù)輸入/輸出電路，因此不需要提供附加的外部電路，并且外部布線面積可以被減小。
根據(jù)本發(fā)明的另一方面，在地址(z，y，x)的z、y和x中的至少一個是可允許的最大值時，對應(yīng)于具有可允許的最大值的z、y和x中的至少一個的z+1、y+1和x+1中至少一個轉(zhuǎn)換為“0”以同時訪問八個地址。
通過這種半導(dǎo)體存儲裝置，可以減小電路面積和布線面積。
根據(jù)本發(fā)明的另一方面，該半導(dǎo)體存儲裝置進一步包括用于選擇其中同時訪問八個地址的第一模式或者其中訪問單個地址的第二模式的選擇裝置。
通過這種半導(dǎo)體存儲裝置，在僅寫一個地址時，不需要準(zhǔn)備與在其它的地址中已經(jīng)寫的數(shù)據(jù)相同的數(shù)據(jù)，以防止其它的地址的數(shù)據(jù)被改變。


附圖1所示為根據(jù)本發(fā)明的第一實施例的RAM配置的示意圖。
附圖2所示為a×c＝16×4的存儲器陣列的地址排列，其中地址值“00”轉(zhuǎn)換為“0”，地址值“01”轉(zhuǎn)換為“1”，地址值“10”轉(zhuǎn)換為“2”，地址值“11”轉(zhuǎn)換為“3”，以便表示由X[1:0]、Y[1:0]和Z[1:0]確定的地址(z，y，x)。
附圖3A所示為根據(jù)第一實施例的地址排列的一個實例，其中為每兩個橫向塊選擇一個地址。
附圖3B所示為另一表示的附圖3A的地址排列。
附圖4A所示為在基地址(z，y，x)是(0，0，0)時附圖3A的地址排列的訪問位置。
附圖4B所示為在基地址(z，y，x)是(1，1，0)時附圖3A的地址排列的訪問位置。
附圖4C所示為在基地址(z，y，x)是(2，2，1)時附圖3A的地址排列的訪問位置。
附圖4D所示為在基地址(z，y，x)是(1，1，1)時附圖3A的地址排列的訪問位置。
附圖5所示為列譯碼器的內(nèi)部配置。
附圖6所示為行譯碼器的內(nèi)部配置。
附圖7所示為與常規(guī)的RAM相關(guān)的地址排列。
附圖8所示為附圖1的RAM的地址排列的一個實例。
附圖9所示為另一表示的附圖8的地址排列。
附圖10所示為根據(jù)本發(fā)明的第二實施例的RAM的一部分。
附圖11所示為第三實施例的選擇信號線的RAM的一部分。
附圖12所示為第三實施例的行譯碼器的配置的實例。
附圖13所示為第三實施例的列譯碼器的配置的實例。
附圖14A所示為根據(jù)本發(fā)明的第六實施例的地址排列的實例。
附圖14B所示為另一表示的附圖14A的地址排列。
附圖15所示為在相關(guān)技術(shù)中包括多個存儲器陣列的色彩轉(zhuǎn)換數(shù)據(jù)存儲器區(qū)。
附圖16所示為其中基于基地址選擇的數(shù)據(jù)訪問的多個地址的地址選擇。
附圖17所示為在相關(guān)技術(shù)中的RAM。
附圖18A所示為在相關(guān)技術(shù)中具有(a×c)個字的存儲區(qū)的存儲器陣列的地址排列的實例。
附圖18B所示為附圖1gA的存儲器陣列中的對應(yīng)于“b”個位的一個塊。
附圖19A所示為在相關(guān)技術(shù)中在包括每個具有(a×c＝4×2)的面積的八個區(qū)域的RAM中的地址排列的實例。
附圖19B所示為在附圖19A中所示的RAM的電路配置的示意圖。
優(yōu)選實施例的詳細(xì)描述參考附圖描述本發(fā)明的實施例。
附圖1所示為根據(jù)本發(fā)明的第一實施例的RAM 10的方塊示意圖。RAM10包括具有相同的單元配置的多個存儲器陣列1(對應(yīng)于第1塊至第a塊)。在每個存儲器陣列1中，“c”數(shù)目(number)的字線WL通過分字線選擇器2分別連接到分字線DWL。形成一個字的“b”數(shù)量的存儲器單元3(MC)連接到每個分字線DWL。在每個列地址上，存儲器單元3連接到一對位線BL和BLB以定位在位線BL和BLB之間。位線BL和BLB的一端連接到預(yù)充電電路4。
相應(yīng)的位線對BL和BLB通過相應(yīng)的列選通器5連接到相應(yīng)的數(shù)據(jù)線對DL和DLB。具有這些數(shù)據(jù)線對的第1至第8數(shù)據(jù)線組8如附圖1所示地排列。每對數(shù)據(jù)線DL和DLB通過讀出運算放大器9和寫緩沖器11連接到數(shù)據(jù)輸入/輸出電路12。
在RAM 10中，根據(jù)外部信號，每個存儲器陣列1的存儲器單元3的地址信號和控制信號從地址輸入電路14和內(nèi)部控制電路13發(fā)送給行譯碼器7和列譯碼器6。以這種方式，基于地址信號和控制信號控制各種操作比如從在存儲器陣列1中的存儲器單元3中讀數(shù)據(jù)和將數(shù)據(jù)寫到在存儲器陣列1中的存儲器單元3中。
在本實例中，三種類型的地址數(shù)據(jù)即地址X[1:0]、Y[1:0]和Z[1:0](也稱為X、Y和Z)輸入到地址輸入電路14的輸入端中，行譯碼器7對地址數(shù)據(jù)X和地址數(shù)據(jù)Y進行譯碼，列譯碼器6對地址數(shù)據(jù)X和地址數(shù)據(jù)Z進行譯碼。
如在附圖18中的地址排列一樣，附圖2顯示了在X[1:0]、Y[1:0]和Z[1:0]的情況下的地址排列。在附圖2的這種地址排列中，地址值“00”轉(zhuǎn)換為“0”，地址值“01”轉(zhuǎn)換為“1”，地址值“10”轉(zhuǎn)換為“2”，地址值“11”轉(zhuǎn)換為“3”。在附圖2中，在圖中在左邊上升的斜線的塊對應(yīng)于與在附圖16中相同的方式基于基地址(z，y，x)＝(1，1，1)選擇的八個地址。為了同時從這八個地址中讀數(shù)據(jù)，需要訪問在圖中加斜線的塊的八個地址。
為了實現(xiàn)本發(fā)明的目的，屬于其中同時進行了讀操作的八個所選擇的地址的存儲器單元3不應(yīng)該共享位線對BL和BLB。為此，附圖2的地址排列被改變到例如附圖3A的地址排列。存在分配(distributing)地址的幾種模式，但在附圖3A所示的地址排列中，從相對于附圖3A的橫向的每兩個塊中選擇一個地址。如附圖2的實例那樣，在附圖3A中畫在左邊斜線上升的塊對應(yīng)于基于在附圖16中所示的立方體選擇的八個地址。在附圖3B中，與附圖3A的地址排列相同的地址排列以另一方式示出。
在附圖4A至4D中，在這些附圖的基地址彼此不同的情況下示出了八個所選擇的地址的分布的實例。附圖4A、4B、4C和4D分別對應(yīng)于基地址(z，y，x)＝(0，0，0)、(1，1，0)、(2，2，1)和(1，1，1)。在附圖4A至4D的每個附圖中，0至⑦對應(yīng)于附圖16和18A中所示的0至⑦。從附圖4A至4D可以理解，所訪問的地址的位置大致分為兩種類型。
在附圖4A和4B中，在行譯碼器的左右側(cè)的每側(cè)上，所訪問的地址排列在相同的行上，因此一個字線WL在行譯碼器的左右側(cè)的每側(cè)上需要上升。在另一方面，在附圖4C和4D中，在行譯碼器的左右側(cè)的每側(cè)上，所訪問的地址排列在不同的行上。具體地說，在附圖4C中，在行譯碼器的左右側(cè)的每側(cè)上，地址排列在兩個上部的行中。在附圖4D中，在行譯碼器的左側(cè)上，地址排列在兩個上部的行中，而在附圖4D的行譯碼器的右側(cè)上，地址排列在兩個下部的行中。在附圖4C和4D的情況下，在行譯碼器的左右側(cè)的每側(cè)上兩個字線WL需要上升(rise)。
在附圖17所示的常規(guī)的RAM的情況下，在位于行譯碼器的相同側(cè)上的兩個字線WL同時上升時，分字線102的選擇信號G[a-1:0]啟用，使兩個分字線DWL在一個存儲器陣列101中同時上升。因此，存在的問題是該數(shù)據(jù)通過位線對BL和BLB彼此沖突。為了解決這種問題，根據(jù)本發(fā)明的第一實施例，如附圖1所示，使用關(guān)于分字線選擇器2的選擇信號GA[a-1:0]和GB[a-1:0]的兩種類型的根信號GA和GB，并逐行地交替地連接到在縱向方向上排列的分字線選擇器2。通過這種配置，在每個存儲器陣列1中，使關(guān)于選擇信號GA[a-1:0]和GB[a-1:0]的根信號GA和GB中的一個上升，或使關(guān)于選擇信號GA[a-1:0]和GB[a-1:0]的根信號GA和GB都不上升。以這種方式，即使在行譯碼器的一側(cè)上使兩個字線WL同時上升，仍然可以避免數(shù)據(jù)的沖突。
在如附圖1所示的RAM 10的情況下，排列8組數(shù)據(jù)線DL和DLB。將數(shù)據(jù)線DL和DLB的這種排列應(yīng)用到其中從在橫向方向上排列的塊中選擇一個地址的地址排列，如附圖3A所示。在這種實例中，位于在相應(yīng)的“b”數(shù)量的列上的存儲器單元3連接到每個分字線DWL，并且如果a＝16，則對應(yīng)于兩個塊的存儲器單元3連接到數(shù)據(jù)線DL和DLB的每個組中。此外，對應(yīng)于“b”個位的讀出運算放大器9和寫緩沖器11也連接到數(shù)據(jù)線DL和DLB的每組上。
在啟用關(guān)于從列譯碼器6中輸出的選擇信號GA[a-1:0]和選擇信號GB[a-1:0]的GA或GB時，列選通器5釋放在位線對BL和BLB和數(shù)據(jù)線DL和DLB之間的選通器。在選擇信號GA[a-1:0]和選擇信號GB[a-1:0]兩者都不啟用時，預(yù)充電電路4對位線對BL和BLB進行預(yù)充電。在一個存儲器陣列1中，列譯碼器6根據(jù)地址值(z，y，x)使關(guān)于選擇信號根(root)GA[a-1:0]的類型GA和關(guān)于選擇信號根GB[a-1:0]的類型GB啟用。在GA[a-1:0]和GB[a-1:0]中的啟用的選擇信號根(即選擇信號)輸入到包括從第1至第a塊中選擇的八個訪問地址的塊中。行譯碼器7根據(jù)地址值(z，y，x)使在行譯碼器7的每側(cè)上的一個字線WL或者在行譯碼器7的每側(cè)上的兩個字線WL上升。
在第一實施例中，行譯碼器7定位在RAM 10的中心部分上。即，行譯碼器7的每側(cè)具有相同數(shù)量的存儲器陣列1。在本實例中，如果所有的存儲器陣列1都排列在行譯碼器7的一側(cè)上，則最多需要四個字線WL上升，僅僅關(guān)于選擇信號根GA[a-1:0]和選擇信號根GB[a-1:0]的選擇信號類型的根信號GA和GB不能避免在位線上的數(shù)據(jù)沖突。為了避免這種數(shù)據(jù)沖突，行譯碼器7定位在RAM 10的中心部分上，如附圖1所示。如果列譯碼器6連接到附圖1的所有的存儲器陣列1中的每個存儲器陣列，則行譯碼器7需要定位在RAM 10的中心部分上。
附圖3A的地址排列的列譯碼器6的電路配置的實例在附圖5中示出，附圖3A的地址排列的行譯碼器7的電路配置的實例在附圖6中示出。在本實例中，假設(shè)“a”是“16”，并且“c”是“4”。在這些電路配置中，通過列譯碼器6對地址輸入X[1:0]和Y[1:0]譯碼，而通過行譯碼器7對地址輸入Z[1:0]譯碼。
在附圖3A和3B和4A至4D中，基地址(z，y，x)的z、y和x的值等于或小于“2”。在附圖7至9的實例中，基地址(z，y，x)的z、y和x中的一個是“3”。從(0，0，0)至(4，4，4)的地址排列的實例在附圖7中示出(附圖7所示為與附圖17的常規(guī)的RAM 100相關(guān)的地址排列)。在這種情況下，要求三個輸入地址數(shù)據(jù)X[2:0]、三個輸入地址數(shù)據(jù)Y[2:0]和三個輸入地址數(shù)據(jù)Z[2:0]，并且執(zhí)行地址值轉(zhuǎn)換以使“000”轉(zhuǎn)換為“0”，“001”轉(zhuǎn)換為“1”，“010”轉(zhuǎn)換為“2”，“011”轉(zhuǎn)換為“3”，和“100”轉(zhuǎn)換為“4”，以便通過(z，y，x)表示地址。在附圖7中，在其上畫了在左側(cè)斜線上升的塊對應(yīng)于以如附圖16所示的方式基于基地址(z，y，x)＝(3，3，3)選擇的八個地址。
與附圖18A的情況類似，在附圖7的情況下，每組四個所選擇的地址對應(yīng)于彼此相鄰的塊。在相同列上的每兩個塊共享位線對BL和BLB，以使對應(yīng)于八個地址的數(shù)據(jù)不能在一個周期中被讀取。
附圖8(與本發(fā)明的第一實施例相關(guān))所示為附圖7的地址排列的變型實例。在附圖8中，在其上畫了在左側(cè)斜線上升的塊對應(yīng)于以與附圖16相同的方式基于基地址(z，y，x)＝(3，3，3)選擇的八個地址。在附圖8的實例中，附圖1的“a”是“24”，附圖1的“c”是“9”。此外，如附圖8所示，包括在一個存儲器陣列1中排列的分字線的三個塊連接到每個數(shù)據(jù)線組8。為了形成能夠同時訪問多個地址的地址排列，這種地址排列需要包括在對應(yīng)于不需要的地址值“5”的塊(由在右側(cè)斜線上升所指示)。地址值“5”是從X、Y或Z的地址“101”中轉(zhuǎn)換的值。在實際使用中，不訪問具有地址值“5”的地址，因此從設(shè)計上可以省去地址值z是5的列。
附圖8的地址排列以另一方式在附圖9中示出。如上文所述，附圖7的地址排列需要三個輸入地址數(shù)據(jù)X[2:0]、三個輸入地址數(shù)據(jù)Y[2:0]和三個輸入地址數(shù)據(jù)Z[2:0]。在另一方面，在附圖8和9的地址排列中，基地址(z，y，x)(即對應(yīng)于附圖16的“0”的地址)具有從(0，0，0)至(3，3，3)的范圍的地址值，因此可以訪問對應(yīng)于從(0，0，0)至(4，4，4)的范圍的所要求的地址值的地址。因此，在附圖8和9的實例中，兩個輸入地址數(shù)據(jù)X[1:0]、兩個輸入地址數(shù)據(jù)Y[1:0]和兩個輸入地址數(shù)據(jù)Z[1:0]就足夠。
在附圖8中所示的地址排列的面積大于在附圖7中所示的地址排列的面積。然而，在使用每具有全部容量的一部分的八個RAM(存儲器陣列)的情況下，附圖7的地址排列不能劃分為每個具有如上文參考附圖19A和19B所描述的相同的容量的八個部分，并且具有附圖7的這個全部容量的八分之一的RAM(存儲器陣列)不可用。為此，需要使用每個具有比全部容量的八分之一更大的容量的RAM(存儲器陣列)。此外，在考慮布線面積時，在附圖8中所示的地址排列所要求的整個面積變成小于在附圖7中所示的地址排列所要求的整個面積。因此，在整個面積方面附圖8的地址排列更加有利。
根據(jù)具有上述配置的第一實施例的RAM，可以同時訪問八個地址，即可以同時從八個地址讀數(shù)據(jù)或?qū)?shù)據(jù)寫到其中。在實際配置這個RAM時，不增加電路面積和布線面積。
下文描述本發(fā)明的其它的實施例，在下文中，與第一實施例相同的參考標(biāo)號表示與第一實施例相同的部件。
接著，描述本發(fā)明的第二實施例?；诟綀D16的立方體確定的八個地址所指定給的塊根據(jù)基地址值(z，y，x)變化。所指定的塊的這種變化可以從在通過附圖4A至4D的所選擇的塊與附圖4A至4D的“0”至“⑦”所指示的塊的差別中看出。在附圖1所示的RAM 10的配置中，對應(yīng)于地址(z，y，x)的數(shù)據(jù)輸入到預(yù)定的“b”-位數(shù)據(jù)輸入/輸出電路12中或從中輸出(例如，位于在附圖1的下部和最左部分中)，在另一場合對應(yīng)于地址(z，y，x+1)的數(shù)據(jù)輸入到相同的預(yù)定的“b”-位數(shù)據(jù)輸入/輸出電路12中或從中輸出，以及在其它場合對應(yīng)于其它的地址的其它數(shù)據(jù)根據(jù)基地址(z，y，x)的值輸入到相同的預(yù)定的“b”-位數(shù)據(jù)輸入/輸出電路12中或從中輸出。然而，在這種情況下，使用這個RAM 10不方便。
根據(jù)本發(fā)明的第二實施例，在如附圖10所示的讀出運算放大器9/寫緩沖器11和RAM 10之間排列8組總線DLSET_DIO以解決這種不方便。每組總線DLSET_DIO包括“b”數(shù)量的信號線。此外，選擇器19排列在每個數(shù)據(jù)輸入/輸出電路12和總線DLSET_DIO之間。基于來自地址輸入電路12的輸入，選擇器19選擇對應(yīng)于預(yù)定的地址的數(shù)據(jù)，并允許所選擇的數(shù)據(jù)通過選擇器19。通過這種配置，對應(yīng)于地址(z，y，x)的數(shù)據(jù)總是輸入到對應(yīng)于“b”數(shù)量的數(shù)據(jù)輸入/輸出電路12的某一組中或從中輸出，而對應(yīng)于地址(z，y，x+1)的數(shù)據(jù)總是輸入到另一組“b”數(shù)量的數(shù)據(jù)輸入/輸出電路12中或從中輸出。至于“b”數(shù)量的數(shù)據(jù)輸入/輸出電路12的其它的組，對應(yīng)于預(yù)定地址的數(shù)據(jù)輸入到預(yù)定的組的“b”數(shù)量的數(shù)據(jù)輸入/輸出電路12中或從中輸出。
接著，描述本發(fā)明的第三實施例。在需要重寫其中可以同時讀和寫八個地址的數(shù)據(jù)的在附圖1所示的RAM中的單個地址的數(shù)據(jù)時，總是需要準(zhǔn)備對應(yīng)于八個地址的數(shù)據(jù)，輸入在這個單個重寫的地址中重寫的數(shù)據(jù)，以及輸入每個對應(yīng)于在其它的七個地址中已經(jīng)寫的數(shù)據(jù)的其它的七個地址的數(shù)據(jù)，以便防止在其它的七個地址中已經(jīng)寫的數(shù)據(jù)被改變。為了解決這個問題，根據(jù)本發(fā)明第三實施例，提供了一種選擇端，這種選擇端能夠啟用從同時讀或?qū)懓藗€地址的數(shù)據(jù)的第一操作模式和讀或?qū)憜蝹€地址的數(shù)據(jù)的第二模式中選擇操作模式。
附圖11所示為根據(jù)本發(fā)明的第三實施例添加到附圖1中所示的配置中的選擇端SEL的配置。為了簡明，在附圖11中僅示出了內(nèi)部控制電路13、地址輸入電路14、列譯碼器26和行譯碼器27。選擇端SEL連接到列譯碼器26和行譯碼器27。從RAM 10的外部提供的選擇信號通過選擇端SEL提供給列譯碼器26和行譯碼器27。
附圖12所示為行譯碼器27的內(nèi)部配置。在這個行譯碼器27中，訪問八個地址的第一行譯碼器37A使信號線MWL[c-1:0]中的一個或兩個信號線上升，而使信號線MWL[c-1:0]′中的一個或兩個信號線上升。同時，訪問單個地址的第二行譯碼器37B使信號線SWL[c-1:0]和信號線SWL[c-1:0]′中的一個信號線上升。信號線MWL[c-1:0]、信號線MWL[c-1:0]′、信號線SWL[c-1:0]和信號線SWL[c-1:0]′分別連接到選擇器31。在本實例中，在SEL＝0時，在信號線MWL[c-1:0]和MWL[c-1:0]′側(cè)的信號被選擇，而在SEL＝1時，在信號線SWL[c-1:0]和SWL[c-1:0]′側(cè)的信號被選擇。
附圖13所示為列譯碼器26的內(nèi)部配置。在這個列譯碼器26中，訪問八個地址的第三譯碼器46A使信號線MGA[a-1:0]中的八個信號線上升，而使信號線MGB[a-1:0]中的八個信號線上升以便訪問對應(yīng)于八個地址的塊。同時，訪問單個地址的第四譯碼器46B使信號線SG[a-1:0]中的一個信號線上升。信號線MGA[a-1:0]和MGB[a-1:0]分別連接到選擇器41。信號線SG[a-1:0]連接到信號線GA[a-1:0]和GB[a-1:0]連接到其中的選擇器41以使在SG[a-1:0]的符號[ ]里面的參考標(biāo)號對應(yīng)于GA[a-1:0]和GB[a-1:0]的相同參考編號，如附圖13所示。在訪問單個地址時，使單個字線上升，以便即使在符號[ ]里面具有相同的參考標(biāo)號的信號線GA和GB上升，這種配置仍然沒有問題。在本實例中，在SEL＝0時，在MGA和MGB側(cè)的信號被選擇，而在SEL＝1時，在SG側(cè)的信號被選擇。
如上文所述，在第三實施例中，選擇端SEL和列譯碼器26和行譯碼器27以上文所述的方式排列，以使可以選擇同時訪問八個地址的第一模式或者訪問單個地址的第二模式。因此，根據(jù)操作的需要，可以訪問單個地址而不執(zhí)行麻煩的控制。
在第三實施例中，在訪問在如附圖3A和3B中所示的地址排列中的單個地址時，兩個輸入地址數(shù)據(jù)(或兩個地址輸入端)X[1:0]、兩個輸入地址數(shù)據(jù)Y[1:0]和兩個輸入地址數(shù)據(jù)Z[1:0]就足夠。在另一方面，在同時訪問在附圖8中所示的地址排列中的八個地址的情況下，在基地址(z，y，x)是最大值(3，3，3)時，可以訪問高達(dá)通過將“1”添加到每個基地址值(3，3，3)中產(chǎn)生的地址值(4，4，4)。然而，在附圖8中所示的地址排列中，在訪問單個地址時，需要使用三個輸入地址數(shù)據(jù)X[2:0]、三個輸入地址數(shù)據(jù)Y[2:0]和三個輸入地址數(shù)據(jù)Z[2:0]。
接著，描述本發(fā)明的第四實施例。在附圖3A和3B中所示的地址排列中，不存在具有地址值“4”的地址。因此，不將具有地址值“3”的地址應(yīng)用到在附圖3A和3B中所示的地址排列中。為解決這個問題，提供一種訪問具有地址值“0”的地址而不訪問具有地址值“4”的地址的方法。通過配置在附圖5中所示的列譯碼器和在附圖6中所示的行譯碼器根據(jù)第四實施例的這種訪問方法可以應(yīng)用到在附圖3A和3B中所示的地址排列中以使用具有地址值“3”的基地址(z，y，x)。
此外，在第四實施例中，對于在附圖8中所示的地址排列，在(z，y，x)的最大可允許的基地址值是“4”時，不使用通過將“1”添加到包括地址值“4”的基地址中產(chǎn)生的地址值“5”。在這種情況下，不訪問具有地址值“5”的地址，而是訪問具有地址值“0”的地址。即，在z、y、x的基地址值“4”的情況下，將“z+1”轉(zhuǎn)換為“0”，將“y+1”轉(zhuǎn)換為“0”，以及將“z+1”轉(zhuǎn)換為“0”。通過配置在附圖5中所示的列譯碼器和在附圖6中所示的行譯碼器根據(jù)第四實施例的這種訪問方法可以應(yīng)用到在附圖8中所示的地址排列中以使用具有地址值“4”的基地址(z，y，x)。
接著，描述本發(fā)明的第五實施例。為了實現(xiàn)允許同時讀或?qū)懓藗€地址的數(shù)據(jù)的RAM，可以使用下面的另一方法。在第一實施例的RAM 10中在行譯碼器7的一側(cè)在最多四個字線WL上升的情況下，在位線BL上數(shù)據(jù)彼此沖突。為了解決這個問題，根據(jù)第五實施例，給在一個存儲器陣列1中排列的分字線選擇器定位從列譯碼器6中輸出的分字線選擇器的選擇信號的根信號，以使選擇信號的四個根信號分別獨立地提供給在一個存儲器陣列1中排列的四個分字線選擇器(這種配置在該附圖中沒有示出)。此外，在第五實施例中，RAM 10可以被配置成使在行譯碼器的每側(cè)上的一個、兩個或四個字線WL同時上升。這種配置可以對應(yīng)于附圖4A至4D的地址排列，其中行譯碼器省去了。
接著，描述本發(fā)明的第六實施例。在不要求非常高的高速操作時，可以使用允許同時訪問四個地址的RAM而不使用允許同時訪問八個地址的RAM。在允許同時訪問四個地址的RAM的情況下，發(fā)送數(shù)據(jù)的布線變?yōu)樵试S同時訪問八個地址的RAM的布線的一半，因此，減少了布線面積。如附圖19A所示，c×a＝2×8的一個RAM被配置成包括符號“0”和“④”的RAM。以相同的方式，另一RAM被配置成包括“①”和“⑤”的RAM，另一RAM被配置成包括“②”和“⑥”的RAM，以及再一RAM被配置成包括“③”和“⑦”的RAM。然而，在使用四個RAM的情況下，在RAM里面的控制電路重疊，并且需要將四個RAM連接到外部地址譯碼電路的布線面積，由此導(dǎo)致芯片面積的增加。
在另一方面，根據(jù)本發(fā)明的第六實施例，提供一種允許以與允許同時讀和寫八個地址的數(shù)據(jù)的RAM相同的方式同時讀和寫四個地址的數(shù)據(jù)的RAM。在第六實施例中的RAM的電路配置與在附圖1中所示的RAM的電路配置基本相同。然而，第六實施例的RAM與在附圖1中所示的RAM不同之處在于用于選擇分字線的同時啟用的信號線的數(shù)量是4而不是8，并且在第六實施例中僅提供四組的數(shù)據(jù)線。例如，在附圖3A和3B所示的地址排列的情況下，在基地址(z，y，x)是(1，1，1)時，包括地址(1，1，1)、(1，1，2)、(1，2，1)和(1，2，2)的四個字線都上升。在這種情況下，行譯碼器需要定位在RAM的中心部分或者行譯碼器需要提供給每個存儲器陣列。同時，在使用如附圖14A和14B中所示的地址排列的情況下，最多需要兩個字線WL同時上升。因此，在使用附圖14A和14B的地址排列的情況下，如果所有的存儲器陣列都排列的行譯碼器的一側(cè)上，則不存在問題。
此外，通過將第二實施例的地址排列應(yīng)用到第六實施例的電路配置，允許同時訪問四個地址的RAM可以被配置成使對應(yīng)于地址(z，y，x)的數(shù)據(jù)總是輸入到“b”數(shù)量的數(shù)據(jù)輸入/輸出電路的某一組中和從其中輸出，對應(yīng)于地址(z，y，x+1)的數(shù)據(jù)總是輸入到“b”數(shù)量的數(shù)據(jù)輸入/輸出電路的另一組中和從其中輸出，以及對應(yīng)于其它的地址的數(shù)據(jù)總是輸入到“b”數(shù)量的數(shù)據(jù)輸入/輸出電路的其它組中和從其中輸出。
此外，以在第三實施例中描述的第一模式和第二模式的相同的方式，可以選擇同時訪問四個地址的模式或訪問單個地址的模式。
本專利申請基于2002年3月6日申請的日本在先專利申請No.2002-060640，在此以引用參考的方式將其全部內(nèi)容結(jié)合在本申請中。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，其中通過字線級和分字線級選擇一行存儲器單元，包括每個包括以矩陣排列的多個存儲器單元的存儲器陣列；用于相應(yīng)行的存儲器單元的字線；每個都連接到在對應(yīng)于一個字的一行中排列的存儲器單元的分字線；分別選擇分字線的分字線選擇器，該分字線通過分字線選擇器分別連接到相應(yīng)的字線；從存儲器單元中讀取數(shù)據(jù)并將該數(shù)據(jù)寫到分別連接到位線對的存儲器單元的位線對；分別連接到位線對的列選通器；通過列選通器分別連接到位線對以傳輸數(shù)據(jù)的數(shù)據(jù)線對分別連接到數(shù)據(jù)線對用于數(shù)據(jù)寫的寫緩沖器；分別連接到數(shù)據(jù)線對用于讀數(shù)據(jù)的讀出運算放大器；和通過寫緩沖器和讀出運算放大器分別連接到數(shù)據(jù)線對的數(shù)據(jù)輸入/輸出電路，其中輸入地址數(shù)據(jù)通過地址數(shù)據(jù)X[i:0]、Y[j:0]和Z[k:0]指定，用于選擇分字線選擇器的選擇信號的兩個根信號交替地提供給在一個存儲器陣列中排列的分字線，以及啟用選擇信號的兩個根信號中的一個，以選擇在一個存儲器陣列中的一個分字線選擇器，和啟用在整個半導(dǎo)體存儲裝置中的選擇信號的八個根信號，以在通過輸入地址數(shù)據(jù)X[i:0]、Y[j:0]和Z[k:0]指定地址(z，y，x)時，同時訪問(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八個地址。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，進一步包括選擇器，分別提供在寫緩沖器和數(shù)據(jù)輸入/輸出電路之間和在讀出運算放大器和數(shù)據(jù)輸入/輸出電路之間，以使數(shù)據(jù)輸入/輸出電路總是一對一地分別對應(yīng)于(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八個地址，并且通過選擇器總是分別發(fā)送和接收與八個地址一對一地對應(yīng)的相應(yīng)的輸入和輸出數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，其中在地址(z，y，x)的z、y和x中的至少一個是可允許的最大值時，對應(yīng)于具有可允許的最大值的z、y和x中的至少一個的z+1、y+1和x+1中至少一個轉(zhuǎn)換為“0”以同時訪問八個地址。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲裝置，進一步包括用于選擇其中同時訪問八個地址的第一模式或者訪問單個地址的第二模式的選擇裝置。
5.一種半導(dǎo)體存儲裝置，其中通過字線級和分字線級選擇一行存儲器單元，包括每個包括以矩陣排列的多個存儲器單元的存儲器陣列；用于相應(yīng)行的存儲器單元的字線；每個都連接到在對應(yīng)于一個字的一行中排列的存儲器單元的分字線；分別選擇分字線的分字線選擇器，該分字線通過分字線選擇器分別連接到相應(yīng)的字線；從存儲器單元中讀取數(shù)據(jù)并將該數(shù)據(jù)寫到分別連接到位線對的存儲器單元的位線對；分別連接到位線對的列選通器；通過列選通器分別連接到位線對以傳輸數(shù)據(jù)的數(shù)據(jù)線對分別連接到數(shù)據(jù)線對用于數(shù)據(jù)寫的寫緩沖器；分別連接到數(shù)據(jù)線對用于讀數(shù)據(jù)的讀出運算放大器；和通過寫緩沖器和讀出運算放大器分別連接到數(shù)據(jù)線對的數(shù)據(jù)輸入/輸出電路，其中輸入地址數(shù)據(jù)通過地址數(shù)據(jù)X[i:0]、Y[j:0]和Z[k:0]指定，用于選擇分字線選擇器的選擇信號的四個根信號交替地提供給在一個存儲器陣列中排列的分字線，以及啟用選擇信號的四個根信號中的一個以選擇在一個存儲器陣列中的一個分字線選擇器，和啟用在整個半導(dǎo)體存儲裝置中的選擇信號的八個根信號，以在通過輸入地址數(shù)據(jù)X[i:0]、Y[j:0]和Z[k:0]指定地址(z，y，x)時，同時訪問(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八個地址。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲裝置，進一步包括選擇器，分別提供在寫緩沖器和數(shù)據(jù)輸入/輸出電路之間和在讀出運算放大器和數(shù)據(jù)輸入/輸出電路之間，以使數(shù)據(jù)輸入/輸出電路總是一對一地分別對應(yīng)于(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八個地址，并且通過選擇器總是分別發(fā)送和接收與八個地址一對一地對應(yīng)的相應(yīng)的輸入和輸出數(shù)據(jù)。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲裝置，其中在指定地址(z，y，x)的情況下，通過z+1、y+1和x+1中至少一個所確定的地址在半導(dǎo)體存儲裝置中不存在，z+1、y+1和x+1中至少一個轉(zhuǎn)換為“0”以同時訪問八個地址。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲裝置，進一步包括用于選擇其中同時訪問八個地址的第一模式或者訪問單個地址的第二模式的選擇裝置。
9.一種半導(dǎo)體存儲裝置，其中通過字線級和分字線級選擇一行存儲器單元，包括每個包括以矩陣排列的多個存儲器單元的存儲器陣列；用于相應(yīng)行的存儲器單元的字線；每個都連接到在對應(yīng)于一個字的一行中排列的存儲器單元的分字線；分別選擇分字線的分字線選擇器，該分字線通過分字線選擇器分別連接到相應(yīng)的字線；從存儲器單元中讀取數(shù)據(jù)并將該數(shù)據(jù)寫到分別連接到位線對的存儲器單元的位線對；分別連接到位線對的列選通器；通過列選通器分別連接到位線對以傳輸數(shù)據(jù)的數(shù)據(jù)線對分別連接到數(shù)據(jù)線對用于數(shù)據(jù)寫的寫緩沖器；分別連接到數(shù)據(jù)線對用于讀數(shù)據(jù)的讀出運算放大器；和通過寫緩沖器和讀出運算放大器分別連接到數(shù)據(jù)線對的數(shù)據(jù)輸入/輸出電路，其中輸入地址數(shù)據(jù)通過地址數(shù)據(jù)X[i:0]、Y[j:0]和Z[k:0]指定，用于選擇分字線選擇器的選擇信號的兩個根信號交替地提供給在一個存儲器陣列中排列的分字線，以及啟用選擇信號的兩個根信號中的一個以選擇在一個存儲器陣列中的一個分字線選擇器，和啟用在整個半導(dǎo)體存儲裝置中的選擇信號的四個根信號，以在通過輸入地址數(shù)據(jù)X[i:0]、Y[j:0]和Z[k:0]指定地址(z，y，x)時，同時訪問(z，y，x)、(z，y，x+1)、(z，y+1，x)和(z，y+1，x+1)的四個地址。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲裝置，進一步包括選擇器，分別提供在寫緩沖器和數(shù)據(jù)輸入/輸出電路之間和在讀出運算放大器和數(shù)據(jù)輸入/輸出電路之間，以使數(shù)據(jù)輸入/輸出電路總是一對一地分別對應(yīng)于(z，y，x)、(z，y，x+1)、(z，y+1，x)和(z，y+1，x+1)的四個地址，并且通過選擇器總是分別發(fā)送和接收與四個地址一對一地對應(yīng)的相應(yīng)的輸入和輸出數(shù)據(jù)。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲裝置，其中在指定地址(z，y，x)的情況下，通過z+1、y+1和x+1中至少一個所確定的地址在半導(dǎo)體存儲裝置中不存在，z+1、y+1和x+1中至少一個轉(zhuǎn)換為“0”以同時訪問四個地址。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲裝置，進一步包括用于選擇其中同時訪問四個地址的第一模式或者訪問單個地址的第二模式的選擇裝置。
全文摘要
一種半導(dǎo)體存儲裝置，能夠同時訪問多個地址而不增加電路面積和布線面積。通過兩級字線和分字線選擇一行存儲器單元。通過X[i:0]、Y[j:0]和Z[k:0]指定地址。給在一個存儲器陣列中排列的分字線選擇器交替地提供選擇信號的兩個根信號。啟用選擇信號的兩個根信號中的一個以選擇分字線選擇器。啟用在整個半導(dǎo)體存儲裝置中的選擇信號的8個根信號以同時訪問八個地址。
文檔編號G11C8/12GK1647211SQ03809039
公開日2005年7月27日 申請日期2003年3月5日 優(yōu)先權(quán)日2002年3月6日
發(fā)明者平井敬康 申請人:株式會社理光