專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，特別涉及混合載置存儲器和進(jìn)行數(shù)據(jù)處理的邏輯部的半導(dǎo)體集成電路的技術(shù)。
作為系統(tǒng)LSI的優(yōu)點(diǎn)，有以下2點(diǎn)。首先是，消除了因DRAM的管腳數(shù)引起的限制，可以擴(kuò)展數(shù)據(jù)輸入輸出的數(shù)據(jù)寬度，可以飛速提高DRAM與邏輯部之間的數(shù)據(jù)傳送速度。其二是，DRAM與邏輯部之間的連線可以采用短距離的金屬布線，可以顯著減少輸入輸出布線中的寄生電容，降低半導(dǎo)體集成電路的功耗。
另外，在DRAM中，預(yù)先配備冗余的存儲器單元。這樣，在擴(kuò)散工藝中產(chǎn)生的不合格合格存儲器單元，在存儲器的冗余救助工藝中，可以置換成預(yù)備的冗余存儲器單元。這樣，可以確保有關(guān)DRAM制造的成品率。
系統(tǒng)LSI，多種情況是面向特定用途而制造。在這樣的面向特定用途的半導(dǎo)體集成電路的制造中，需要單獨(dú)的曝光用掩模。另外，面向特定用途的半導(dǎo)體集成電路，需要分別經(jīng)過各自獨(dú)立的制造工藝進(jìn)行制造。但是，近年來，在半導(dǎo)體集成電路的制造過程中，隨著微細(xì)化的推進(jìn)，曝光用掩模的制作變得要花費(fèi)昂貴的成本。為此，針對系統(tǒng)LSI制作單獨(dú)的曝光用掩模，增加了制造成本。
另外，在現(xiàn)有技術(shù)的系統(tǒng)LSI中，DRAM即使預(yù)備了置換用的冗余存儲器單元，但邏輯部沒有搭載冗余的邏輯部。為此，在擴(kuò)散工藝中產(chǎn)生的不合格合格邏輯部無法得到救助，使具有該不合格合格邏輯部的半導(dǎo)體集成電路結(jié)果成了不合格品。這樣降低了成品率，從而也會增加半導(dǎo)體集成電路的制造成本。
為了解決上述課題，構(gòu)成本發(fā)明的裝置，作為半導(dǎo)體集成電路，包括存儲器、可以與上述存儲器連接的、分別進(jìn)行數(shù)據(jù)處理的多個邏輯部、使上述多個邏輯部中的至少任一個與上述存儲器連接、而其它邏輯部與上述存儲器隔離的隔離部。
依據(jù)有關(guān)本發(fā)明的半導(dǎo)體集成電路，通過隔離部，使可以與存儲器連接的多個邏輯部中的至少任一個與存儲器連接、而其它邏輯部與存儲器隔離。這樣，在采用包含多個邏輯部的一曝光用掩模結(jié)束擴(kuò)散工藝后，只使所需要的邏輯部與存儲器連接，可以獲得作為最終產(chǎn)品的半導(dǎo)體集成電路(系統(tǒng)LSI)。另外，通過將不需要的邏輯部與存儲器隔離，可以將在該邏輯部的端子和布線上寄生的寄生電容與存儲器隔離。這樣，可以減少半導(dǎo)體集成電路中驅(qū)動中的電容量，降低功耗，可以實(shí)現(xiàn)動作的高速化。今后，在系統(tǒng)LSI中存儲器所占的面積比例會越來越增大。相反，邏輯部所占的比例越來越減小。為此，由于采用搭載多個邏輯部，使其中任一個與存儲器連接，而其它與存儲器隔離的構(gòu)成，即使搭載預(yù)備的邏輯部，對整體的面積不成為問題。
優(yōu)選在上述半導(dǎo)體集成電路中，上述多個邏輯部具有相互不同的功能，上述隔離部，將上述多個邏輯部中在該半導(dǎo)體集成電路中具有所需要的功能的邏輯部與上述存儲器連接。
這樣，將具有相互不同的功能的多個邏輯部中具有所需要功能的邏輯部與存儲器連接。因此，在采用一個曝光用掩模制造半導(dǎo)體集成電路后，根據(jù)目的可以切換系統(tǒng)LSI，提高半導(dǎo)體集成電路的生產(chǎn)效率。
另外，優(yōu)選在上述半導(dǎo)體集成電路中，上述多個邏輯部具有相同的功能，上述隔離部，將上述多個邏輯部中健全的邏輯部與上述存儲器連接。
這樣，將具有相同功能的多個邏輯部中健全的、即正常動作的邏輯部與存儲器連接。因此，可以采用其它健全的邏輯部置換在擴(kuò)散工藝中出現(xiàn)的不合格邏輯部的所謂邏輯部救助，提高半導(dǎo)體集成電路的成品率。
在上述半導(dǎo)體集成電路中，優(yōu)選上述隔離部具有設(shè)置在上述存儲器和上述多個邏輯部的每一個之間的多個熔絲電路，有關(guān)上述其它邏輯部的上述熔絲電路中的熔絲被切斷。更優(yōu)選上述熔絲電路中的熔絲的切斷在該半導(dǎo)體集成電路的制造工藝中的存儲器冗余救助工藝中進(jìn)行。
或者，在上述半導(dǎo)體集成電路中，優(yōu)選上述隔離部具有設(shè)置在上述存儲器和上述多個邏輯部的每一個之間的多個反熔絲電路，使有關(guān)任一個邏輯部的上述反熔絲電路的反熔絲處于導(dǎo)通狀態(tài)，另一方面使有關(guān)上述其它邏輯部的上述反熔絲電路的反熔絲處于非導(dǎo)通狀態(tài)。
這樣，不需要的邏輯部與存儲器在物理上被隔離。因此，在不需要的邏輯部的端子和布線等上寄生的寄生電容可以從物理上與存儲器隔離，可減少半導(dǎo)體集成電路中驅(qū)動中的電容量，降低功耗，可以實(shí)現(xiàn)動作的高速化。
另一方面，在上述半導(dǎo)體集成電路中，優(yōu)選上述隔離部具有設(shè)置在上述存儲器和上述多個邏輯部之間的開關(guān)裝置，上述開關(guān)裝置，針對上述各邏輯部，根據(jù)所給予的控制信號，在連接該邏輯部和上述存儲器的連接狀態(tài)、和隔離該邏輯部和上述存儲器的隔離狀態(tài)之間切換控制。
這樣，根據(jù)向開關(guān)裝置輸出的控制信號，對各邏輯部切換控制與存儲器的連接狀態(tài)以及隔離狀態(tài)。因此，通過向開關(guān)裝置輸出的控制信號，可以控制邏輯部與存儲器之間的連接/隔離。
更優(yōu)選上述開關(guān)裝置具有設(shè)置在上述存儲器和上述多個邏輯部的每一個之間的、根據(jù)上述控制信號分別進(jìn)行開閉動作的多個晶體管開關(guān)，上述各晶體管開關(guān)，通過閉合實(shí)現(xiàn)上述連接狀態(tài)，通過斷開實(shí)現(xiàn)上述隔離狀態(tài)。
另外，更優(yōu)選上述半導(dǎo)體集成電路包括將上述控制信號固定在上述連接狀態(tài)以及隔離狀態(tài)的任一方的控制信號固定裝置。
另外，更優(yōu)選上述多個邏輯部中的至少一個，具有判定該邏輯部是否正在對上述存儲器進(jìn)行訪問、并根據(jù)該判斷結(jié)果輸出使該邏輯部處于上述連接狀態(tài)以及隔離狀態(tài)的任一方的上述控制信號的控制電路。進(jìn)一步優(yōu)選上述控制電路，當(dāng)自身所屬的邏輯部在該半導(dǎo)體集成電路中為不需要時，輸出使該邏輯部處于上述隔離狀態(tài)的上述控制信號。
這樣，從控制電路可輸出根據(jù)邏輯部是否正在對存儲器進(jìn)行訪問的判斷的控制信號。因此，邏輯部就可以自發(fā)地控制自身與存儲器之間的連接/隔離。并且，可以將自身從存儲器上隔離開來地進(jìn)行控制。
另外，優(yōu)選上述多個邏輯部中的至少一個，具有當(dāng)判定該邏輯部以外的邏輯部為非動作狀態(tài)時，輸出使這個邏輯部處于上述隔離狀態(tài)的上述控制信號的控制電路。
這樣，通過邏輯部的控制電路，當(dāng)判斷其它邏輯部處于非動作狀態(tài)時，輸出指示該非動作狀態(tài)的邏輯部與存儲器隔離的控制信號。因此，可以將不動作的故障邏輯部等，通過自身以外的邏輯部所輸出的控制信號，與存儲器隔離。
另外，優(yōu)選上述存儲器具有向上述多個邏輯部中的至少一個輸出請求信號的請求信號產(chǎn)生電路，上述至少一個邏輯部具有在接收到該請求信號時、判斷該邏輯部的動作狀態(tài)、根據(jù)該判斷結(jié)果輸出使該邏輯部處于上述連接狀態(tài)以及隔離狀態(tài)的任一個的上述控制信號的控制電路。
這樣，如果從存儲器的請求信號產(chǎn)生電路輸出請求信號，通過控制電路，判斷該控制電路所屬的邏輯部的動作狀態(tài)，輸出根據(jù)該判斷結(jié)果的控制信號。因此，通過存儲器輸出的請求，使正常動作的邏輯部與存儲器連接，而使沒有正常動作的邏輯部與存儲器隔離。
另外，優(yōu)選上述半導(dǎo)體集成電路包括判定上述各邏輯部的健全性、向該邏輯部輸出根據(jù)該判定結(jié)果的判定信號的測試電路，上述多個邏輯部中的至少一個具有輸入上述判定信號、當(dāng)該判定信號所表示的是該邏輯部為不健全時、則輸出使該邏輯部處于上述隔離狀態(tài)的上述控制信號的控制電路。
或者，優(yōu)選上述半導(dǎo)體集成電路包括判定上述各邏輯部的健全性、輸出使判定為不健全的邏輯部處于上述隔離狀態(tài)的上述控制信號的測試電路。
這樣，通過測試電路各邏輯部的健全性得到判斷，對于被判定為不健全的邏輯部，則會輸出指示與存儲器隔離的控制信號。因此，例如，每當(dāng)在半導(dǎo)體集成電路接入電源時等而使測試電路動作時，對各邏輯部進(jìn)行測試，可以根據(jù)該測試結(jié)果，將判定為不健全、例如產(chǎn)生誤動作的邏輯部與存儲器隔離。
另一方面，優(yōu)選上述半導(dǎo)體集成電路包括將處于上述隔離狀態(tài)的邏輯部與向該邏輯部供給的電源隔離的電源隔離裝置。
或者，優(yōu)選上述的半導(dǎo)體集成電路包括使向處于上述隔離狀態(tài)的邏輯部供給的電源與該邏輯部的基板電壓之間的差縮小地改變該基板電壓的基板電壓變更裝置。
這樣，通過電源隔離裝置，使與存儲器隔離的邏輯部與電源隔離?；蛘咄ㄟ^基板電壓變更裝置，縮小與存儲器隔離的邏輯部的電源電壓和基板電壓之間的差，來變更基板電壓。因此，可以抑制構(gòu)成與存儲器隔離的邏輯部的MOS晶體管的截止漏電流，可以進(jìn)一步降低功耗。
另一方面，優(yōu)選在上述半導(dǎo)體集成電路中，上述隔離部，使上述多個邏輯部中在該半導(dǎo)體集成電路中使用的使用邏輯部，依次切換地，與上述存儲器連接，而使上述使用邏輯部之外的不使用邏輯部與上述存儲器隔離。
這樣，在切換使用邏輯部的動作中的半導(dǎo)體集成電路中，通過利用隔離部將不使用的邏輯部與存儲器隔離，在不使用邏輯部的布線和端子上寄生的不需要的寄生電容可以與存儲器隔離。因此，可以降低半導(dǎo)體集成電路的功耗，并且可以使電路動作高速并且穩(wěn)定。
更優(yōu)選上述各邏輯部可以共同連接在上述存儲器內(nèi)的輸出電路上，上述隔離部，設(shè)置在上述輸出電路和上述各邏輯部之間，使上述使用邏輯部與上述輸出電路連接，另一方面使上述不使用邏輯部與上述輸出電路隔離。
或者更有選上述存儲器具有與上述多個邏輯部分別對應(yīng)的多個輸出電路，上述各邏輯部，通過上述相應(yīng)的輸出電路可以共同連接在上述存儲器內(nèi)的放大電路上，上述隔離部，設(shè)置在上述放大電路和上述相應(yīng)的輸出電路之間，使上述使用邏輯部與上述放大電路連接，另一方面使上述不使用邏輯部與上述放大電路隔離。
或者更有選上述存儲器具有與上述多個邏輯部分別對應(yīng)的多個輸出電路以及多個放大電路，上述各邏輯部，通過上述相應(yīng)的輸出電路以及放大電路可以共同連接在上述存儲器內(nèi)的前置放大電路上，上述隔離部，設(shè)置在上述前置放大電路和上述相應(yīng)的放大電路之間，使上述使用邏輯部與上述前置放大電路連接，另一方面使上述不使用邏輯部與上述前置放大電路隔離。
或者更有選上述存儲器具有與上述多個邏輯部分別對應(yīng)的多個輸出電路、多個放大電路以及多個前置放大電路，上述各邏輯部，通過上述相應(yīng)的輸出電路、放大電路以及前置放大電路可以共同連接在上述存儲器內(nèi)的讀出放大電路上，上述隔離部，設(shè)置在上述讀出放大電路和上述相應(yīng)的前置放大電路之間，使上述使用邏輯部與上述讀出放大電路連接，另一方面使上述不使用邏輯部與上述讀出放大電路隔離。
這樣，通過使設(shè)置隔離部的位置更加靠近存儲器內(nèi)的存儲器單元，可以縮短在存儲器單元和隔離部之間的數(shù)據(jù)讀出時間。因此，從存儲器讀出數(shù)據(jù)時，可以高速進(jìn)行使用邏輯部的切換，有效實(shí)現(xiàn)存儲器存取動作的高速化。
另外，更優(yōu)選上述各邏輯部可以共同連接在上述存儲器內(nèi)的輸入電路上，上述隔離部，設(shè)置在上述輸入電路和上述各邏輯部之間，使上述使用邏輯部與上述輸入電路連接，另一方面使上述不使用邏輯部與上述輸入電路隔離。
或者更有選上述存儲器具有與上述多個邏輯部分別對應(yīng)的多個輸入電路，上述各邏輯部，通過上述相應(yīng)的輸入電路可以共同連接在上述存儲器內(nèi)的寫入放大電路上，上述隔離部，設(shè)置在上述寫入放大電路和上述相應(yīng)的輸入電路之間，使上述使用邏輯部與上述寫入放大電路連接，另一方面使上述不使用邏輯部與上述寫入放大電路隔離。
或者更有選上述存儲器具有與上述多個邏輯部分別對應(yīng)的多個輸入電路以及多個寫入放大電路，上述各邏輯部，通過上述相應(yīng)的輸入電路以及寫入放大電路可以共同連接在上述存儲器內(nèi)的寫入緩沖電路上，上述隔離部，設(shè)置在上述寫入緩沖電路和上述相應(yīng)的寫入放大電路之間，使上述使用邏輯部與上述寫入緩沖電路連接，另一方面使上述不使用邏輯部與上述寫入緩沖電路隔離。
或者更有選上述存儲器具有與上述多個邏輯部分別對應(yīng)的多個輸入電路、多個寫入放大電路以及多個寫入緩沖電路，上述各邏輯部，通過上述相應(yīng)的輸入電路、寫入放大電路以及寫入緩沖電路可以共同連接在上述存儲器內(nèi)的讀出放大電路上，上述隔離部，設(shè)置在上述讀出放大電路和上述相應(yīng)的寫入緩沖電路之間，使上述使用邏輯部與上述讀出放大電路連接，另一方面使上述不使用邏輯部與上述讀出放大電路隔離。
這樣，通過使設(shè)置隔離部的位置更加靠近存儲器內(nèi)的存儲器單元，可以縮短在存儲器單元和隔離部之間的數(shù)據(jù)寫入時間。因此，向存儲器寫入數(shù)據(jù)時，可以高速進(jìn)行使用邏輯部的切換，有效實(shí)現(xiàn)存儲器存取動作的高速化。
圖2表示有關(guān)本發(fā)明第2實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖3表示有關(guān)本發(fā)明第3實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖4表示有關(guān)本發(fā)明第4實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖5表示有關(guān)本發(fā)明第5實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖6表示有關(guān)本發(fā)明第6實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖7表示有關(guān)本發(fā)明第6實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖8表示有關(guān)本發(fā)明第7實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖9表示有關(guān)本發(fā)明第8實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。


圖10表示有關(guān)本發(fā)明第9實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖11表示有關(guān)本發(fā)明第10實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。
圖中11、11A-存儲器、12A、12B、12C、12D-邏輯部、13、13A-隔離部、14-電源、15-電源隔離裝置、16-基板電壓變更裝置、17-17A-BIST電路(測試電路)、111-要求信號產(chǎn)生電路、121A～121H-控制電路、131-熔絲電路、反熔絲電路、132-晶體管開關(guān)、210、211-輸出電路、220、221-放大電路、230、231-前置放大電路、250-讀出放大電路、260、261-輸入電路、270、271-寫入放大器、280、281-寫入緩沖電路、SG11～SG14-控制信號、SG41-請求信號、SG51-判定信號、VDD-電源電壓、VSS-基板電壓。
(第1實(shí)施例)圖1表示有關(guān)本發(fā)明第1實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，是在一個基板上混合載置了DRAM(DynamicRandom Access Memory)、SRAM(Static Random Access Memory)、閃爍存儲器、ROM(Read Only Memory)、鐵電體存儲器等存儲器11、微處理器和ASIC(Application Specific IC)等進(jìn)行數(shù)據(jù)處理的邏輯部12A、12B、和隔離部13的電路。
圖中雖然未畫出，存儲器11以及邏輯部12A、12B分別包括地址端子、數(shù)據(jù)輸入端子、數(shù)據(jù)輸出端子、數(shù)據(jù)輸入輸出端子、時鐘端子等。邏輯部12A、12B的這些端子通過布線W1、W2分別與隔離部13連接。這樣，邏輯部12A、12B，通過隔離部13，可以與存儲器11連接。
隔離部13，具有設(shè)置在存儲器11和邏輯部12A、12B之間的多個(在本實(shí)施例中為2個)熔絲電路131、或者反熔絲電路131。熔絲電路131的熔絲、或者反熔絲電路131的反熔絲，分別按照將邏輯部12A、12B的各端子、和與這些各種端子相應(yīng)的存儲器11的各種端子連接的布線進(jìn)行分配。此外，這些熔絲和反熔絲，例如可以在DRAM的冗余救助中使用。
對于有關(guān)本實(shí)施例的半導(dǎo)體集成電路，采用包括邏輯部12A、12B雙方的一個曝光用掩模，進(jìn)行從開發(fā)到擴(kuò)散的工藝。對于熔絲電路131，在擴(kuò)散工藝結(jié)束后的半導(dǎo)體集成電路中由于熔絲處于接觸狀態(tài)，邏輯部12A、12B的雙方與存儲器11處于連接的狀態(tài)。但是，如果在該狀態(tài)下動作，邏輯部12A、12B的輸出，會通過隔離部13而造成沖突，成為不良動作的原因。另外，存儲器11的輸出必須驅(qū)動寄生在布線W1、W2雙方上的寄生電容，增加了不必要的功耗。
為此，隔離部13，將邏輯部12A、12B中需要的任一個與存儲器11連接，而不需要的邏輯部12A、12B與存儲器11隔離。例如，當(dāng)將邏輯部12A與存儲器11連接，而將邏輯部12B與存儲器11隔離時，將有關(guān)邏輯部12B的所有熔絲采用激光修整(trimming)等切斷，使邏輯部12B與存儲器11隔離。這樣，半導(dǎo)體集成電路，只有邏輯部12A與存儲器11處于連接狀態(tài)。
另一方面，對于反熔絲電路131，在擴(kuò)散工藝結(jié)束后的半導(dǎo)體集成電路由于反熔絲而處非導(dǎo)通狀態(tài)，邏輯部12A、12B的雙方與存儲器11處于隔離的狀態(tài)。因此，隔離部13，在有關(guān)邏輯部12A的反熔絲上施加電壓，使這些反熔絲處于導(dǎo)通狀態(tài)，使邏輯部12A與存儲器11連接。
為了進(jìn)行熔絲電路131的熔絲的切斷、或者進(jìn)行反熔絲電路131的反熔絲的導(dǎo)通，需要追加新的制造工藝。這些，例如可以在存儲器冗余救助工藝(用預(yù)備的冗余存儲器單元置換在制造工藝中成為不合格的存儲器單元的工藝)進(jìn)行。
邏輯部12A、12B，即使相互具有不同的功能時，在采用一個曝光用掩模進(jìn)行半導(dǎo)體集成電路的擴(kuò)散后，例如，通過將邏輯部12A與存儲器11連接，作為最終產(chǎn)品，可以獲得邏輯部12A所具有的功能的系統(tǒng)LSI。相反，通過將邏輯部12B與存儲器11連接，可以獲得邏輯部12B所具有的功能的系統(tǒng)LSI。即，通過使邏輯部12A、12B具有相互不同的功能，可以將擴(kuò)散后的半導(dǎo)體集成電路，切換成目標(biāo)系統(tǒng)LSI。
另一方面，當(dāng)邏輯部12A、12B具有相同功能時，在擴(kuò)散后的檢查工藝中，例如，當(dāng)發(fā)現(xiàn)邏輯部12A出現(xiàn)不合格時，使邏輯部12B與存儲器11連接，可以對邏輯部12A進(jìn)行救助。即，通過使邏輯部12A、12B具有相同的功能，可以進(jìn)行邏輯部的冗余救助。
另外，通過將邏輯部12A、12B中不需要的部分與存儲器11隔離，可以將寄生在該不需要的邏輯部的布線上的寄生電容與存儲器11從物理上隔離。這樣，降低了驅(qū)動半導(dǎo)體集成電路的電容，可以降低功耗并且實(shí)現(xiàn)動作高速化。進(jìn)一步，來自邏輯部12A、12B的輸出不會產(chǎn)生沖突，在存儲器11和邏輯部12A(或者12B)之間，可以穩(wěn)定進(jìn)行數(shù)據(jù)傳送。
以上，具有本實(shí)施例，在采用包含邏輯部12A、12B的一個曝光掩模進(jìn)行半導(dǎo)體集成電路的擴(kuò)散后，通過隔離部13，使邏輯部12A、12B中的任一個與存儲器11連接，而另一個邏輯部與存儲器11隔離。這樣，擴(kuò)散后的半導(dǎo)體集成電路可以切換成各種各樣的系統(tǒng)LSI，可以提高半導(dǎo)體集成電路的生產(chǎn)效率。另外，可以實(shí)現(xiàn)邏輯部的冗余救助，在擴(kuò)散工藝中提高成品率。進(jìn)一步，通過將不需要的邏輯部從物理上與存儲器11隔離，可以降低半導(dǎo)體集成電路的功耗并且實(shí)現(xiàn)動作的高速化。
此外，在本實(shí)施例中，雖然是對包含一個存儲器11和2個邏輯部12A、12B的半導(dǎo)體集成電路進(jìn)行了說明，本發(fā)明并不限定于這樣的個數(shù)。對于包括2個以上的存儲器和3個以上的邏輯部的半導(dǎo)體集成電路，依據(jù)本發(fā)明也可以獲得相同的效果。
(第2實(shí)施例)圖2表示有關(guān)本發(fā)明第2實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，是在有關(guān)第1實(shí)施例的半導(dǎo)體集成電路中，包括將向邏輯部12A供給的電源14隔離的電源隔離裝置15、將邏輯部12B的基板電壓VSS變更的基板電壓變更裝置16。以下，對于和第1實(shí)施例的不同點(diǎn)，特別是，對于電源隔離裝置15以及基板電壓變更裝置16的動作進(jìn)行說明。
電源隔離裝置15，是進(jìn)行電源14和邏輯部12A之間的連接或者隔離的裝置。和隔離部13同樣，可以由熔絲或者反熔絲、或者M(jìn)OS晶體管等的開關(guān)所構(gòu)成。
基板電壓變更裝置16，可通過變更基板電壓VSS而使向與存儲器11隔離后的邏輯部12B供給的電源14的電壓VDD、與邏輯部12B的基板電壓VSS之間的差減小。在此，將向邏輯部12B供給的電源14，與構(gòu)成邏輯部12B的MOS晶體管的基板電源分開獨(dú)立設(shè)置?；咫妷鹤兏b置16，和隔離部13同樣，可以由熔絲或者反熔絲、或者M(jìn)OS晶體管等的開關(guān)所構(gòu)成。
邏輯部12A作為不需要的部分即使通過隔離部13與存儲器11隔離，如果電源14的電壓VDD向邏輯部12A供給，在構(gòu)成邏輯部12A的MOS晶體管中有截止漏電流流動。為此，邏輯部12A盡管已經(jīng)與存儲器11隔離，仍會消耗無謂的電力。為此，電源隔離裝置15，將向與存儲器11隔離后的邏輯部12A供給的電源14隔離，不使邏輯部12A消耗無謂的電力。
另一方面，基板電壓變更裝置16，通過按照將向邏輯部12B供給的電源14的電壓VDD和基板電壓VSS之間的差減小那樣變更基板電壓VSS，可以抑制成邏輯部12B的MOS晶體管中流動的截止漏電流，不使邏輯部12B消耗無謂的電力。
以上，依據(jù)本實(shí)施例，利用電源隔離裝置15和基板電壓變更裝置16，可以抑制在與存儲器11隔離后的邏輯部12A和邏輯部12B的內(nèi)部所產(chǎn)生的截止漏電流，進(jìn)一步降低功耗。
此外，在本實(shí)施例中，雖然具有電源隔離裝置15和基板電壓變更裝置16兩方，但沒有必要同時包括。通過至少包括電源隔離裝置15或者基板電壓變更裝置16，就可以獲得依據(jù)本發(fā)明的效果。
(第3實(shí)施例)圖3表示有關(guān)本發(fā)明第3實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，是在一個基板上混合載置了存儲器11、具有控制電路121A的邏輯部12C、具有控制電路121B的邏輯部12D、具有切換控制邏輯部12C、12D的連接/隔離的開關(guān)裝置的隔離部13A的電路。
隔離部13A，作為開關(guān)裝置，具有設(shè)置在存儲器11和邏輯部12C、12D之間的多個(在本實(shí)施例中為2個)的晶體管開關(guān)132。晶體管開關(guān)132，分別按照將邏輯部12C、12D的各端子、和與這些各種端子相應(yīng)的存儲器11的各種端子連接的布線進(jìn)行分配。
晶體管開關(guān)132的開閉動作，通過在柵極上供給控制信號SG11、SG12進(jìn)行控制。例如，當(dāng)控制信號SG11指示將邏輯部12C與存儲器11連接時，晶體管開關(guān)132閉合，將布線W1和布線W3連接。另一方面，當(dāng)控制信號SG11指示將邏輯部12C與存儲器11隔離時，晶體管開關(guān)132斷開，將布線W1和布線W3隔離。
此外，圖中雖然未畫出，控制信號SG11、SG12，通過控制信號固定裝置，可以對將存儲器11和邏輯部12C、12D的連接/隔離的任一個指示固定。控制信號固定裝置，可以采用熔絲或者反熔絲等構(gòu)成，通過熔絲的切斷或者反熔絲的導(dǎo)通，固定控制信號SG11、SG12。
另一方面，控制電路121A、121B，判斷自身所屬的邏輯部12C、12D是否在對存儲器11訪問中，根據(jù)該判斷結(jié)果，輸出控制信號SG11、SG12。例如，當(dāng)邏輯部12C對存儲器11進(jìn)行數(shù)據(jù)傳送和控制時，控制電路121A，通過來自邏輯部12C的內(nèi)部信號，判斷邏輯部12C在對存儲器11訪問中。然后，向隔離部13A輸出指示將邏輯部12C與存儲器11連接的控制信號SG11。另一方面，當(dāng)邏輯部12C沒有對存儲器11進(jìn)行數(shù)據(jù)傳送和控制時，控制電路121A，判斷邏輯部12C沒有對存儲器11訪問。然后，向隔離部13A輸出指示將邏輯部12C與存儲器11隔離的控制信號SG11。
另外，和上述相反，控制電路121A、121B，也可以根據(jù)對存儲器11訪問中的邏輯部的控制電路，輸出向有關(guān)沒有進(jìn)行訪問的其它邏輯部的晶體管開關(guān)132指示隔離的控制信號。例如控制電路121A判斷自身所屬的邏輯部12C在對存儲器11訪問中時，將指示使其它邏輯部的邏輯部12D與存儲器11隔離的控制信號SG11向有關(guān)其它邏輯部的邏輯部12D的晶體管開關(guān)132輸出。這樣，可以將沒有對存儲器11訪問的邏輯部12D與存儲器11隔離。
對于邏輯部12C、12D，有時在預(yù)先能明確其要·不要。例如，由于故障而不能動作的邏輯部就為不要。優(yōu)選將這樣的不要邏輯部與存儲器11隔離。因此，控制電路121A、121B，可以設(shè)定成始終輸出使自身所屬的邏輯部12C、12D與存儲器11隔離的控制信號SG11、SG12。具體講，在控制電路121A、121B中搭載閃爍存儲器或者熔絲等，通過設(shè)定該閃爍存儲器，或者切斷熔絲，可以始終輸出使邏輯部12C、12D與存儲器11隔離的控制信號SG11、SG12。
以下，依據(jù)本實(shí)施例，通過控制電路121A、121B輸出的控制信號SG11、SG12，控制隔離部13A中的晶體管開關(guān)132，可以使對存儲器11訪問中的邏輯部與存儲器11連接，而將沒有訪問的其它邏輯部與存儲器11隔離。這樣，在沒有對存儲器11訪問的邏輯部的布線和端子上寄生的寄生電容可以與存儲器11隔離，削減要驅(qū)動存儲器11的電容量。因此，可以降低半導(dǎo)體集成電路的功耗，實(shí)現(xiàn)電路動作的高速化。
此外，控制信號SG11、SG12，雖然從控制電路121A、121B輸出，但本發(fā)明并不限定于此。也可以從控制電路121A、121B之外輸出控制信號SG11、SG12，可以獲得依據(jù)本發(fā)明的相同效果。另外，沒有必要使所有的邏輯部具有控制電路，只要至少有一個邏輯部具有即可。
另外，在隔離部13A中，作為開關(guān)裝置，例如也可以設(shè)置1個選擇電路來替代多個晶體管開關(guān)132。選擇電路，可以使邏輯部12C、12D的任一個與存儲器11連接，而將其它邏輯部與存儲器11隔離，可以獲得上述效果。
(第4實(shí)施例)圖4表示有關(guān)本發(fā)明第4實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，在有關(guān)第3實(shí)施例的半導(dǎo)體集成電路中，用可以輸入輸出確認(rèn)信號SG21、SG22以及回答信號SG31、SG32的控制電路121C、121D，置換控制電路121A、121B。以下對與第3實(shí)施例的不同點(diǎn)，特別是控制電路121C、121D的動作進(jìn)行說明。
控制電路121C對自身所屬的邏輯部12C之外的邏輯部12D，輸出確認(rèn)信號SG21。然后，通過接收來自邏輯部12D的回答信號SG32，判斷邏輯部12D在動作中。另一方面，當(dāng)沒有接收到來自邏輯部12D的回答信號SG32時，控制電路121C判斷邏輯部12D處于非動作狀態(tài)，輸出指示使邏輯部12D與存儲器11隔離的控制信號SG13。另外，控制電路121C通過輸入確認(rèn)信號SG22，輸出回答信號SG31。
控制電路121D也可以控制電路121C同樣動作。然后，這些控制電路121C、121D可以相互確認(rèn)對方的邏輯部的動作狀態(tài)，控制邏輯部12C、12D與存儲器11的連接/隔離。
以上，具有本實(shí)施例，由控制電路121C(或者121D)，判斷其它邏輯部12D(或者12C)處于非動作狀態(tài)時，輸出指示使邏輯部12D(或者12C)與存儲器11隔離的控制信號SG13(或者SG14)。這樣，對于由于故障而不能動作的、自身不能輸出用于與存儲器11隔離的控制信號的邏輯部，通過其它邏輯部的控制電路的控制可以與存儲器11隔離。
(第5實(shí)施例)圖5表示有關(guān)本發(fā)明第5實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，包括具有輸出請求信號SG41的請求信號產(chǎn)生電路111的存儲器11A。以下對與第3實(shí)施例的不同點(diǎn)，特別是請求信號產(chǎn)生電路111的動作進(jìn)行說明。
請求信號產(chǎn)生電路111向各邏輯部12C、12D輸出請求與存儲器11A連接或者隔離的請求信號SG41。
在邏輯部12C、12D中的控制電路121E、121F，通過接收請求與存儲器11A連接的請求信號SG41，判斷自身所屬的邏輯部12C、12D的動作狀態(tài)。當(dāng)判斷正常動作時，輸出指示使自身所屬的邏輯部12C、12D與存儲器11A連接的控制信號SG11、SG12，另一方面，當(dāng)判斷沒有正常動作時，輸出指示與存儲器11A隔離的控制信號SG11、SG12。
另一方面，控制電路121E、121F，通過接收請求與存儲器11A隔離的請求信號SG41，輸出指示使自身所屬的邏輯部12C、12D與存儲器11A隔離的控制信號SG11、SG12。
以上，依據(jù)本實(shí)施例，根據(jù)存儲器11A中的請求信號產(chǎn)生電路111輸出的請求信號SG41，可以控制邏輯部12C、12D與存儲器11A的連接/隔離。這樣，可以使沒有正常動作的邏輯部與存儲器11A隔離。
此外，沒有必要使所有的邏輯部具有控制電路，只要至少有一個邏輯部具有，就可以獲得依據(jù)本發(fā)明的相同效果。
另外，在第4實(shí)施例中，通過采用請求信號產(chǎn)生電路111輸出的請求信號SG41，來替代確認(rèn)信號SG21、SG22，對于由于故障而不能動作的、自身不能輸出用于與存儲器11A隔離的控制信號的邏輯部，通過其它邏輯部的控制電路的控制可以與存儲器11A隔離。
(第6實(shí)施例)圖6表示有關(guān)本發(fā)明第6實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，在有關(guān)第3實(shí)施例的半導(dǎo)體集成電路中，包括本發(fā)明的相當(dāng)于測試電路的BIST(Built in Self Test)電路17。以下對與第3實(shí)施例的不同點(diǎn)，特別是BIST電路17的動作進(jìn)行說明。
BIST電路17，在半導(dǎo)體集成電路接入電源時，自動測試邏輯部12C、12D的健全性，判斷各邏輯部12C、12D是在正常動作，還是誤動作的不良狀態(tài)。然后，根據(jù)判定結(jié)果，向各邏輯部12C、12D輸出判定信號SG51。
控制電路121G、121H，輸入判定信號SG51，根據(jù)該判定信號SG51所示的內(nèi)容輸出控制信號SG11、SG12。具體講，判定信號SG51當(dāng)是表示邏輯部12C不健全的內(nèi)容時，控制電路121G，輸出指示使自身所屬的邏輯部12C與存儲器11A連接的控制信號SG11。
圖7表示本實(shí)施例的另一構(gòu)成例。如該圖所示，向隔離部13A輸出的控制信號SG11、SG12，也可以從BIST電路17A輸出。
以上，依據(jù)本實(shí)施例，通過BIST電路17、17A，在半導(dǎo)體集成電路接入電源時，自動檢查邏輯部12C、12D的健全性，將判定為不健全的邏輯部與存儲器11隔離。只有，在半導(dǎo)體集成電路的制造中沒有必要設(shè)置將需要的邏輯部隔離的工藝，在半導(dǎo)體集成電路使用時，可以動態(tài)將不需要的故障邏輯部等隔離。
此外，沒有必要使所有的邏輯部具有控制電路，只要至少有一個邏輯部具有，就可以獲得依據(jù)本發(fā)明的相同效果。
(第7實(shí)施例)圖8表示有關(guān)本發(fā)明第7實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，以依次切換邏輯部12A、12B交互進(jìn)行驅(qū)動為前提。具體講，邏輯部12A作為在半導(dǎo)體集成電路中應(yīng)使用的使用邏輯部與存儲器11連接，而另一方面邏輯部12B作為不使用的不使用邏輯部與存儲器11隔離。然后，切換使用邏輯部，使邏輯部12B作為使用邏輯部與存儲器11連接，而使邏輯部12A作為不使用邏輯部與存儲器11隔離。這樣進(jìn)行重復(fù)，交互驅(qū)動邏輯部12A、12B。
隔離部13A，由在第3實(shí)施例中說明的開關(guān)裝置構(gòu)成。此外，控制隔離部13A的控制信號在圖中未畫出。
存儲器11，包括輸出電路210、放大電路220、前置放大電路230、存儲器單元陣列部240、輸入電路260、寫入放大電路270、以及寫入緩沖電路280。存儲器單元陣列部240包括讀出放大器250以及存儲器單元251。
隔離部13A設(shè)置在輸出電路210和邏輯部12A、12B之間，以及在輸入電路260和邏輯部12A、12B之間。然后，邏輯部12A、12B，通過隔離部13A，可以共同連接在輸出電路210以及輸入電路260上。
然后，對存儲器11和邏輯部12A、12B之間的輸出傳輸進(jìn)行說明。首先，對從邏輯部12A、12B向存儲器11寫入數(shù)據(jù)的情況進(jìn)行說明。
從邏輯部12A(或者12B)通過存儲器邏輯部連接布線W1(或者W2)向輸入電路260輸入寫入數(shù)據(jù)。輸入電路260，可以采用反相器等構(gòu)成。輸入電路260，根據(jù)寫入數(shù)據(jù)，向?qū)懭敕糯箅娐?70輸出寫入數(shù)據(jù)信號SG260。寫入放大電路270，具有對所輸入的信號放大的功能。寫入放大電路270，根據(jù)寫入數(shù)據(jù)信號SG260，向與存儲器單元陣列部240鄰接的寫入緩沖電路280輸出內(nèi)部寫入信號SG270。寫入緩沖電路280，根據(jù)內(nèi)部寫入信號SG270，向讀出放大電路250輸出陣列數(shù)據(jù)信號SG280。然后，由讀出放大電路250放大的數(shù)據(jù)，通過比特線SG250以及反相比特線SG251，向存儲單元251寫入。
另一方面，從存儲器11向邏輯部12A、12B讀出數(shù)據(jù)的動作如下。首先，從存儲器215在比特線SG250以及反相比特線SG251上讀出數(shù)據(jù)。讀出放大電路250，將比特線SG250以及反相比特線SG251的數(shù)據(jù)進(jìn)行比較，進(jìn)行數(shù)據(jù)放大，輸出陣列數(shù)據(jù)信號SG230。與存儲器單元陣列部240鄰接的前置放大電路230，對陣列數(shù)據(jù)信號SG230放大，作為前置放大信號SG220輸出。然后，放大電路220，對前置放大信號SG220放大，輸出放大信號SG210。然后，輸出電路210，將放大信號SG210作為來自存儲器11的輸出數(shù)據(jù)輸出，通過存儲器邏輯部連接布線W1(或者W2)，向邏輯部12A(或者12B)輸出。
依據(jù)本實(shí)施例，通過隔離部13A，使邏輯部12A、12B中，在半導(dǎo)體集成電路中使用的使用邏輯部(例如邏輯部12A)與存儲器11連接，而使沒有使用的不使用邏輯部(例如邏輯部12B)與存儲器11隔離。這樣，通過將不使用邏輯部與存儲器11隔離，可以將在不使用邏輯部的端子和布線等上寄生的寄生電容與存儲器11隔離，降低半導(dǎo)體集成電路的功耗，實(shí)現(xiàn)動作的高速化。
另外，通過將隔離部13A設(shè)置在存儲器11的內(nèi)部，可以縮短從存儲器單元251到隔離部13A的距離，在隔離部13A和存儲器單元251之間，可以縮短數(shù)據(jù)的寫入/讀出時間。因此，可以縮短邏輯部12A、12B的切換周期，可以使寫入/讀出的存儲器訪問動作有效高速化。
此外，在上述說明中，作為存儲器11雖然假定是可以進(jìn)行數(shù)據(jù)讀寫的RAM，對于不能寫入數(shù)據(jù)的ROM，也可以獲得依據(jù)本發(fā)明的同樣的效果。
(第8實(shí)施例)圖9表示有關(guān)本發(fā)明第8實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，與第7實(shí)施例相比，在存儲器單元251的更近位置上設(shè)置隔離部13A。
存儲器11包括分別與邏輯部12A、12B對應(yīng)的輸出電路210、211、以及輸入電路260、261。邏輯部12A、12B通過相應(yīng)的輸出電路210、211可以與放大電路220共同連接。另外，通過相應(yīng)的輸入電路260、261可以與寫入放大電路270共同連接。
從邏輯部12A(或者12B)向存儲器11寫入數(shù)據(jù)，通過輸入電路260(或者261)進(jìn)行。另一方面，從存儲器11向邏輯部12A(或者12B)讀出數(shù)據(jù)，通過輸出電路210(或者211)進(jìn)行。
依據(jù)本實(shí)施例，由于進(jìn)一步縮短了從存儲器單元251到隔離部13A的距離，在隔離部13A和存儲器單元251之間，可以進(jìn)一步縮短數(shù)據(jù)的寫入/讀出時間。因此，可以進(jìn)一步縮短邏輯部12A、12B的切換周期，可以使寫入/讀出的存儲器訪問動作進(jìn)一步有效高速化。
(第9實(shí)施例)圖10表示有關(guān)本發(fā)明第9實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，與第8實(shí)施例相比，在存儲器單元251的更近位置上設(shè)置隔離部13A。
存儲器11包括分別與邏輯部12A、12B對應(yīng)的輸出電路210、211、放大電路220、221、輸入電路260、261、寫入放大電路270、271。邏輯部12A、12B通過相應(yīng)的輸出電路210、211以及放大電路220、221可以與前置放大電路230共同連接。另外，通過相應(yīng)的輸入電路260、261以及寫入放大電路270、271可以與寫入緩沖電路280共同連接。
從邏輯部12A(或者12B)向存儲器11寫入數(shù)據(jù)，通過輸入電路260(或者261)以及寫入放大電路270(或者271)進(jìn)行。另一方面，從存儲器11向邏輯部12A(或者12B)讀出數(shù)據(jù)，通過輸出電路210(或者211)以及放大電路220(或者221)進(jìn)行。
依據(jù)本實(shí)施例，由于更進(jìn)一步縮短了從存儲器單元251到隔離部13A的距離，在隔離部13A和存儲器單元251之間，可以更進(jìn)一步縮短數(shù)據(jù)的寫入/讀出時間。因此，可以更進(jìn)一步縮短邏輯部12A、12B的切換周期，可以使寫入/讀出的存儲器訪問動作更進(jìn)一步有效高速化。
(第10實(shí)施例)圖11表示有關(guān)本發(fā)明第10實(shí)施例的半導(dǎo)體集成電路的構(gòu)成圖。有關(guān)本實(shí)施例的半導(dǎo)體集成電路，與第9實(shí)施例相比，在存儲器單元251的更近位置上設(shè)置隔離部13A。
存儲器11包括分別與邏輯部12A、12B對應(yīng)的輸出電路210、211、放大電路220、221、前置放大電路230、231、輸入電路260、261、寫入放大電路270、271、寫入緩沖電路280、281。邏輯部12A、12B通過相應(yīng)的輸出電路210、211、放大電路220、221以及前置放大電路230、231可以與讀出放大電路250共同連接。另外，通過相應(yīng)的輸入電路260、261、寫入放大電路270、271以及寫入緩沖電路280、281可以與讀出放大電路250共同連接。
從邏輯部12A(或者12B)向存儲器11寫入數(shù)據(jù)，通過輸入電路260(或者261)、寫入放大電路270(或者271)以及寫入緩沖電路280(或者281)進(jìn)行。另一方面，從存儲器11向邏輯部12A(或者12B)讀出數(shù)據(jù)，通過輸出電路210(或者211)、放大電路220(或者221)以及前置放大電路230(或者231)進(jìn)行。
依據(jù)本實(shí)施例，由于再進(jìn)一步縮短了從存儲器單元251到隔離部13A的距離，在隔離部13A和存儲器單元251之間，可以再進(jìn)一步縮短數(shù)據(jù)的寫入/讀出時間。因此，可以再進(jìn)一步縮短邏輯部12A、12B的切換周期，可以使寫入/讀出的存儲器訪問動作再進(jìn)一步有效高速化。
如上所述，依據(jù)本發(fā)明，通過在采用1個曝光用掩模對混合載置了DRAM等存儲器和微處理器和ASIC等多個邏輯部的半導(dǎo)體集成電路進(jìn)行擴(kuò)散之后，只將多個邏輯部中需要的邏輯部與存儲器連接，而不需要的邏輯部與存儲器隔離，可以切換成各種各樣的系統(tǒng)LSI。這樣，可以提高半導(dǎo)體集成電路的生產(chǎn)效率。
另外，通過使多個邏輯部具有相同的功能，可以實(shí)現(xiàn)將不合格邏輯部用其它健全的邏輯部置換的所謂邏輯部救助。這樣，可以提高半導(dǎo)體集成電路的成品率。
以上表明，依據(jù)本發(fā)明，可以大幅度降低有關(guān)半導(dǎo)體集成電路的制造的成本。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于包括存儲器；可以與所述存儲器連接、分別進(jìn)行數(shù)據(jù)處理的多個邏輯部；以及使所述多個邏輯部中的至少任一個與所述存儲器連接、而使其它邏輯部與所述存儲器隔離的隔離部。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述多個邏輯部具有相互不同的功能，所述隔離部，將所述多個邏輯部中在該半導(dǎo)體集成電路中具有所需要的功能的邏輯部與所述存儲器連接。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述多個邏輯部具有相同的功能，所述隔離部，將所述多個邏輯部中健全的邏輯部與所述存儲器連接。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述隔離部，具有設(shè)置在所述存儲器與所述多個邏輯部的每一個之間的多個熔絲電路，有關(guān)所述其它邏輯部的所述熔絲電路中的熔絲被切斷。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于所述熔絲電路中的熔絲的切斷，是在該半導(dǎo)體集成電路的制造工藝中的存儲器冗余救助工藝中進(jìn)行的。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述隔離部，具有設(shè)置在所述存儲器與所述多個邏輯部的每一個之間的多個反熔絲電路，有關(guān)所述任一個邏輯部的所述反熔絲電路的反熔絲處于導(dǎo)通狀態(tài)，而有關(guān)所述其它邏輯部的所述反熔絲電路的反熔絲處于非導(dǎo)通狀態(tài)。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述隔離部，具有設(shè)置在所述存儲器和所述多個邏輯部之間的開關(guān)裝置，所述開關(guān)裝置，針對所述各邏輯部，根據(jù)所給予的控制信號，在連接該邏輯部與所述存儲器的連接狀態(tài)、和隔離該邏輯部與所述存儲器的隔離狀態(tài)之間，進(jìn)行切換控制。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于所述開關(guān)裝置具有設(shè)置在所述存儲器和所述多個邏輯部的每一個之間的、根據(jù)所述控制信號分別進(jìn)行開閉動作的多個晶體管開關(guān)，所述各晶體管開關(guān)，通過閉合實(shí)現(xiàn)所述連接狀態(tài)，通過斷開實(shí)現(xiàn)所述隔離狀態(tài)。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于包括將所述控制信號固定在所述連接狀態(tài)及隔離狀態(tài)的任一方的控制信號固定裝置。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于所述多個邏輯部中的至少一個，具有判定該邏輯部是否正在對所述存儲器進(jìn)行訪問、并根據(jù)該判斷結(jié)果輸出使該邏輯部處于所述連接狀態(tài)及隔離狀態(tài)的任一方的所述控制信號的控制電路。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其特征在于所述控制電路，當(dāng)自身所屬的邏輯部在該半導(dǎo)體集成電路中為不需要時，則輸出使該邏輯部處于所述隔離狀態(tài)的所述控制信號。
12.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于所述多個邏輯部中的至少一個，具有當(dāng)判定該邏輯部以外的邏輯部為非動作狀態(tài)時，輸出使這個邏輯部處于所述隔離狀態(tài)的所述控制信號的控制電路。
13.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于所述存儲器具有向所述多個邏輯部中的至少一個輸出請求信號的請求信號產(chǎn)生電路，所述至少一個邏輯部具有在接收到該請求信號時、判斷該邏輯部的動作狀態(tài)、并根據(jù)該判斷結(jié)果輸出使該邏輯部處于所述連接狀態(tài)及隔離狀態(tài)的任一方的所述控制信號的控制電路。
14.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于包括判定所述各邏輯部的健全性、并向該邏輯部輸出根據(jù)該判定結(jié)果的判定信號的測試電路，所述多個邏輯部中的至少一個具有輸入所述判定信號、并當(dāng)該判定信號所表示的是該邏輯部為不健全時、則輸出使該邏輯部處于所述隔離狀態(tài)的所述控制信號的控制電路。
15.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其特征在于包括判定所述各邏輯部的健全性、并輸出使被判定為不健全的邏輯部處于所述隔離狀態(tài)的所述控制信號的測試電路。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于包括將處于所述隔離狀態(tài)的邏輯部與向該邏輯部供給的電源隔離的電源隔離裝置。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于包括使向處于所述隔離狀態(tài)的邏輯部供給的電源與該邏輯部的基板電壓之間的差縮小地改變該基板電壓的基板電壓變更裝置。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于所述隔離部，使所述多個邏輯部中在該半導(dǎo)體集成電路中使用的使用邏輯部，依次切換地，與所述存儲器連接，而使所述使用邏輯部之外的不使用邏輯部與所述存儲器隔離。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于所述各邏輯部，可以共同連接在所述存儲器內(nèi)的輸出電路上，所述隔離部，設(shè)置在所述輸出電路與所述各邏輯部之間，使所述使用邏輯部與所述輸出電路連接，而使所述不使用邏輯部與所述輸出電路隔離。
20.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于所述存儲器具有與所述多個邏輯部分別對應(yīng)的多個輸出電路，所述各邏輯部，通過所述相應(yīng)的輸出電路可以共同連接在所述存儲器內(nèi)的放大電路上，所述隔離部，設(shè)置在所述放大電路與所述相應(yīng)的輸出電路之間，使所述使用邏輯部與所述放大電路連接，而使所述不使用邏輯部與所述放大電路隔離。
21.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于所述存儲器具有與所述多個邏輯部分別對應(yīng)的多個輸出電路以及多個放大電路，所述各邏輯部，通過所述相應(yīng)的輸出電路以及放大電路可以共同連接在所述存儲器內(nèi)的前置放大電路上，所述隔離部，設(shè)置在所述前置放大電路與所述相應(yīng)的放大電路之間，使所述使用邏輯部與所述前置放大電路連接，而使所述不使用邏輯部與所述前置放大電路隔離。
22.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于所述存儲器具有與所述多個邏輯部分別對應(yīng)的多個輸出電路、多個放大電路以及多個前置放大電路，所述各邏輯部，通過所述相應(yīng)的輸出電路、放大電路以及前置放大電路可以共同連接在所述存儲器內(nèi)的讀出放大電路上，所述隔離部，設(shè)置在所述讀出放大電路和所述相應(yīng)的前置放大電路之間，使所述使用邏輯部與所述讀出放大電路連接，而使所述不使用邏輯部與所述讀出放大電路隔離。
23.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于所述各邏輯部，可以共同連接在所述存儲器內(nèi)的輸入電路上，所述隔離部，設(shè)置在所述輸入電路與所述各邏輯部之間，使所述使用邏輯部與所述輸入電路連接，而使所述不使用邏輯部與所述輸入電路隔離。
24.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于所述存儲器具有與所述多個邏輯部分別對應(yīng)的多個輸入電路，所述各邏輯部，通過所述相應(yīng)的輸入電路可以共同連接在所述存儲器內(nèi)的寫入放大電路上，所述隔離部，設(shè)置在所述寫入放大電路與所述相應(yīng)的輸入電路之間，使所述使用邏輯部與所述寫入放大電路連接，而使所述不使用邏輯部與所述寫入放大電路隔離。
25.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于所述存儲器具有與所述多個邏輯部分別對應(yīng)的多個輸入電路以及多個寫入放大電路，所述各邏輯部，通過所述相應(yīng)的輸入電路以及寫入放大電路可以共同連接在所述存儲器內(nèi)的寫入緩沖電路上，所述隔離部，設(shè)置在所述寫入緩沖電路與所述相應(yīng)的寫入放大電路之間，使所述使用邏輯部與所述寫入緩沖電路連接，而使所述不使用邏輯部與所述寫入緩沖電路隔離。
26.根據(jù)權(quán)利要求18所述的半導(dǎo)體集成電路，其特征在于所述存儲器具有與所述多個邏輯部分別對應(yīng)的多個輸入電路、多個寫入放大電路以及多個寫入緩沖電路，所述各邏輯部，通過所述相應(yīng)的輸入電路、寫入放大電路以及寫入緩沖電路可以共同連接在所述存儲器內(nèi)的讀出放大電路上，所述隔離部，設(shè)置在所述讀出放大電路與所述相應(yīng)的寫入緩沖電路之間，使所述使用邏輯部與所述讀出放大電路連接，而使所述不使用邏輯部與所述讀出放大電路隔離。
全文摘要
一種半導(dǎo)體集成電路，存儲器(11)、可以與存儲器(11)連接的多個邏輯部(12A、12B)、和使多個邏輯部(12A、12B)的任一個與存儲器(11)連接，而其它邏輯部與存儲器(11)隔離的隔離部(13)。通過隔離部(13)，將多個邏輯部(12A、12B)中所需要的一個與存儲器(11)連接，其它不需要的與存儲器(11)隔離。這樣，由于在擴(kuò)散后可以切換系統(tǒng)LSI，可以采用一個曝光用掩模進(jìn)行多個系統(tǒng)LSI的制造，提高生產(chǎn)效率。另外，可以進(jìn)行不合格邏輯部的救助，提高擴(kuò)散工藝后的成品率。因而，可以提高混合載置了存儲器和進(jìn)行數(shù)據(jù)處理的邏輯部的半導(dǎo)體集成電路的生產(chǎn)效率以及成品率。
文檔編號G11C7/10GK1472810SQ03147659
公開日2004年2月4日 申請日期2003年7月15日 優(yōu)先權(quán)日2002年7月16日
發(fā)明者柴山晃德 申請人:松下電器產(chǎn)業(yè)株式會社