專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器件，特別涉及可以提高數(shù)據(jù)保持特性的DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)型半導(dǎo)體存儲(chǔ)器件。另外，本發(fā)明還特別涉及最適合與邏輯電路混合搭載的半導(dǎo)體存儲(chǔ)器件。
背景技術(shù)：
圖14所示是現(xiàn)有的DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。100是存儲(chǔ)單元，WL是字線，BL是位線，101是存取晶體管，102是電容，VCP是單元陽極電源(cell plate power supply)。存儲(chǔ)單元100由1個(gè)存取晶體管101和1個(gè)電容102構(gòu)成。并且，存取晶體管101的漏極與電容102的一端連接、柵極與字線WL連接、源極與位線BL連接，電容102的另一端與單元陽極電源VCP連接。
以前，為提高在存儲(chǔ)單元100的電容102中存儲(chǔ)的邏輯數(shù)據(jù)保持特性，提出如下結(jié)構(gòu)存取晶體管101由N溝道晶體管構(gòu)成時(shí)，存取晶體管101為截止?fàn)顟B(tài)、即字線WL為低電平狀態(tài)下，施加的電壓比位線BL被激活時(shí)的位線的低電壓還低。另外，存取晶體管101由P溝道晶體管構(gòu)成時(shí)，存取晶體管101為截止?fàn)顟B(tài)、即字線WL為高電平狀態(tài)下，施加的電壓比位線BL被激活時(shí)的位線的高電壓還高，有關(guān)這種結(jié)構(gòu)也是一樣(日本特開平8-63964號(hào)公報(bào))的。
另外，一般來講，作為產(chǎn)生該電壓的電路的結(jié)構(gòu)，一般提出采用充電泵(charge pump)方式的升壓電路(美國專利第6,147,914)。充電泵方式可以產(chǎn)生比外部電源還高的電壓，或者比接地電位還低的電壓，沒有必要從外部施加電壓。充電泵方式是通過使電容的一側(cè)的節(jié)點(diǎn)周期地進(jìn)行高電平-低電平轉(zhuǎn)換而產(chǎn)生高電壓，并通過晶體管提供該高電壓的方式。
但是，在現(xiàn)有的采用充電泵方式的電壓產(chǎn)生電路中，為增大電流能力，可以增大電容電路或者縮短電容轉(zhuǎn)換周期，但要增大電容，會(huì)帶來電路面積增大、成本增高的問題。另外，縮短轉(zhuǎn)換周期時(shí)，需要大功率的驅(qū)動(dòng)電路，所以也會(huì)增大電路面積，增加消耗電流。

發(fā)明內(nèi)容
本發(fā)明是為了解決上述現(xiàn)有技術(shù)的問題而提出的，目的在于提供一種半導(dǎo)體存儲(chǔ)器件，其電路面積較小且能使存儲(chǔ)單元數(shù)據(jù)保持特性提高。
為達(dá)到上述目的，本發(fā)明的半導(dǎo)體存儲(chǔ)器件的特征在于具備多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，具有漏極與位線連接、柵極分別與多個(gè)字線連接、源極與電容連接的存取晶體管；多個(gè)字線驅(qū)動(dòng)電路，分別與上述多個(gè)字線連接；及字線電壓發(fā)生器(P溝道晶體管)，與上述多個(gè)字線驅(qū)動(dòng)電路連接；從外部供給的第1電源(Vdd)供給驅(qū)動(dòng)上述位線的讀出放大器，上述字線電壓發(fā)生器接受上述第1電源以及從外部提供的第2電源(Vdd3)的電壓，并產(chǎn)生如下電壓作為字線驅(qū)動(dòng)電壓提供給上述多個(gè)字線驅(qū)動(dòng)電路，該電壓比上述第1電源電壓更接近上述第2電源電壓、且與上述第1電源電壓的差和與上述第2電源電壓的差之間相差一個(gè)預(yù)定電壓。
如果采用這種特征的結(jié)構(gòu)，則作為提供給多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的電壓，可以提供能使漏電流最小的最合適的字線截止電壓，而且通過降低第2電源電壓的結(jié)構(gòu)，可以制作不需要充電泵電路、電路面積較小的半導(dǎo)體存儲(chǔ)器件。
在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中，字線電壓發(fā)生器最好具備第1比較電路(第1運(yùn)算放大器電路)，對(duì)提供給字線驅(qū)動(dòng)電路的字線驅(qū)動(dòng)電壓(Vwl)和第1參考電壓(Vref)進(jìn)行比較，對(duì)字線驅(qū)動(dòng)電壓的信號(hào)線和第2電源(Vdd3)之間的導(dǎo)通進(jìn)行控制；第1參考電壓發(fā)生電路(Vdd參考用負(fù)載)，生成與第1電源電壓(Vdd)成比例的電壓，作為第2參考電壓(Vdl)；第2參考電壓發(fā)生電路(補(bǔ)償用負(fù)載)，從第2節(jié)點(diǎn)生成第3參考電壓(Vpoi)，所述第2節(jié)點(diǎn)通過進(jìn)行二極管連接的晶體管與施加上述第1參考電壓的第1節(jié)點(diǎn)連接；及第2比較電路(第2運(yùn)算放大器電路)，對(duì)第2參考電壓(Vdl)和第3參考電壓(Vpoi)進(jìn)行比較，從而決定第1參考電壓(Vref)。
這種情況下，第1電源電壓具有正極性，第2電源電壓(例如3.3V)比第1電源電壓(例如1.5V)高，字線驅(qū)動(dòng)電壓(Vwl)大致比第1電源電壓(Vdd)高0.4V，并且，比與第1電源電壓成比例的電壓僅高出由于具有與存取晶體管相同的結(jié)構(gòu)的P溝道晶體管進(jìn)行二極管連接而產(chǎn)生的發(fā)生電壓。
另外，第1參考電壓發(fā)生電路(Vdd參考用負(fù)載)通過將第1電源(Vdd)和接地之間的電壓用電阻分壓而生成第2參考電壓(Vdl)，第2參考電壓發(fā)生電路(補(bǔ)償用負(fù)載)最好在第1節(jié)點(diǎn)和第2節(jié)點(diǎn)之間，具有與進(jìn)行二極管連接的晶體管串聯(lián)的第1電阻元件和在第2節(jié)點(diǎn)與接地之間連接的第2電阻元件，并基于在第2電阻元件兩端產(chǎn)生的電壓生成第3參考電壓(Vpoi)。
字線電壓發(fā)生器通過上述的結(jié)構(gòu)，向第1及第2比較電路提供比提供給存儲(chǔ)單元的第1電源電壓Vdd還高的第2電源電壓Vdd3，而且，第1和第2參考電壓發(fā)生電路及第2比較電路(統(tǒng)稱參考電壓電路)，產(chǎn)生比與外部電源電壓Vdd成比例的電壓僅高出由于P溝道晶體管的二極管連接而產(chǎn)生的發(fā)生電壓，作為第1參考電壓Vref，第1比較電路輸出與第1參考電壓Vref相等的電壓，作為字線驅(qū)動(dòng)電壓Vwl。因此，對(duì)于大范圍的外部電壓Vdd，可以最有效地減少存儲(chǔ)單元截止時(shí)的溝道漏電流，可以不必設(shè)置充電泵電路等來生成升壓電源，從而制作電路面積比較少的半導(dǎo)體存儲(chǔ)器件。
另外，本發(fā)明的半導(dǎo)體存儲(chǔ)器件，與邏輯電路和模擬電路混合搭載在同一半導(dǎo)體芯片中，半導(dǎo)體芯片具有用于與外部連接的多個(gè)輸入輸出部(I/O)，提供給多個(gè)I/O和模擬電路的電源最好與第2電源共用。
如果采用這種結(jié)構(gòu)，則可以減少提供給半導(dǎo)體芯片的電源數(shù)量。
另外，在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中，最好構(gòu)成被供給高電壓(Vdd3)的第1及第2比較電路的晶體管的柵極氧化膜膜厚，比被供給更低電壓(Vdd)的存取晶體管的柵極氧化膜膜厚還厚，能確保構(gòu)成第1及第2比較電路的晶體管的柵極氧化膜的可靠性。
另外，在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中，最好構(gòu)成被供給了高電壓(Vdd3)的第1及第2比較電路的晶體管的柵極氧化膜的膜厚，比被供給了更低電壓(Vdd)的存取晶體管的柵極氧化膜的膜厚還厚，構(gòu)成第1及第2比較電路的晶體管的柵極氧化膜，與構(gòu)成被供給了高電壓(Vdd3)的上述多個(gè)I/O和模擬電路的晶體管的柵極氧化膜通過相同的制造工序制造，能確保第1及第2比較電路和多個(gè)I/O以及模擬電路的柵極氧化膜的可靠性，同時(shí)可以控制制造成本的增高。
另外，在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中，最好構(gòu)成被供給了高電壓(Vwl)的多個(gè)字線驅(qū)動(dòng)電路的晶體管的柵極氧化膜，同樣與構(gòu)成被供給了高電壓(Vdd3)的第1及第2比較電路的晶體管的柵極氧化膜通過相同的制造工序制造，能確保構(gòu)成多個(gè)字線驅(qū)動(dòng)電路的晶體管的氧化膜的可靠性。
另外，在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中，最好構(gòu)成被供給了高電壓(Vwl)的多個(gè)字線驅(qū)動(dòng)電路的晶體管的柵極氧化膜，同樣與構(gòu)成被供給了高電壓(Vdd3)的第1及第2比較電路的晶體管的柵極氧化膜以及多個(gè)I/O和模擬電路的晶體管的柵極氧化膜通過相同的制造工序制造，能確保構(gòu)成多個(gè)字線驅(qū)動(dòng)電路的晶體管的柵極氧化膜的可靠性，同時(shí)能控制制造成本的增高。
另外，在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中，最好多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的電容單元由第2的P溝道晶體管構(gòu)成，本發(fā)明的半導(dǎo)體存儲(chǔ)器件通過普通的邏輯工藝制造，不提高制造成本就能制作本發(fā)明的半導(dǎo)體存儲(chǔ)器件。
另外，在本發(fā)明的半導(dǎo)體存儲(chǔ)器件中，字線電壓發(fā)生器，最好在輸入的控制信號(hào)(老化信號(hào)NBI)為第1電壓電平(高電平)時(shí)(通常動(dòng)作時(shí))，產(chǎn)生第1電源電壓加上第1補(bǔ)償電壓后的電壓，在控制信號(hào)為第2電壓電平(低電平)時(shí)(老化測(cè)試時(shí))，產(chǎn)生第1電源電壓加上比第1補(bǔ)償電壓還低的第2補(bǔ)償電壓后的電壓。
如果采用這種結(jié)構(gòu)，則在老化測(cè)試時(shí)，可以降低第1參考電壓Vref、即字線WL的截止電壓，因此即使外部電源Vdd被施加了高電壓時(shí)，也可以避免在字線WL上施加不必要的高電壓。


圖1所示是本發(fā)明的第1實(shí)施例的半導(dǎo)體存儲(chǔ)器件中的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
圖2所示是第1實(shí)施例的半導(dǎo)體存儲(chǔ)器件中的字線驅(qū)動(dòng)電路系統(tǒng)的結(jié)構(gòu)的方塊圖。
圖3所示是圖2的字線驅(qū)動(dòng)電路200的內(nèi)部結(jié)構(gòu)的電路圖。
圖4所示是圖2的字線電壓發(fā)生器202的內(nèi)部結(jié)構(gòu)的電路圖。
圖5所示是圖4的參考電壓發(fā)生電路401的內(nèi)部結(jié)構(gòu)的方塊圖。
圖6所示是圖5的Vdd參考用負(fù)載501的內(nèi)部結(jié)構(gòu)的電路圖。
圖7所示是圖5的補(bǔ)償用負(fù)載502的內(nèi)部結(jié)構(gòu)的電路圖。
圖8所示是圖5的第2運(yùn)算放大器電路500的內(nèi)部結(jié)構(gòu)的電路圖。
圖9所示是圖4的第1運(yùn)算放大器電路400的內(nèi)部結(jié)構(gòu)的電路圖。
圖10所示是存儲(chǔ)陣列部分的動(dòng)作時(shí)序圖以及電位圖。
圖11所示是各主要電壓對(duì)外部電壓的依存性曲線圖。
圖12所示是圖7的P溝道晶體管701的源極、漏極間的電流i(R5)和源極、漏極間的電壓Vsd(701)之間的關(guān)系曲線圖。
圖13所示是本發(fā)明的第2實(shí)施例的半導(dǎo)體存儲(chǔ)器件中的補(bǔ)償用負(fù)載502′的內(nèi)部結(jié)構(gòu)的電路圖。
圖14所示是現(xiàn)有的DRAM的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。
具體實(shí)施例方式
以下，參考附圖對(duì)本發(fā)明的最佳實(shí)施例進(jìn)行說明。
(第1實(shí)施例)圖1所示是本發(fā)明的第1實(shí)施例的半導(dǎo)體存儲(chǔ)器件中的存儲(chǔ)單元的結(jié)構(gòu)的電路圖。在圖1中，100是存儲(chǔ)單元，WL是字線，BL是位線，101是存取晶體管，102是電容(電容元件)，VCP是單元陽極電源。這樣的結(jié)構(gòu)與現(xiàn)有的例子是相同的。存取晶體管101由P溝道晶體管構(gòu)成。作為存取晶體管101的柵極氧化膜，采用膜厚薄的(1.9nm～3.0nm)氧化膜。另外，電容102可以是半導(dǎo)體夾著絕緣膜的結(jié)構(gòu)，也可以采用MOS晶體管的柵極電容。此時(shí)，為了抑制穿過柵極的漏電流，MOS晶體管的柵極氧化膜采用膜厚稍厚的膜(2.4nm～5.0nm)。漏電流不會(huì)成為問題時(shí)，可以使用與存取晶體管101的柵極氧化膜相同的膜厚(通過同一制造工藝可以制造的膜厚)。電容102采用MOS晶體管的柵極電容時(shí)，通過采用與存取晶體管101同樣的制造工序，可以簡(jiǎn)化制造工序，可以通過普通的邏輯工藝制作本實(shí)施例的半導(dǎo)體存儲(chǔ)器件。
圖2所示是本實(shí)施例的半導(dǎo)體存儲(chǔ)器件中的字線驅(qū)動(dòng)電路系統(tǒng)的結(jié)構(gòu)的方塊圖。在圖2中，200是字線驅(qū)動(dòng)電路，201是行地址譯碼電路，202是字線電壓發(fā)生器，Vwl是字線驅(qū)動(dòng)電壓，XAj、XBj是行地址譯碼信號(hào)，WDEN是字線驅(qū)動(dòng)時(shí)序信號(hào)，Vdd、Vdd3是外部電源。
作為第1電源的外部電源Vdd是一低電壓電源(例如1.5V)，與將存儲(chǔ)單元100配置成矩陣形的陣列以外的外圍控制電路等的邏輯電路、及激活存儲(chǔ)核心的內(nèi)部位線BL時(shí)所使用的讀出放大器進(jìn)行電連接。作為第2電源的外部電源Vdd3是一高電壓電源(例如3.3V)，向與搭載本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器件的硅芯片的外部相連接的I/O、及同時(shí)搭載的模擬模塊(相同步邏輯(PLL)電路、數(shù)字/模擬轉(zhuǎn)換器(DAC)、模擬/數(shù)字轉(zhuǎn)換器(ADC)等)提供電壓。
僅并列配置預(yù)定數(shù)量(例如1024個(gè))的字線驅(qū)動(dòng)電路200，分別驅(qū)動(dòng)各個(gè)字線WL。從行地址譯碼電路201輸出多個(gè)行地址譯碼信號(hào)XAj(例如j＝0～63)、XBj(例如j＝0～15)。另外，從行地址譯碼電路201輸出字線驅(qū)動(dòng)時(shí)序信號(hào)WDEN。多個(gè)行地址譯碼信號(hào)XAj、XBj以預(yù)定的組合1個(gè)個(gè)地供給各字線驅(qū)動(dòng)電路200。字線驅(qū)動(dòng)時(shí)序信號(hào)WDEN被提供給各字線驅(qū)動(dòng)電路200。
字線電壓發(fā)生器202接受外部電源Vdd以及Vdd3供給的電壓，并輸出字線驅(qū)動(dòng)電壓Vwl。字線驅(qū)動(dòng)電壓Vwl均等地提供給各字線驅(qū)動(dòng)電路200。
圖3所示是圖2的字線驅(qū)動(dòng)電路200的內(nèi)部結(jié)構(gòu)的電路圖。在圖3中，30是電平移相器(lever shifter)，300、302、303是P溝道晶體管，301、304、305是N溝道晶體管，306是第1倒相器，307是3輸入與非(NAND)門，308是電平移相器輸出節(jié)點(diǎn)，Vss是接地電位。
如上所述，預(yù)定的行地址譯碼信號(hào)XAj、XBj、字線驅(qū)動(dòng)時(shí)序信號(hào)WDEN1條1條地供給字線驅(qū)動(dòng)電路200。行地址譯碼信號(hào)XAj、XBj、字線驅(qū)動(dòng)時(shí)序信號(hào)WDEN輸出給3輸入與非門307，3輸入與非門307的輸出信號(hào)輸出給電平移相器30。
電平移相器30由P溝道晶體管302、303、N溝道晶體管304、305、及第1倒相器306構(gòu)成。字線驅(qū)動(dòng)電壓Vwl被提供給P溝道晶體管302、303的源極以及襯底，P溝道晶體管302的漏極以及P溝道晶體管303的柵極與電平移相器輸出節(jié)點(diǎn)308連接。P溝道晶體管303的漏極與P溝道晶體管302的柵極連接。N溝道晶體管304、305的源極以及襯底與接地電位Vss連接，N溝道晶體管304的漏極與電平移相器輸出節(jié)點(diǎn)308連接，其柵極與3輸入與非門307的輸出端子連接。而且，N溝道晶體管305的漏極與P溝道晶體管303的漏極連接，其柵極與第1倒相器306的輸出端子連接。
字線WL與字線復(fù)位用P溝道晶體管300的漏極連接。字線驅(qū)動(dòng)電壓Vwl提供給P溝道晶體管300的源極以及襯底。并且，字線WL與激活字線用的N溝道晶體管301的漏極連接。N溝道晶體管301的源極以及襯底與接地電位Vss連接。P溝道晶體管300以及N溝道晶體管301的柵極與電平移相器輸出節(jié)點(diǎn)308連接。
為防止積蓄在電容102(圖1)上的電荷通過存取晶體管101(圖1)泄漏，加在字線WL上的字線驅(qū)動(dòng)電壓Vwl比加在位線上的電壓還高。因此，被供給了字線驅(qū)動(dòng)電壓Vwl的P溝道晶體管300、302、303以及N溝道晶體管301、304、305采用的柵極氧化膜(3.0nm～7.5nm)比構(gòu)成存儲(chǔ)單元的存取晶體管101的厚。上述柵極氧化膜通過與如下柵極氧化膜同時(shí)制造，可以控制成本的增加，所述的如下柵極氧化膜是與搭載本實(shí)施例半導(dǎo)體存儲(chǔ)器件的硅芯片外部連接的連接I/O部所使用的晶體管的柵極氧化膜，或者是同時(shí)搭載的一般施加高電壓的模擬模塊(PLL電路、DAC、ADC等)所使用的晶體管的柵極氧化膜。
圖4所示是圖2的字線電壓發(fā)生器202的內(nèi)部結(jié)構(gòu)的電路圖。在圖4中，400是作為第1比較電路的第1運(yùn)算放大器電路，401是參考電壓發(fā)生電路，Vref是第1參考電壓。第1運(yùn)算放大器電路400由外部電源Vdd3提供電壓，參考電壓發(fā)生電路401由外部電源Vdd以及外部電源Vdd3提供電壓。參考電壓發(fā)生電路401生成第1參考電壓Vref，第1參考電壓Vref輸入第1運(yùn)算放大器電路400。
圖5所示是圖4的參考電壓發(fā)生電路401的內(nèi)部結(jié)構(gòu)的電路圖。在圖5中，500是作為第2比較電路的第2運(yùn)算放大器電路，501是作為第1參考電壓發(fā)生電路的Vdd參考用負(fù)載，502是作為第2參考電壓發(fā)生電路的補(bǔ)償用負(fù)載，Vdl是第2參考電壓，Vpoi是第3參考電壓。Vdd參考用負(fù)載501由外部電源Vdd提供電壓，并輸出第2參考電壓Vdl。補(bǔ)償用負(fù)載502由第1參考電壓Vref提供電壓，并輸出第3參考電壓Vpoi。第2運(yùn)算放大器電路500輸出第1參考電壓Vref，并且輸入第2參考電壓Vdl以及第3參考電壓Vpoi。
圖6所示是圖5的Vdd參考用負(fù)載501的結(jié)構(gòu)的電路圖。在圖6中，R1～R4為電阻元件，F(xiàn)1以及F2為熔斷元件。電阻元件R1～R4順次串聯(lián)連接，電阻元件R1的一端與接地電位Vss連接，電阻元件R4的一端與外部電源Vdd連接。從電阻元件R1和電阻元件R2連接的節(jié)點(diǎn)輸出上述第2參考電壓Vdl。作為電阻元件R1～R4，為了控制消耗電流，一般選擇高阻值的電阻元件(直至幾十KΩ)，未被硅化物(salicide)化的多晶硅和擴(kuò)散層被用做電阻元件。電阻元件R3元件與熔斷元件F1并聯(lián)，電阻元件R4與熔斷元件F2并聯(lián)。圖6中所示的與熔斷元件并聯(lián)的2個(gè)電阻元件是串聯(lián)的，也可以再增加分開的電阻數(shù)量，使用不少于3個(gè)的電阻元件串聯(lián)。
圖7所示是圖5的補(bǔ)償用負(fù)載502的結(jié)構(gòu)的電路圖。在圖7中，R5～R8是電阻元件，F(xiàn)3以及F4是熔斷元件。701是進(jìn)行二極管連接的P溝道晶體管。電阻元件R5的一端與接地電位Vss連接。電阻元件R5的另一端與P溝道晶體管701的柵極以及漏極連接，并在此處輸出第3參考電壓Vpoi。P溝道晶體管701的襯底和源極與電阻元件R6的一端連接。P溝道晶體管701的柵極氧化膜采用與存取晶體管101(圖1)的柵極氧化膜同樣膜厚的氧化膜。電阻元件R6另一端與電阻元件R7的一端連接，電阻元件R7的另一端與電阻元件R8的一端連接。電阻元件R6與熔斷元件F3并聯(lián)，電阻元件R7與熔斷元件F4并聯(lián)。第1參考電壓Vref提供給電阻元件R8的另一端。為了控制消耗電流，電阻元件R5～R8一般選擇高阻值的電阻元件(直至幾十KΩ)，未被硅化物化的多晶硅和擴(kuò)散層被用做電阻元件。圖7中所示的與熔斷元件并聯(lián)的2個(gè)電阻元件是串聯(lián)的，也可以再增加分開的電阻數(shù)量，使用不少于3個(gè)的電阻元件串聯(lián)。
圖8所示是圖5的第2運(yùn)算放大器電路500的內(nèi)部結(jié)構(gòu)的電路圖。第2運(yùn)算放大器電路500是普通的差動(dòng)運(yùn)算放大器電路。在圖8中，800、801、802是P溝道晶體管，803、804、805是N溝道晶體管。這些晶體管分別采用比構(gòu)成存儲(chǔ)單元的存取晶體管101(圖1)的柵極氧化膜還厚的氧化膜(3.0nm～7.5nm)。P溝道晶體管800、801為電流反射鏡的結(jié)構(gòu)，它們的漏極分別與N溝道晶體管803、804的漏極連接。外部電源Vdd3提供給P溝道晶體管800、80l的源極。N溝道晶體管803、804的源極與N溝道晶體管805的漏極連接，N溝道晶體管805的源極與接地電位Vss連接，外部電源Vdd3提供給其柵極。第2參考電壓Vdl提供給N溝道晶體管803的柵極，第3參考電壓Vpoi提供給N溝道晶體管804的柵極。P溝道晶體管802的柵極與N溝道晶體管803的漏極連接，外部電源Vdd3提供給其源極，從其漏極輸出第1參考電壓Vref。
圖9所示是圖4的第1運(yùn)算放大器電路400的內(nèi)部結(jié)構(gòu)的電路圖。第1運(yùn)算放大器電路400是普通的差動(dòng)運(yùn)算電路。在圖9中，900、901、902是P溝道晶體管，903、904、905是N溝道晶體管。這些晶體管分別采用比構(gòu)成存儲(chǔ)單元的存取晶體管101(圖1)的柵極氧化膜還厚的氧化膜(3.0nm～7.5nm)。P溝道晶體管900、901為電流反射鏡的結(jié)構(gòu)，它們的漏極分別與N溝道晶體管903、904的漏極連接。外部電源Vdd3提供給P溝道晶體管900、901的源極。N溝道晶體管903、904的源極與N溝道晶體管905的漏極連接，N溝道晶體管905的源極與接地電位Vss連接，外部電源Vdd3提供給其柵極。第1參考電壓Vref供給N溝道晶體管903的柵極，字線電壓WL提供給N溝道晶體管904的柵極。P溝道晶體管902的柵極與N溝道晶體管903的漏極連接，外部電源Vdd3提供給源極，從漏極輸出字線電壓VWL。
接下來，就如上所述結(jié)構(gòu)的半導(dǎo)體存儲(chǔ)器件的動(dòng)作進(jìn)行說明。
圖10所示是存儲(chǔ)陣列部分的動(dòng)作時(shí)序圖以及電位圖。NBL是與位線BL相反的互補(bǔ)位線。行地址譯碼電路201對(duì)外部行地址進(jìn)行解碼，將行地址譯碼信號(hào)XAj、XBj之中預(yù)定的信號(hào)1條1條地置為高電平。之后，按照預(yù)定的時(shí)序，行地址譯碼電路201將字線驅(qū)動(dòng)時(shí)序信號(hào)WDEN置為高電平。在被供給了行地址譯碼信號(hào)XAj、XBj的高電平部分的字線驅(qū)動(dòng)電路200中，3輸入與非門307的輸出信號(hào)變成低電平。在這之外的字線驅(qū)動(dòng)電路中，3輸入與非門307的輸出信號(hào)不會(huì)從高電平發(fā)生改變。在3輸入與非門307的輸出信號(hào)為高電平時(shí)，N溝道晶體管304導(dǎo)通，電平移相器輸出節(jié)點(diǎn)308變成接地電位Vss，P溝道晶體管300導(dǎo)通，N溝道晶體管301截止。此時(shí)，字線WL被施加字線驅(qū)動(dòng)電壓Vwl。
另一方面，如果輸入與非門307的輸出變?yōu)榈碗娖?，則第1倒相器306的輸出信號(hào)變?yōu)楦唠娖?，N溝道晶體管305導(dǎo)通。而且，N溝道晶體管304截止，結(jié)果是電平移相器輸出節(jié)點(diǎn)308被施加字線驅(qū)動(dòng)電壓Vwl。因此，P溝道晶體管300截止，N溝道晶體管301導(dǎo)通。即，字線WL成為接地電位Vss。
如果將字線WL設(shè)定為接地電位Vss，則與之連接的多個(gè)存取晶體管101導(dǎo)通，電容102所蓄積的電荷由位線BL讀出。位線BL都出的電荷，與一般的DRAM的動(dòng)作相同，被讀出放大器等放大。直至位線BL以及互補(bǔ)位線NBL的高電平達(dá)到外部電源Vdd為止進(jìn)行充電，直至低電平達(dá)到接地電位Vss為止進(jìn)行放電。
在字線WL被施加字線驅(qū)動(dòng)電壓Vwl時(shí)，與之連接的多個(gè)存取晶體管101的柵極就被施加字線驅(qū)動(dòng)電壓Vwl。字線驅(qū)動(dòng)電壓Vwl變成比位線BL的高電平、即外部電源Vdd的電壓僅高出預(yù)定電壓的電壓。因此存取晶體管101的溝道漏電，與多個(gè)存取晶體管101的柵極被施加外部電源Vdd時(shí)相比，可以抑制到百分之一左右。
接下來，就字線電壓發(fā)生器202產(chǎn)生字線驅(qū)動(dòng)電壓Vwl的組合加以說明。
圖11所示是各主要電壓對(duì)外部電壓Vdd的依存性曲線圖。在Vdd參考用負(fù)載501中，當(dāng)電阻元件R1、R2的阻值為r1、r2時(shí)，第2參考電壓Vdl為r2×Vdd/(r1+r2)，成為與外部電源成比例的電壓。而且，第2運(yùn)算放大器電路500以使第2參考電壓Vdl和第3參考電壓Vpoi相等的方式產(chǎn)生第1參考電壓Vref。在補(bǔ)償用負(fù)載502中，當(dāng)電阻元件R5的阻值為r5時(shí)，電阻元件R5中流過(r2×Vdd/(r1+r2))/r5＝i(R5)的電流。在圖7中的電壓Vtr上產(chǎn)生由電流i(r5)決定的電壓。
圖12所示是補(bǔ)償用負(fù)載502中的P溝道晶體管701的源極、漏極間的電流(i(R5))與源極、漏極間的電壓Vsd(701)之間的關(guān)系的曲線圖。對(duì)P溝道晶體管701進(jìn)行二極管連接，因此產(chǎn)生的源極、漏極間的電壓Vsd(701)變成接近P溝道晶體管701的閾值電壓(Vt)的電壓，發(fā)生的電壓相對(duì)于電流i(R5)大致成直線增加。因?yàn)樵赑溝道晶體管701上流動(dòng)的電流i(R5)相對(duì)于外部電源Vdd線性地增加，所以圖7中的電壓Vtr如圖11所示，成為從P溝道晶體管701的閾值電壓Vt開始大致線性地增加的電壓。因此，第1參考電壓Vref成為Vpoi(＝Vdl)+Vtr的電壓。
通過適當(dāng)?shù)剡x擇P溝道晶體管701的源極、漏極間電壓Vsd(701)相對(duì)外部電源Vdd的斜率、與電阻元件R8的發(fā)生電壓相對(duì)外部電源Vdd的斜率之和，以及適當(dāng)?shù)剡x擇第2參考電壓Vdl相對(duì)外部電源Vdd的斜率，可以產(chǎn)生外部電源Vdd+ΔV(例如ΔV＝0.4V)的電壓，來作為第1參考電壓Vref。如上所述，可以產(chǎn)生比外部電源Vdd高的電壓來作為第1參考電壓Vref，是由于向第2運(yùn)算放大器電路500供給了外部電源Vdd3(比外部電源Vdd高的電壓)所致。
第1運(yùn)算放大器電路400接受第1參考電壓Vref，輸出與第1參考電壓Vref相同的電壓、即字線驅(qū)動(dòng)電壓Vwl。外部電源Vdd3(比外部電源Vdd還高的電壓)提供給第1運(yùn)算放大器電路400，通過P溝道晶體管902向字線WL提供電流。為了驅(qū)動(dòng)字線WL，P溝道晶體管902采用具有充足電流供給能力的晶體管尺寸。
如上所述，根據(jù)本實(shí)施例，其構(gòu)成為向第1運(yùn)算放大器電路400以及參考電壓發(fā)生電路401提供外部電源Vdd3，因此可以不需要充電泵電路等就能構(gòu)成小電路面積的字線電壓發(fā)生器202。該外部電源Vdd3是高電壓(例如3.3V)電源，向與搭載著采用本實(shí)施例的半導(dǎo)體存儲(chǔ)器件的硅芯片的外部連接的連接I/O提供電壓，同時(shí)向所搭載的模擬模塊(PLL電路、DAC、ADC等)提供電壓，是它們的共用電源，因此可以削減電源端子。
另外，通過將參考電壓發(fā)生電路401構(gòu)成為產(chǎn)生如下電壓，即，產(chǎn)生比與外部電源Vdd成比例的電壓僅高出因P溝道晶體管701進(jìn)行二極管連接而發(fā)生的電壓的電壓，可以消除P溝道晶體管701發(fā)生的電壓對(duì)外部電源Vdd的依存性，可以產(chǎn)生Vdd+ΔV的電壓作為字線WL截止時(shí)的電壓，對(duì)于大范圍的外部電壓Vdd，可以最有效地減少存儲(chǔ)單元截止時(shí)的溝道漏電流。
另外，通過將在字線電壓發(fā)生器202內(nèi)的第1運(yùn)算放大器電路400以及第2運(yùn)算放大器電路500中使用的晶體管形成為、柵極氧化膜比構(gòu)成存儲(chǔ)單元的存取晶體管101還厚的結(jié)構(gòu)，可以確保施加高電壓的字線電壓發(fā)生器202的可靠性。
另外，通過將在字線驅(qū)動(dòng)電路200中使用的晶體管形成為、柵極氧化膜比構(gòu)成存儲(chǔ)單元的存取晶體管101還厚的結(jié)構(gòu)，可以確保施加高電壓的字線驅(qū)動(dòng)電路200的可靠性。
(第2實(shí)施例)接下來，就本發(fā)明的第2實(shí)施例加以說明，本實(shí)施例的字線電壓發(fā)生器202中的補(bǔ)償用負(fù)載和第1實(shí)施例不同。
圖13所示是本發(fā)明的第2實(shí)施例的半導(dǎo)體存儲(chǔ)器件的補(bǔ)償用負(fù)載502′的內(nèi)部結(jié)構(gòu)的電路圖。在圖13中，R9、R10是電阻元件，1300是P溝道晶體管，NBI是老化信號(hào)。而且，對(duì)于與表示第1實(shí)施例中補(bǔ)償用負(fù)載502結(jié)構(gòu)的圖7相同的結(jié)構(gòu)要素，給予了相同的符號(hào)，因此省略其說明。
在圖13中，本實(shí)施例的補(bǔ)償用負(fù)載502′的不同之處是將圖7所示的第1實(shí)施例的補(bǔ)償用負(fù)載502的電阻元件R8分成2個(gè)串聯(lián)的電阻元件R9和R10，電阻元件R10與P溝道晶體管1300并聯(lián)。向電阻元件R10的一端與P溝道晶體管1300的源極以及襯底提供第1參考電壓Vref，電阻元件R10的另一端與P溝道晶體管1300的漏極和電阻元件R9的一端連接。而且，向P溝道晶體管1300的柵極施加老化信號(hào)NBI。
接下來，就本實(shí)施例中的補(bǔ)償用負(fù)載502′的動(dòng)作加以說明。
老化信號(hào)NBI是在老化測(cè)試時(shí)變成低電平的信號(hào)，在通常動(dòng)作時(shí)為高電平。在通常動(dòng)作時(shí)，老化信號(hào)NBI是高電平，因此P溝道晶體管1300截止，并產(chǎn)生與第1實(shí)施例相同的電壓作為第1參考電壓Vref。在老化測(cè)試時(shí)，老化信號(hào)NBI變成低電平，P溝道晶體管1300導(dǎo)通，產(chǎn)生比第1實(shí)施例更低的電壓作為第1參考電壓Vref。
如上所述，根據(jù)本實(shí)施例，在老化測(cè)試時(shí)可以降低第1參考電壓Vref，即、可以降低字線WL的截止電壓。通過這樣的結(jié)構(gòu)，即使在老化測(cè)試時(shí)施加高電壓作為外部電源Vdd，也可以防止對(duì)字線WL施加不必要的高電壓。
如以上說明，根據(jù)本實(shí)施例，通過向字線電壓發(fā)生器提供比提供給存儲(chǔ)單元的外部電源Vdd還高的外部電源Vdd3，并通過將參考電壓發(fā)生電路形成為產(chǎn)生如下電壓，即、產(chǎn)生比與外部電源成比例的電壓高出由于P溝道晶體管進(jìn)行二極管連接而發(fā)生的電壓的電壓，對(duì)于大范圍的外部電壓Vdd，可以最有效地減少存儲(chǔ)單元截止時(shí)的溝道漏電流，可以制作電路面積比較小的半導(dǎo)體存儲(chǔ)器件。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，其特征在于，具備多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，具有漏極與位線連接、柵極分別與多個(gè)字線連接、源極與電容連接的存取晶體管；多個(gè)字線驅(qū)動(dòng)電路，分別與上述多個(gè)字線連接；及字線電壓發(fā)生器，與上述多個(gè)字線驅(qū)動(dòng)電路連接；從外部供給的第1電源供給驅(qū)動(dòng)上述位線的讀出放大器，上述字線電壓發(fā)生器接受上述第1電源以及從外部提供的第2電源的電壓，并產(chǎn)生如下電壓作為字線驅(qū)動(dòng)電壓提供給上述多個(gè)字線驅(qū)動(dòng)電路，該電壓比上述第1電源電壓更接近上述第2電源電壓、且與上述第1電源電壓的差和與上述第2電源電壓的差之間相差一個(gè)預(yù)定電壓。
2.如權(quán)利要求1所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述字線電壓發(fā)生器具備第1比較電路，對(duì)提供給上述字線驅(qū)動(dòng)電路的字線驅(qū)動(dòng)電壓和第1參考電壓進(jìn)行比較，對(duì)上述字線驅(qū)動(dòng)電壓的信號(hào)線和上述第2電源之間的導(dǎo)通進(jìn)行控制；第1參考電壓發(fā)生電路，生成與上述第1電源的電壓成比例的電壓作為第2參考電壓；第2參考電壓發(fā)生電路，從第2節(jié)點(diǎn)生成第3參考電壓，所述第2節(jié)點(diǎn)通過進(jìn)行二極管連接的晶體管與施加上述第1參考電壓的第1節(jié)點(diǎn)連接；及第2比較電路，對(duì)上述第2參考電壓和上述第3參考電壓進(jìn)行比較，從而決定上述第1參考電壓。
3.如權(quán)利要求2所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述第1電源的電壓具有正極性，上述第2電源電壓比上述第1電源電壓高。
4.如權(quán)利要求3所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述第1參考電壓發(fā)生電路利用電阻對(duì)上述第1電源和接地之間的電壓進(jìn)行分壓來生成上述第2參考電壓，上述第2參考電壓發(fā)生電路，在上述第1節(jié)點(diǎn)和上述第2節(jié)點(diǎn)之間，具有與進(jìn)行二極管連接的上述晶體管串聯(lián)的第1電阻元件、及連接在上述第2節(jié)點(diǎn)和接地之間的第2電阻元件，基于在上述第2電阻元件兩端產(chǎn)生的電壓生成上述第3參考電壓。
5.如權(quán)利要求3所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述存取晶體管是P溝道晶體管。
6.如權(quán)利要求2所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，構(gòu)成上述第1及第2比較電路的晶體管的柵極氧化膜的膜厚，比上述存取晶體管的柵極氧化膜的膜厚還厚。
7.如權(quán)利要求2所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述半導(dǎo)體存儲(chǔ)器件與邏輯電路混合搭載在同一半導(dǎo)體芯片中，上述半導(dǎo)體芯片具有多個(gè)用于與外部連接的輸入輸出部(I/O)，提供給上述多個(gè)I/O的電源與上述第2電源是共用的。
8.如權(quán)利要求2所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述半導(dǎo)體存儲(chǔ)器件與模擬電路混合搭載在同一半導(dǎo)體芯片中，提供給上述模擬電路的電源與上述第2電源是共用的。
9.如權(quán)利要求7所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，構(gòu)成上述第1及第2比較電路的晶體管的柵極氧化膜的膜厚比上述存取晶體管的柵極氧化膜的膜厚還厚，構(gòu)成上述第1及第2比較電路的晶體管的柵極氧化膜是在與制造構(gòu)成上述多個(gè)I/O的晶體管的柵極氧化膜相同的制造工序制造的。
10.如權(quán)利要求8所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，構(gòu)成上述第1及第2比較電路的晶體管的柵極氧化膜的膜厚比上述存取晶體管的柵極氧化膜的膜厚還厚，構(gòu)成上述第1及第2比較電路的晶體管的柵極氧化膜是在與制造構(gòu)成上述模擬電路的晶體管的柵極氧化膜相同的制造工序制造的。
11.如權(quán)利要求6所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，構(gòu)成上述多個(gè)字線驅(qū)動(dòng)電路的晶體管的柵極氧化膜，是在與制造構(gòu)成上述第1及第2比較電路的晶體管的柵極氧化膜相同的制造工序制造的。
12.如權(quán)利要求7所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，構(gòu)成上述多個(gè)字線驅(qū)動(dòng)電路的晶體管的柵極氧化膜，是在與制造構(gòu)成上述第1及第2比較電路的晶體管的柵極氧化膜、及構(gòu)成上述多個(gè)I/O的晶體管的柵極氧化膜相同的制造工序制造的。
13.如權(quán)利要求8所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，構(gòu)成上述多個(gè)字線驅(qū)動(dòng)電路的晶體管的柵極氧化膜，是在與制造構(gòu)成上述第1及第2比較電路的晶體管的柵極氧化膜、及構(gòu)成上述模擬電路的晶體管的氧化膜相同的制造工序制造的。
14.如權(quán)利要求5所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的電容元件由第2的P溝道晶體管構(gòu)成。
15.如權(quán)利要求11所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述半導(dǎo)體存儲(chǔ)器件是通過普通的邏輯工藝制造的。
16.如權(quán)利要求2所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述字線驅(qū)動(dòng)電壓大致比上述第1電源的電壓高0.4V。
17.如權(quán)利要求5所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述進(jìn)行二極管連接的晶體管是具有與上述存取晶體管相同結(jié)構(gòu)的P溝道晶體管，上述字線驅(qū)動(dòng)電壓比與上述第1電源電壓成比例的電壓僅高出因進(jìn)行二極管連接的晶體管的二極管連接而產(chǎn)生的發(fā)生電壓部分。
18.如權(quán)利要求1所記載的半導(dǎo)體存儲(chǔ)器件，其特征在于，上述字線電壓發(fā)生器，在輸入的控制信號(hào)為第1電壓電平時(shí)，產(chǎn)生上述第1電源電壓加上第1補(bǔ)償電壓后的電壓，在上述控制信號(hào)為第2電壓電平時(shí)，產(chǎn)生上述第1電源電壓加上比第1補(bǔ)償電壓還低的第2補(bǔ)償電壓后的電壓。
全文摘要
本發(fā)明提供一種電路面積較小的、可以提高存儲(chǔ)單元的數(shù)據(jù)保持特性的半導(dǎo)體存儲(chǔ)器件。在字線電壓發(fā)生器中，將比提供給存儲(chǔ)單元的第1電源電壓Vdd還高的第2電源電壓Vdd3施加給第1運(yùn)算放大器電路及參考電壓發(fā)生電路，參考電壓發(fā)生電路產(chǎn)生的電壓比與第1電源電壓Vdd成比例的電壓還高出因?qū)溝道晶體管進(jìn)行二極管連接而產(chǎn)生的發(fā)生電壓，作為第1參考電壓Vref，第1運(yùn)算放大器電路輸出與第1參考電壓Vref相等的電壓，作為字線驅(qū)動(dòng)電壓Vwl。因此，不需要充電泵電路等就能減少存儲(chǔ)單元截止時(shí)的漏電流。
文檔編號(hào)G11C7/06GK1467747SQ0313834
公開日2004年1月14日 申請(qǐng)日期2003年5月27日 優(yōu)先權(quán)日2002年5月28日
發(fā)明者折笠憲一 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社