專利名稱：?jiǎn)我晃痪€半導(dǎo)體存儲(chǔ)元件的感測(cè)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明提供一種感測(cè)電路(Sense Out Circuit)，尤指一種使用于單一位線的半導(dǎo)體存儲(chǔ)元件、且包含有一電壓維持模塊(Keeper)的感測(cè)電路。
背景技術(shù)：
在目前市面上的各種電子產(chǎn)品中，存儲(chǔ)器向來為其中十分重要而不可或缺的元件之一。存儲(chǔ)器依照存儲(chǔ)數(shù)據(jù)方式的不同可分為易失性存儲(chǔ)器及非易失性存儲(chǔ)器兩大類，其中易失性存儲(chǔ)器是指存儲(chǔ)于該存儲(chǔ)器中的數(shù)字?jǐn)?shù)據(jù)于切斷電源供應(yīng)之后即會(huì)消失不見的數(shù)據(jù)存儲(chǔ)裝置，易失性存儲(chǔ)器的優(yōu)點(diǎn)在于其存取速度快，常用來作為高速的處理單元與其他電路之間的緩沖器，但是易失性存儲(chǔ)器卻具有無法在切斷電源供應(yīng)的狀態(tài)下繼續(xù)保有數(shù)據(jù)，例如DRAM、SDRAM等產(chǎn)品均屬于易失性存儲(chǔ)器的一種。而非易失性存儲(chǔ)器則指存儲(chǔ)于該存儲(chǔ)器中的數(shù)字?jǐn)?shù)據(jù)于切斷電源供應(yīng)之后仍能夠繼續(xù)保存的數(shù)據(jù)存儲(chǔ)裝置，非易失性存儲(chǔ)器的優(yōu)點(diǎn)即在于其能在切斷電源供應(yīng)的狀態(tài)下持續(xù)保有數(shù)據(jù)，而缺點(diǎn)則為其存取速度不似易失性存儲(chǔ)器一般快速，如ROM、快閃存儲(chǔ)器等產(chǎn)品則屬于非易失性存儲(chǔ)器的范疇。
存儲(chǔ)器應(yīng)用的領(lǐng)域非常廣泛，除了在一般個(gè)人電腦中發(fā)揮作為數(shù)據(jù)存儲(chǔ)裝置的功能之外，隨著信息科技產(chǎn)業(yè)的日漸成熟，上述的各式各樣的存儲(chǔ)器均被大量地運(yùn)用于如筆記型電腦、個(gè)人數(shù)字助理(Personal DigitalAssistant，PDA)、移動(dòng)電話、數(shù)字照相機(jī)等的電子產(chǎn)品當(dāng)中，以作為上述各種電子產(chǎn)品存儲(chǔ)數(shù)字?jǐn)?shù)據(jù)的工具。
一般來說，設(shè)置于一電子產(chǎn)品中的存儲(chǔ)器會(huì)依照該電子產(chǎn)品的控制信號(hào)來進(jìn)行下列數(shù)種主要的操作模式，即寫入模式(Write Mode or ProgramMode)、擦除模式(Erase Mode)、及讀取模式(Read Mode)。其中在寫入模式中，該電子產(chǎn)品會(huì)依照上述控制信號(hào)的指示將數(shù)字?jǐn)?shù)據(jù)寫入該存儲(chǔ)器中特定的存儲(chǔ)地址中；在擦除模式中，該電子產(chǎn)品會(huì)依照上述控制信號(hào)的指示將該存儲(chǔ)器中特定的存儲(chǔ)地址中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)予以清除；而在讀取模式中，該電子產(chǎn)品則會(huì)依照上述控制信號(hào)的指示將該存儲(chǔ)器中特定的存儲(chǔ)地址中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)讀取出來。
在一存儲(chǔ)器當(dāng)中，通常包含有一感測(cè)電路(Sense Out Circuit or SensingAmplifier)，電連接于該存儲(chǔ)器中用來存儲(chǔ)數(shù)字?jǐn)?shù)據(jù)的存儲(chǔ)器單元陣列，以依照控制信號(hào)的指示將該存儲(chǔ)器單元陣列中特定的存儲(chǔ)地址所存儲(chǔ)的數(shù)據(jù)讀取出來。在1998 Symposium on VLSI Circuits Digest of Technical Papers第158～161頁中即揭露了一感測(cè)電路的結(jié)構(gòu)，請(qǐng)參閱圖1，圖1中顯示現(xiàn)有技術(shù)的單一位線只讀存儲(chǔ)器(Single Bit Line ROM)的感測(cè)電路的電路圖。于圖1中，該只讀存儲(chǔ)器包含有一感測(cè)電路10及一存儲(chǔ)器單元陣列20，其中存儲(chǔ)器單元陣列20包含有多個(gè)存儲(chǔ)器單元22，存儲(chǔ)器單元22的地址是經(jīng)由多條字元線(Word Line)WL1～WLn及多條位線BL1～BLm來定義，亦即每一條字元線及每一條位線的交叉處均具有一存儲(chǔ)器單元22電連接至該字元線及該位線。圖1中，存儲(chǔ)器單元22為一NMOS電晶體，其漏極電連接于該位線，其門極電連接于該字元線，而其源極則接地。
接下來將以上述的位線BL1～BLm中的其中一條為例(例如位線BL1)進(jìn)行說明，位線BL1電連接于感測(cè)電路10，感測(cè)電路10包含有一第一預(yù)先充電模塊12，電連接于位線BL1，用來對(duì)位線BL1進(jìn)行預(yù)先充電，此處第一預(yù)先充電模塊12為一NMOS電晶體，其漏極電連接于位線BL1，其門極電連接于一控制信號(hào)Y1b，其源極則接地，用來將位線BL1預(yù)先充電至0V；一選擇模塊14，電連接于位線Y1b及一數(shù)據(jù)線DL之間，用來依據(jù)互補(bǔ)的控制信號(hào)Y1及Y1b將位線Y1b的信號(hào)傳送至數(shù)據(jù)線DL，此處選擇模塊14為由一NMOS電晶體及一PMOS電晶體所組成的傳輸門(TransmissionGate)，并由控制信號(hào)Y1及Y1b控制其開閉；一第二預(yù)先充電模塊16，用來對(duì)數(shù)據(jù)線DL進(jìn)行預(yù)先充電，此處第二預(yù)先充電模塊16為一PMOS電晶體，其漏極電連接于數(shù)據(jù)線DL，其門極電連接于一控制信號(hào)PRE，其源極則電連接于一電源供應(yīng)電壓VDD，用來將數(shù)據(jù)線DL預(yù)先充電至VDD；以及一感測(cè)閂鎖模塊18，如圖1所示，電連接于數(shù)據(jù)線DL，用來感測(cè)數(shù)據(jù)線DL上的數(shù)字信號(hào)并閂鎖該數(shù)字信號(hào)以于一輸出信號(hào)線OUT上產(chǎn)生一輸出信號(hào)。
請(qǐng)注意，于上一段中雖僅以一條位線BL1為例說明，但是于實(shí)際應(yīng)用中通常會(huì)有多條位線分別通過選擇模塊14電連接于同一條數(shù)據(jù)線DL上，如圖1所示。
接下來將說明圖1中只讀存儲(chǔ)器利用感測(cè)電路10讀取數(shù)據(jù)的流程。當(dāng)該只讀存儲(chǔ)器欲讀取存儲(chǔ)器單元陣列20中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)時(shí)，其控制單元(未顯示于圖1中)會(huì)利用控制信號(hào)控制第一預(yù)先充電模塊12以將與所欲讀取的地址相對(duì)應(yīng)的位線(例如位線BL1)預(yù)先充電至0V，再利用控制信號(hào)Y1及Y1b開啟選擇模塊14。接下來，再利用控制信號(hào)PRE控制第二預(yù)先充電模塊16以將數(shù)據(jù)線DL及位線BL1預(yù)先充電至VDD。最后，其控制單元會(huì)將高電位輸入至與所欲讀取的地址相對(duì)應(yīng)的字元線(例如字元線WL1)，以將被選取的存儲(chǔ)器單元22(此時(shí)為字元線WL1及位線BL1的交叉處的存儲(chǔ)器單元22)中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)，通過位線BL1、數(shù)據(jù)線DL、及感測(cè)閂鎖模塊18輸出至輸出信號(hào)線OUT。
然而，圖1中的感測(cè)電路10卻具有以下重大的缺陷。首先，當(dāng)存儲(chǔ)器單元22中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)為邏輯值“0”時(shí)，存儲(chǔ)器單元22被程序化于低臨界電壓(Low Threshold Voltage)的狀態(tài)，此時(shí)若欲將此一存儲(chǔ)器單元22中所存儲(chǔ)的邏輯值“0”讀取出來的話，被選取的位線BL1及數(shù)據(jù)線DL必須先被充電至VDD，再經(jīng)由被開啟的存儲(chǔ)器單元22連接至地的路徑放電至0V，才能完成讀取的動(dòng)作。由于位線BL1電連接于十分大量的存儲(chǔ)器單元22而數(shù)據(jù)線DL亦電連接于許多的選擇模塊14，因此位線BL1及數(shù)據(jù)線DL均因具有十分長(zhǎng)的布局圖形而代表著非常大的寄生電容。故于讀取邏輯值“0”的過程當(dāng)中，不論是第二預(yù)先充電模塊16或者是被選取的存儲(chǔ)器單元22均須對(duì)位線BL1及數(shù)據(jù)線DL的龐大電容充放電，而這將造成該只讀存儲(chǔ)器讀取數(shù)據(jù)的速度受到很大的限制。同時(shí)對(duì)位線BL1及數(shù)據(jù)線DL的龐大電容進(jìn)行充放電，亦將造成十分大量的動(dòng)態(tài)功率(Active Power)消耗。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種使用于一單一位線的半導(dǎo)體存儲(chǔ)元件、且包含有一電壓維持模塊(Keeper)的感測(cè)電路，以解決上述現(xiàn)有的問題。
根據(jù)本發(fā)明一方面，提供一種半導(dǎo)體存儲(chǔ)元件的感測(cè)電路，用來感測(cè)該半導(dǎo)體存儲(chǔ)元件的存儲(chǔ)器單元中所存儲(chǔ)的邏輯數(shù)據(jù)，該存儲(chǔ)器單元電連接于一位線，該感測(cè)電路包含有一第一預(yù)先充電模塊，電連接于該位線，用來對(duì)該位線進(jìn)行預(yù)先充電；一選擇模塊，電連接于該位線及一第一數(shù)據(jù)線之間，用來依據(jù)一第一控制信號(hào)將該位線的信號(hào)傳送至該第一數(shù)據(jù)線，并隔離該位線及該第一數(shù)據(jù)線的電容；一第二預(yù)先充電模塊，電連接于該第一數(shù)據(jù)線，用來對(duì)該第一數(shù)據(jù)線進(jìn)行預(yù)先充電；一第一電壓維持模塊，電連接于該第一數(shù)據(jù)線，用來在該存儲(chǔ)器單元中存儲(chǔ)邏輯值“1”時(shí)，將該第一數(shù)據(jù)線的信號(hào)維持于高電壓電平；一隔離模塊，電連接于該第一數(shù)據(jù)線及一第二數(shù)據(jù)線之間，用來依據(jù)一第二控制信號(hào)將該第一數(shù)據(jù)線的信號(hào)傳送至該第二數(shù)據(jù)線，并隔離該第一數(shù)據(jù)線及該第二數(shù)據(jù)線的電容；以及一第三預(yù)先充電模塊，電連接于該第二數(shù)據(jù)線，用來對(duì)該第二數(shù)據(jù)線進(jìn)行預(yù)先充電。
本發(fā)明的感測(cè)電路利用一選擇模塊及一隔離模塊的設(shè)計(jì)，于該存儲(chǔ)器單元中存儲(chǔ)邏輯值“1”時(shí)，將一位線及一第一數(shù)據(jù)線之間的寄生電容、以及該第一數(shù)據(jù)線及一第二數(shù)據(jù)線之間的寄生電容隔離開來，并利用一電壓維持模塊將數(shù)據(jù)線上的信號(hào)維持于高電壓電平，如此則數(shù)據(jù)線上的寄生電容效應(yīng)將不似現(xiàn)有技術(shù)的感測(cè)電路一般龐大，進(jìn)而能夠減少讀取數(shù)據(jù)所須的時(shí)間。


圖1為現(xiàn)有的單一位線只讀存儲(chǔ)器的感測(cè)電路的電路圖。
圖2為本發(fā)明的單一位線半導(dǎo)體存儲(chǔ)元件的感測(cè)電路的電路圖。
圖3為圖2中的感測(cè)電路在讀取邏輯數(shù)據(jù)“1”的時(shí)序圖。
圖4為圖2中的感測(cè)電路在讀取邏輯數(shù)據(jù)“0”的時(shí)序圖。
具體實(shí)施例方式
請(qǐng)參閱圖2，圖2中顯示本發(fā)明的單一位線半導(dǎo)體存儲(chǔ)元件的感測(cè)電路的電路圖。于圖2中，該半導(dǎo)體存儲(chǔ)元件包含有一感測(cè)電路30及一存儲(chǔ)器單元陣列50，其中存儲(chǔ)器單元陣列50與上述現(xiàn)有技術(shù)的圖1中的存儲(chǔ)器單元陣列20相同，存儲(chǔ)器單元陣列50包含有多個(gè)存儲(chǔ)器單元52，存儲(chǔ)器單元52的地址是經(jīng)由多條字元線WL1～W1n及多條位線BL1-BLm來定義，亦即每一條字元線及每一條位線的交叉處均具有一存儲(chǔ)器單元52電連接至該字元線及該位線。在圖2中存儲(chǔ)器單元52為一NMOS電晶體，其漏極電連接于該位線，其門極電連接于該字元線，而其源極則接地。
接下來將以上述的位線BL1～BLm中的其中一條為例(例如位線BL1)進(jìn)行說明。圖2中，位線BL1電連接于感測(cè)電路30，感測(cè)電路30包含有一第一預(yù)先充電模塊32，電連接于位線BL1，用來對(duì)位線BL1進(jìn)行預(yù)先充電；一選擇模塊34，電連接于位線BL1及一第一數(shù)據(jù)線DL1之間，用來依據(jù)一第一控制信號(hào)Y1將位線BL1的信號(hào)傳送至第一數(shù)據(jù)線DL1，并隔離位線BL1及第一數(shù)據(jù)線DL1的電容；一第二預(yù)先充電模塊36，電連接于第一數(shù)據(jù)線DL1，用來對(duì)第一數(shù)據(jù)線DL1進(jìn)行預(yù)先充電；一第一電壓維持模塊(Keeper)38，電連接于第一數(shù)據(jù)線DL1，用來于所欲讀取的存儲(chǔ)器單元52中存儲(chǔ)邏輯值“1”時(shí)，將第一數(shù)據(jù)線DL1的信號(hào)維持于高電壓電平；一隔離模塊40，電連接于第一數(shù)據(jù)線DL1及一第二數(shù)據(jù)線DL2之間，用來依據(jù)一第二控制信號(hào)SAIB將第一數(shù)據(jù)線DL1的信號(hào)傳送至第二數(shù)據(jù)線DL2，并隔離第一數(shù)據(jù)線DL1及第二數(shù)據(jù)線DL2的電容；以及一第三預(yù)先充電模塊42，電連接于第二數(shù)據(jù)線DL2，用來對(duì)第二數(shù)據(jù)線DL2進(jìn)行預(yù)先充電。
請(qǐng)注意，于先前段落中雖僅以一條位線BL1為例說明，但是在實(shí)際應(yīng)用中通常會(huì)有多條位線分別通過選擇模塊34電連接于同一條第一數(shù)據(jù)線DL1上，如圖2所示。
如圖2所示，于本實(shí)施例中，第一預(yù)先充電模塊32為一NMOS電晶體，其漏極電連接于位線BL1，其門極電連接于第一控制信號(hào)Y1的反相信號(hào)Y1b，其源極則接地，第一預(yù)先充電模塊32會(huì)依據(jù)第一控制信號(hào)Y1的反相信號(hào)Y1b的控制而開啟以對(duì)位線BL1進(jìn)行預(yù)先充電。選擇模塊34為一NMOS電晶體，其漏極電連接于第一數(shù)據(jù)線DL1，其門極電連接于第一控制信號(hào)Y1，其源極則電連接于位線BL1。第二預(yù)先充電模塊36為一PMOS電晶體，其漏極電連接于第一數(shù)據(jù)線DL1，其門極電連接于第二控制信號(hào)SAIB，其源極則電連接于一電源供應(yīng)電壓VDD，第二預(yù)先充電模塊36會(huì)依據(jù)第二控制信號(hào)SAIB的控制而開啟以對(duì)第一數(shù)據(jù)線DL1進(jìn)行預(yù)先充電。隔離模塊40為一NMOS電晶體，其漏極電連接于第二數(shù)據(jù)線DL2，其門極電連接于第二控制信號(hào)SAIB，其源極則電連接于第一數(shù)據(jù)線DL1。而第三預(yù)先充電模塊42為一PMOS電晶體，其漏極電連接于第二數(shù)據(jù)線DL2，其門極電連接于第二控制信號(hào)SAIB，其源極則電連接于電源供應(yīng)電壓VDD，第三預(yù)先充電模塊42則會(huì)依據(jù)第二控制信號(hào)SAIB的控制而開啟以對(duì)第二數(shù)據(jù)線DL2進(jìn)行預(yù)先充電。
又如圖2所示，在本實(shí)施例中，第一電壓維持模塊38則包含有一PMOS電晶體54，其源極電連接于電源供應(yīng)電壓VDD，其漏極電連接于第一數(shù)據(jù)線DL1；以及一NAND邏輯門56，包含有二輸入端及一輸出端，該二輸入端電連接于第一數(shù)據(jù)線DL1，該輸出端電連接于PMOS電晶體54的門極。在如上述的第一電壓維持模塊38的組態(tài)下，當(dāng)位于第一數(shù)據(jù)線DL1上的信號(hào)為一較接近電源供應(yīng)電壓VDD的電壓值時(shí)，由于NAND邏輯門56會(huì)將此一電壓值判斷為邏輯值“1”，故NAND邏輯門56的輸出端會(huì)輸出邏輯值“0”(即0V)，而PMOS電晶體54則會(huì)因此開啟，使得電源供應(yīng)電壓VDD會(huì)持續(xù)通過PMOS電晶體54的通道對(duì)第一數(shù)據(jù)線DL1進(jìn)行充電，而使第一數(shù)據(jù)線DL1上的信號(hào)趨近于VDD而維持于高電壓電平。而當(dāng)位于第一數(shù)據(jù)線DL1上的信號(hào)為一較接近接地值(0V)的電壓值時(shí)，由于NAND邏輯門56會(huì)將此一電壓值判斷為邏輯值“0”，故NAND邏輯門56的輸出端會(huì)輸出邏輯值“1”(即VDD)，而PMOS電晶體54則會(huì)因此關(guān)閉，使得第一電壓維持模塊38不會(huì)對(duì)第一數(shù)據(jù)線DL1造成任何影響。
為了使本發(fā)明的感測(cè)電路30讀取數(shù)據(jù)的速度更快，感測(cè)電路30亦可另包含有一第二電壓維持模塊44及一波形整形模塊(Waveform ReshapeModule)46，如圖2所示。其中第二電壓維持模塊44電連接于第二數(shù)據(jù)線DL2，用來于所欲讀取的存儲(chǔ)器單元52中存儲(chǔ)邏輯值“1”時(shí)，將第二數(shù)據(jù)線DL2的信號(hào)維持于高電壓電平。而波形整形模塊46則電連接于第二數(shù)據(jù)線DL2，用來感測(cè)第二數(shù)據(jù)線DL2的信號(hào)以于一輸出信號(hào)線OUT產(chǎn)生一輸出信號(hào)。
如圖2所示，于本實(shí)施例中，第二電壓維持模塊44的組態(tài)及功能與第一電壓維持模塊38相同，包含有一PMOS電晶體58，其源極電連接于電源供應(yīng)電壓VDD，其漏極電連接于第二數(shù)據(jù)線DL2；以及一NAND邏輯門60，包含有二輸入端及一輸出端，該二輸入端電連接于第二數(shù)據(jù)線DL2，該輸出端電連接于PMOS電晶體58的門極。在如上述的第一電壓維持模塊44的組態(tài)下，當(dāng)位于第二數(shù)據(jù)線DL2上的信號(hào)為一較接近電源供應(yīng)電壓VDD的電壓值時(shí)，由于NAND邏輯門60會(huì)將此一電壓值判斷為邏輯值“1”，故NAND邏輯門60的輸出端會(huì)輸出邏輯值“0”(即0V)，而PMOS電晶體58則會(huì)因此開啟，使得電源供應(yīng)電壓VDD會(huì)持續(xù)通過PMOS電晶體58的通道對(duì)第二數(shù)據(jù)線DL2進(jìn)行充電，而使第二數(shù)據(jù)線DL2上的信號(hào)趨近于VDD而維持于高電壓電平。而當(dāng)位于第二數(shù)據(jù)線DL2上的信號(hào)為一較接近接地值(0V)的電壓值時(shí)，由于NAND邏輯門60會(huì)將此一電壓值判斷為邏輯值“0”，故NAND邏輯門60的輸出端會(huì)輸出邏輯值“1”(即VDD)，而PMOS電晶體58則會(huì)因此關(guān)閉，使得第二電壓維持模塊44不會(huì)對(duì)第二數(shù)據(jù)線DL2造成任何影響。
又如圖2所示，于本實(shí)施例中，波形整形模塊46包含有一第一反向器62，包含有一輸入端及一輸出端，第一反向器62的輸入端電連接于第二數(shù)據(jù)線DL2；一第二反向器64，包含有一輸入端及一輸出端，第二反向器64的輸入端電連接于輸出信號(hào)線OUT；一第一NMOS電晶體66，其漏極電連接于第二數(shù)據(jù)線DL2，其門極電連接于第二反向器64的輸出端；以及一第二NMOS電晶體68，其漏極電連接于輸出信號(hào)線OUT，其門極電連接于第一反向器62的輸出端。于如上述的波形整形模塊46的組態(tài)下，當(dāng)波形整形模塊46被使能(Enable)時(shí)，其會(huì)感測(cè)位于第二數(shù)據(jù)線DL2上的信號(hào)，而經(jīng)由波形整形模塊46中由二反向器62、64及二NMOS電晶體66、68所組成的電路組態(tài)，在輸出信號(hào)線OUT上產(chǎn)生相對(duì)應(yīng)于所欲讀取的存儲(chǔ)器單元52中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)的輸出信號(hào)。
請(qǐng)注意，依據(jù)電路設(shè)計(jì)上的需要，波形整形模塊46亦可包含有一第三NMOS電晶體70，其漏極電連接于第一NMOS電晶體66的源極，其門極電連接于一第三控制信號(hào)SAE，其源極則接地；以及一第四NMOS電晶體72，其漏板電連接于第二NMOS電晶體68的源極，其門極電連接于第三控制信號(hào)SAE，其源極亦接地。此處第三NMOS電晶體70及第四NMOS電晶體72的功能在于依據(jù)第三控制信號(hào)SAE來開啟及關(guān)閉其通道，以使波形整形模塊46使能(Enable)及禁止(Disable)，換句話話，第三及第四NMOS電晶體70、72用來控制波形整形模塊46功能的啟動(dòng)。波形整形模塊46亦可包含有一第四預(yù)先充電模塊74，電連接于輸出信號(hào)線OUT，用來對(duì)輸出信號(hào)線OUT進(jìn)行預(yù)先充電，此處第四預(yù)先充電模塊74為一PMOS電晶體，其漏極電連接于輸出信號(hào)線OUT，其門極電連接于第二控制信號(hào)SAIB，其源極則電連接于電源供應(yīng)電壓VDD，第四預(yù)先充電模塊74會(huì)依據(jù)第二控制信號(hào)SAIB的控制而開啟以對(duì)輸出信號(hào)線OUT進(jìn)行預(yù)先充電。
最后，如圖2所示，波形整形模塊46另包含有一PMOS電晶體76，其漏極電連接于輸出信號(hào)線OUT，其門極電連接于第二電壓維持模塊44的NAND邏輯門60的輸出端，其源極則電連接于電源供應(yīng)電壓VDD。在此組態(tài)下，當(dāng)位于第二數(shù)據(jù)線DL2上的信號(hào)為一較接近電源供應(yīng)電壓VDD的電壓值時(shí)，由于NAND邏輯門60會(huì)將此一電壓值判斷為邏輯值“1”，故NAND邏輯門60的輸出端會(huì)輸出邏輯值“0”(即0V)，而PMOS電晶體76則會(huì)因此開啟，使得電源供應(yīng)電壓VDD會(huì)持續(xù)通過PMOS電晶體76的通道對(duì)輸出信號(hào)線OUT進(jìn)行充電，而使輸出信號(hào)線OUT上的信號(hào)趨近于VDD而維持于高電壓電平。而當(dāng)位于第二數(shù)據(jù)線DL2上的信號(hào)為一較接近接地值(0V)的電壓值時(shí)，由于NAND邏輯門60會(huì)將此一電壓值判斷為邏輯值“0”，故NAND邏輯門60的輸出端會(huì)輸出邏輯值“1”(即VDD)，而PMOS電晶體76則會(huì)因此關(guān)閉，使得第二電壓維持模塊44不會(huì)對(duì)輸出信號(hào)線OUT造成任何影響。
接下來請(qǐng)參閱圖2、圖3及圖4以詳細(xì)說明本發(fā)明的感測(cè)電路30的操作原理，圖3中顯示本發(fā)明的感測(cè)電路30在讀取存儲(chǔ)器單元陣列50中其中一個(gè)存儲(chǔ)器單元52(例如字元線WL1及位線BL1的交叉處的存儲(chǔ)器單元52)中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)“1”時(shí)，圖2中各個(gè)控制信號(hào)及信號(hào)線的時(shí)序圖，而圖4中則顯示讀取該存儲(chǔ)器單元52中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)“0”時(shí)的時(shí)序圖。圖3及圖4中分別依序列出第一控制信號(hào)Y1、第二控制信號(hào)SAIB、第三控制信號(hào)SAE、位線BL1的信號(hào)、第一數(shù)據(jù)線DL1的信號(hào)、第二數(shù)據(jù)線DL2的信號(hào)、及輸出信號(hào)線OUT的信號(hào)。
請(qǐng)注意，為了說明及比較的方便，在圖3及圖4當(dāng)中分別將三個(gè)主動(dòng)的控制信號(hào)Y1、SAIB、SAE放置于同一時(shí)間軸上，而將其他被動(dòng)的信號(hào)BL1、DL1、DL2、及OUT放置于另一時(shí)間軸上。而在本實(shí)施例中，上述的第一控制信號(hào)Y1的反相信號(hào)Y1b由于與第一控制信號(hào)Y1呈互補(bǔ)，故無須列于圖3及圖4中，又字元線WL1的信號(hào)與第一控制信號(hào)Y1為同步，故亦不在圖3及圖4中列出。
接下來請(qǐng)參閱圖3以說明本發(fā)明的感測(cè)電路30在讀取存儲(chǔ)器單元陣列50的存儲(chǔ)器單元52中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)“1”時(shí)的動(dòng)作原理，此時(shí)該存儲(chǔ)器單元52處于高臨界電壓狀態(tài)。在開始讀取動(dòng)作之前，第一控制信號(hào)Y1為邏輯值“0”(即0V，而因此其反相信號(hào)Y1b為邏輯值“1”，即VDD)、第二控制信號(hào)SAIB為邏輯值“0”、第三控制信號(hào)SAE為邏輯值“0”、而字元線WL1的信號(hào)與第一控制信號(hào)同步故為邏輯值“0”。在此狀態(tài)下，邏輯模塊34及隔離模塊40會(huì)被關(guān)閉，而第一、第二、第三及第四預(yù)先充電模塊32、36、42、74則會(huì)被開啟，而使得位線BL1被預(yù)先充電至0V，且第一數(shù)據(jù)線DL1、第二數(shù)據(jù)線DL2、及輸出信號(hào)線OUT均被預(yù)先充電至VDD。
當(dāng)開始讀取動(dòng)作后，首先第一控制信號(hào)Y1及字元線WL1同時(shí)被切換為邏輯值“1”，則第一預(yù)先充電模塊32會(huì)被關(guān)閉而選擇模塊34則被開啟，但是由于存儲(chǔ)器單元52乃處于高臨界電壓狀態(tài)故仍保持于關(guān)閉狀態(tài)，此時(shí)位線BL1上的信號(hào)會(huì)開始往上升，然而由于邏輯模塊34的作用，位線BL1上的信號(hào)最多只能到達(dá)(VDD-VTH)(此處為選擇模塊34的臨界電壓)。
接下來，第二控制信號(hào)SAIB將會(huì)被切換為邏輯值“1”，則第二、第三、第四預(yù)先充電模塊36、42、74均會(huì)被關(guān)閉，而隔離模塊40則被開啟，此時(shí)由于位于第一數(shù)據(jù)線DL1及第二數(shù)據(jù)線DL2上的信號(hào)是小于VDD卻較接近于VDD，則第一及第二電壓維持模塊38、44將發(fā)揮功用，開始將第一數(shù)據(jù)線DL1及第二數(shù)據(jù)線DL2上的信號(hào)逐漸往VDD的方向提升，同時(shí)由于選擇模塊34及隔離模塊40均處于飽和狀態(tài)(Saturation)，流過該二者的電流量非常小，而使得選擇模塊34及隔離模塊40表現(xiàn)出大電阻的特性，因而能夠?qū)⑽痪€BL1和第一數(shù)據(jù)線DL1的電容、以及第一數(shù)據(jù)線DL1和第二數(shù)據(jù)線DL2的電容隔離開來，如此則位線BL1上的龐大的寄生電容將不易與第一數(shù)據(jù)線DL1進(jìn)行電荷分配，使得第一及第二電壓維持模塊38、44更能發(fā)揮其功能。同樣地，此時(shí)第二電壓維持模塊44亦能通過PMOS電晶體76的作用而將輸出信號(hào)線OUT維持在VDD。
最后，當(dāng)?shù)诙?shù)據(jù)線DL2上的信號(hào)到達(dá)適當(dāng)?shù)臄?shù)值后，第三控制信號(hào)將會(huì)被切換至邏輯值“1”，則波形整形模塊46將由于第三及第四NMOS電晶體的開啟而開始動(dòng)作，在通過由二反向器62、64及二NMOS電晶體66、68所組成的電路組態(tài)的作用后，第二數(shù)據(jù)線DL2及輸出信號(hào)線OUT上的信號(hào)將快速地穩(wěn)定在VDD，如此則可于輸出信號(hào)線OUT上讀取出邏輯值“1”的輸出信號(hào)，而完成了數(shù)據(jù)讀取的動(dòng)作。當(dāng)數(shù)據(jù)讀取完畢后，第一控制信號(hào)Y1、第二控制信號(hào)SAIB及第三控制信號(hào)SAE會(huì)依序被切換回邏輯值“0”，以準(zhǔn)備下一次的數(shù)據(jù)讀取動(dòng)作。
接下來請(qǐng)參閱圖4以說明本發(fā)明的感測(cè)電路30于讀取存儲(chǔ)器單元陣列50的存儲(chǔ)器單元52中所存儲(chǔ)的數(shù)字?jǐn)?shù)據(jù)“0”時(shí)的動(dòng)作原理，此時(shí)該存儲(chǔ)器單元52處于低臨界電壓狀態(tài)。在開始讀取動(dòng)作之前，第一控制信號(hào)Y1為邏輯值“0”(因此其反相信號(hào)Y1b為邏輯值“1”)、第二控制信號(hào)SAIB為邏輯值“0”、第三控制信號(hào)SAE為邏輯值“0”、而字元線WL1的信號(hào)與第一控制信號(hào)同步故為邏輯值“0”。在此狀態(tài)下，選擇模塊34及隔離模塊40會(huì)被關(guān)閉，而第一、第二、第三及第四預(yù)先充電模塊32、36、42、74則會(huì)被開啟，而使得位線BL1被預(yù)先充電至0V，且第一數(shù)據(jù)線DL1、第二數(shù)據(jù)線DL2、及輸出信號(hào)線OUT均被預(yù)先充電至VDD。
當(dāng)開始讀取動(dòng)作后，首先第一控制信號(hào)Y1及字元線WL1同時(shí)被切換為邏輯值“1”，則第一預(yù)先充電模塊32會(huì)被關(guān)閉而選擇模塊34則被開啟，由于存儲(chǔ)器單元52乃處于低臨界電壓狀態(tài)故其將被開啟而開始通過其通道對(duì)位線BL1進(jìn)行放電，此時(shí)位線BL1上的信號(hào)會(huì)開始往上升，然而由于選擇模塊34的作用，位線BL1上的信號(hào)最多只能到達(dá)(VDD-VTH)(此處是為選擇模塊34的臨界電壓)。
接下來，第二控制信號(hào)SAIB將會(huì)被切換為邏輯值“1”，則第二、第三、第四預(yù)先充電模塊36、42、74均會(huì)被關(guān)閉，而隔離模塊40則被開啟，此時(shí)由于位于第一數(shù)據(jù)線DL1及第二數(shù)據(jù)線DL2上的信號(hào)小于VDD且較接近于0V，則第一及第二電壓維持模塊38、44將不會(huì)發(fā)揮功用，而第一數(shù)據(jù)線DL1及第二數(shù)據(jù)線DL2上的信號(hào)會(huì)因?yàn)榕c位線BL1上的龐大寄生電容進(jìn)行電荷分配而很快地與位線BL1上的信號(hào)同步，而開始被已開啟的存儲(chǔ)器單元52放電，進(jìn)而逐漸往0V的方向下降。
最后，當(dāng)?shù)诙?shù)據(jù)線DL2上的信號(hào)到達(dá)適當(dāng)?shù)臄?shù)值后，第三控制信號(hào)將會(huì)被切換至邏輯值“1”，則波形整形模塊46將由于第三及第四NMOS電晶體的開啟而開始動(dòng)作，在通過由二反向器62、64及二NMOS電晶體66、68所組成的電路組態(tài)的作用后，第二數(shù)據(jù)線DL2及輸出信號(hào)線OUT上的信號(hào)將快速地穩(wěn)定在0V，如此則可于輸出信號(hào)線OUT上讀取出邏輯值“0”的輸出信號(hào)，而完成了數(shù)據(jù)讀取的動(dòng)作。當(dāng)數(shù)據(jù)讀取完畢后，第一控制信號(hào)Y1、第二控制信號(hào)SAIB及第三控制信號(hào)SAE會(huì)依序被切換回邏輯值“0”，以準(zhǔn)備下一次的數(shù)據(jù)讀取動(dòng)作。
相較于現(xiàn)有技術(shù)，本發(fā)明的感測(cè)電路于讀取邏輯數(shù)據(jù)“1”時(shí)，利用一選擇模塊及一隔離模塊將一位線和一第一數(shù)據(jù)線的電容、以及該第一數(shù)據(jù)線和一第二數(shù)據(jù)線的電容隔離開來，并利用至少一個(gè)電壓維持模塊的作用以將該數(shù)據(jù)線上的信號(hào)維持于高電壓電平，而本發(fā)明的感測(cè)電路于讀取邏輯數(shù)據(jù)“0”時(shí)，則利用該位線上的龐大寄生電容，使得該第一數(shù)據(jù)線及該第二數(shù)據(jù)線上的信號(hào)迅速與該位線上的信號(hào)同步，最后再利用一波形整形模塊加快數(shù)據(jù)感測(cè)的速度，而使得本發(fā)明的感測(cè)電路能具有較現(xiàn)有技術(shù)的感測(cè)電路為迅速的數(shù)據(jù)讀取速度。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求書限定范圍內(nèi)所做的均等變化與修飾，皆屬于本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)元件的感測(cè)電路，用來感測(cè)該半導(dǎo)體存儲(chǔ)元件的存儲(chǔ)器單元中所存儲(chǔ)的邏輯數(shù)據(jù)，該存儲(chǔ)器單元電連接于一位線，該感測(cè)電路包含有一第一預(yù)先充電模塊，電連接于該位線，用來對(duì)該位線進(jìn)行預(yù)先充電；一選擇模塊，電連接于該位線及一第一數(shù)據(jù)線之間，用來依據(jù)一第一控制信號(hào)將該位線的信號(hào)傳送至該第一數(shù)據(jù)線，并隔離該位線及該第一數(shù)據(jù)線的電容；一第二預(yù)先充電模塊，電連接于該第一數(shù)據(jù)線，用來對(duì)該第一數(shù)據(jù)線進(jìn)行預(yù)先充電；一第一電壓維持模塊，電連接于該第一數(shù)據(jù)線，用來在該存儲(chǔ)器單元中存儲(chǔ)邏輯值“1”時(shí)，將該第一數(shù)據(jù)線的信號(hào)維持于高電壓電平；一隔離模塊，電連接于該第一數(shù)據(jù)線及一第二數(shù)據(jù)線之間，用來依據(jù)一第二控制信號(hào)將該第一數(shù)據(jù)線的信號(hào)傳送至該第二數(shù)據(jù)線，并隔離該第一數(shù)據(jù)線及該第二數(shù)據(jù)線的電容；以及一第三預(yù)先充電模塊，電連接于該第二數(shù)據(jù)線，用來對(duì)該第二數(shù)據(jù)線進(jìn)行預(yù)先充電。
2.如權(quán)利要求1所述的感測(cè)電路，其中該第一電壓維持模塊包含有一PMOS電晶體，其源極電連接于一電源供應(yīng)電壓，其漏極電連接于該第一數(shù)據(jù)線；以及一NAND邏輯門，包含有二輸入端及一輸出端，該二輸入端電連接于該第一數(shù)據(jù)線，該輸出端電連接于該P(yáng)MOS電晶體的門極。
3.如權(quán)利要求1所述的感測(cè)電路，其另包含有一第二電壓維持模塊，電連接于該第二數(shù)據(jù)線，用來于該存儲(chǔ)器單元中存儲(chǔ)邏輯值“1”時(shí)，將該第二數(shù)據(jù)線的信號(hào)維持于高電壓電平。
4.如權(quán)利要求3所述的感測(cè)電路，其中該第二電壓維持模塊包含有一PMOS電晶體，其源極電連接于一電源供應(yīng)電壓，其漏極電連接于該第二數(shù)據(jù)線；以及一NAND邏輯門，包含有二輸入端及一輸出端，該二輸入端電連接于該第二數(shù)據(jù)線，該輸出端電連接于該P(yáng)MOS電晶體的門極。
5.如權(quán)利要求4所述的感測(cè)電路，其另包含有一波形整形模塊，電連接于該第二數(shù)據(jù)線，用來感測(cè)該第二數(shù)據(jù)線的信號(hào)以在一輸出信號(hào)線產(chǎn)生一輸出信號(hào)。
6.如權(quán)利要求5所述的感測(cè)電路，其中該波形整形模塊包含有一第一反向器，包含有一輸入端及一輸出端，該第一反向器的輸入端電連接于該第二數(shù)據(jù)線；一第二反向器，包含有一輸入端及一輸出端，該第二反向器的輸入端電連接于該輸出信號(hào)線；一第一NMOS電晶體，其漏極電連接于該第二數(shù)據(jù)線，其門極電連接于該第二反向器的輸出端；以及一第二NMOS電晶體，其漏極電連接于該輸出信號(hào)線，其門極電連接于該第一反向器的輸出端。
7.如權(quán)利要求6所述的感測(cè)電路，其中該波形整形模塊另包含有一第三NMOS電晶體，其漏極電連接于該第一NMOS電晶體的源極，其門極電連接于一第三控制信號(hào)，其源極則接地；以及一第四NMOS電晶體，其漏極電連接于該第二NMOS電晶體的源極，其門極電連接于該第三控制信號(hào)，其源極則接地。
8.如權(quán)利要求5所述的感測(cè)電路，其中該波形整形模塊另包含有一第四預(yù)先充電模塊，電連接于該輸出信號(hào)線，用來對(duì)該輸出信號(hào)線進(jìn)行預(yù)先充電。
9.如權(quán)利要求8所述的感測(cè)電路，其中該第四預(yù)先充電模塊為一PMOS電晶體，其漏極電連接于該輸出信號(hào)線，其門極電連接于該第二控制信號(hào)，其源極則電連接于一電源供應(yīng)電壓。
10.如權(quán)利要求5所述的感測(cè)電路，其中該波形整形模塊另包含有一PMOS電晶體，其漏極電連接于該輸出信號(hào)線，其門極電連接于該第二電壓維持模塊的NAND邏輯門的輸出端，其源極則電連接于一電源供應(yīng)電壓。
11.如權(quán)利要求1所述的感測(cè)電路，其中該第一預(yù)先充電模塊為一NMOS電晶體，其漏極電連接于該位線，其門極電連接于該第一控制信號(hào)的反相信號(hào)，其源極則接地。
12.如權(quán)利要求1所述的感測(cè)電路，其中該選擇模塊為一NMOS電晶體，其漏極電連接于該第一數(shù)據(jù)線，其門極電連接于該第一控制信號(hào)，其源極則電連接于該位線。
13.如權(quán)利要求1所述的感測(cè)電路，其中該第二預(yù)先充電模塊為一PMOS電晶體，其漏極電連接于該第一數(shù)據(jù)線，其門極電連接于該第二控制信號(hào)，其源極則電連接于一電源供應(yīng)電壓。
14.如權(quán)利要求1所述的感測(cè)電路，其中該隔離模塊為一NMOS電晶體，其漏極電連接于該第二數(shù)據(jù)線，其門極電連接于該第二控制信號(hào)，其源極則電連接于該第一數(shù)據(jù)線。
15.如權(quán)利要求1所述的感測(cè)電路，其中該第三預(yù)先充電模塊為一PMOS電晶體，其漏極電連接于該第二數(shù)據(jù)線，其門極電連接于該第二控制信號(hào)，其源極則電連接于一電源供應(yīng)電壓。
全文摘要
一種感測(cè)電路，用來感測(cè)邏輯數(shù)據(jù)，一存儲(chǔ)器單元電連接于一位線，該感測(cè)電路包含有一第一預(yù)先充電模塊，電連接于該位線，用來進(jìn)行預(yù)先充電；一選擇模塊，電連接于該位線及一第一數(shù)據(jù)線之間，用來傳送信號(hào)并隔離電容；一第二預(yù)先充電模塊，電連接于該第一數(shù)據(jù)線，用來進(jìn)行預(yù)先充電；一第一電壓維持模塊，電連接于該第一數(shù)據(jù)線，用來將該第一數(shù)據(jù)線的信號(hào)維持于高電壓電平；一隔離模塊，電連接于該第一數(shù)據(jù)線及一第二數(shù)據(jù)線之間，用來傳送信號(hào)并隔離電容；以及一第三預(yù)先充電模塊，電連接于該第二數(shù)據(jù)線，用來進(jìn)行預(yù)先充電。
文檔編號(hào)G11C11/4091GK1536577SQ03110518
公開日2004年10月13日 申請(qǐng)日期2003年4月7日 優(yōu)先權(quán)日2003年4月7日
發(fā)明者黃世煌 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司