專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明是關于隨機存取存儲器，特別是關于把從存儲單元讀取到位線的信號以柵極輸入放大器高速傳送給周邊電路的存儲器。
背景技術：
特開平11-306762號(以下稱為“文獻”)中記載有如圖23所示，在每個位線BL/BLB上設有列讀出放大器CSA、并且將其連接到全局位線GBL/GBLB上的SRAM存儲陣列。在該結構中，利用塊對應讀出放大器激活信號S和Y地址信號YB，可以有選擇地激活列讀出放大器，能夠減少消耗電力。
本申請的發(fā)明人等，在本申請前，對于以差動型的柵極連接的放大器、即直接讀出放大器檢測DRAM的位線的電位時的控制方法進行了研究。發(fā)現(xiàn)把上述的文獻的放大器控制方法運用到DRAM的直接讀出放大器中，應對以下幾點給予注意。第一，由于位線連接到柵極、作為差動對而工作的尺寸較大的MOS晶體管MN20、MN21直接連接到全局位線(DRAM中相當于連接直接讀取放大器的輸出的局部IO線)，全局位線(局部IO線)的負載能力增大。DRAM中局部IO線上通常連接有32～128個左右的多個直接讀出放大器。而且，由于局部IO線進而其前端的主IO線的距離長、負載較大，以及為了減少閾值偏置、成為差動對的MOS晶體管的柵極長較長，所以MN20、MN21的柵極寬需要為例如4μm以上。因此，如圖23的CSA那樣，非選擇的直接讀出放大器的差動對可以全部看到的結構中，局部IO線的負載能力變大，高速動作變困難。
第二，DRAM的位線預充電電平是電源電壓、或者對電源電壓進行降壓后的電平的VDL的一半即VDL/2。因此，BL上產(chǎn)生負的信號，BL的電平降至比VDL/2還低時，MN21發(fā)生截止、從局部IO線看不到MN21的溝道電容，但BL上產(chǎn)生正的信號，BL的電平升至比VDL/2還高時，MN21導通能夠看到溝道電容，所以局部IO線的電容隨位線上的數(shù)據(jù)模式發(fā)生很大的變化。即存在動作速度隨動作條件而發(fā)生很大的變化、制造后的檢測變得復雜的問題。
因此，本發(fā)明要解決的第一課題就是在DRAM、SRAM等隨機存取存儲器中，形成能夠有選擇地激活直接讀出放大器的結構，減少此時的局部IO線的負載能力，進而降低其數(shù)據(jù)模式依賴性。另外，本發(fā)明的第二課題在于減少進行高速動作之際的直接讀出放大器中的噪音，擴大動作容限。而且，本發(fā)明的第三課題在于不增加芯片尺寸，而使從一個存儲陣列讀出的位數(shù)倍增。
本發(fā)明的上述以及其他目的和新的特征，由本說明書的記述以及附圖可以清楚地了解。

發(fā)明內(nèi)容
本申請發(fā)明的代表結構如下所示。
即，一種半導體存儲裝置，包含第1以及第2區(qū)域，其分別具有在第1方向延伸的字線、在與所述第1方向交叉的第2方向上延伸的第1及第2位線、連接到所述字線和所述位線對的存儲單元、放大從所述存儲單元讀出的信息的放大電路、接受從所述放大電路讀出的信息的第1以及第2IO線以及控制所述放大電路的源極線；以及，與所述第1以及第2區(qū)域共通連接、在所述第2方向延伸的列選擇線；其特征在于，所述放大電路，具備第1至第4MOS晶體管；所述第1MOS晶體管的柵極與所述第1位線連接，所述第2MOS晶體管的柵極與所述第2位線連接，所述第1以及第2MOS晶體管的源極與所述源極線連接；所述第3MOS晶體管的漏極與所述第1IO線連接，所述第4MOS晶體管的漏極與所述第2IO線連接；分別包含于所述放大電路中的所述第3以及第4MOS晶體管的柵極，共通連接到所述列選擇線上，所述第1MOS晶體管的漏極與所述第3MOS晶體管的源極連接；所述第2MOS晶體管的漏極與所述第4MOS晶體管的源極連接；在第1狀態(tài)，包含在所述第1區(qū)域的第1以及第2IO線的電位，比包含在所述第1區(qū)域的源極線的電位高，包含在所述第2區(qū)域的第1以及第2IO線與源極線是相同電位。


圖1是表示本發(fā)明的存儲陣列和讀出放大器。
圖2是表示本發(fā)明的半導體存儲裝置的芯片結構、以及存儲塊的結構。
圖3是表示存儲陣列的布局以及其剖面圖。
圖4是表示子字驅動器以及子字驅動器陣列的電路圖。
圖5是表示交叉區(qū)域的電路圖。
圖6是表示主放大器的電路圖。
圖7是表示讀出時的數(shù)據(jù)通路的框圖。
圖8是表示讀出時的動作波形。
圖9是表示讀出時的動作波形的繼續(xù)。
圖10是表示寫入時的數(shù)據(jù)通路的框圖。
圖11是表示寫入時的動作波形。
圖12是表示寫入時的動作波形的繼續(xù)。
圖13是表示第二讀出放大器的電路圖。
圖14是表示第三讀出放大器的電路圖。
圖15是表示第四讀出放大器的電路圖。
圖16是表示第三讀出放大器的動作波形。
圖17是表示第二主放大器的電路圖。
圖18是表示第三主放大器的電路圖。
圖19是表示第四主放大器的電路圖。
圖20是表示本發(fā)明的第二局部IO的連接法。
圖21是表示本發(fā)明的第二數(shù)據(jù)通路結構。
圖22是表示在第二數(shù)據(jù)通路中讀出時的動作波形。
圖23是表示過去的SRAM中列讀出放大器方式的框圖。
具體實施例方式
為了詳細說明本發(fā)明，將按照附加的圖紙進行說明。而且，在用于說明實施方式的全部圖中，具有同一功能的部分附加同一符號，省略對其的重復說明。
實施例1圖1表示本發(fā)明的存儲陣列ARY和讀出放大器SA。為說明本讀出放大器的功能，圖2(a)中表示了本發(fā)明的半導體存儲裝置的芯片結構。芯片CHIP整體大致分為控制電路CNTL、輸出輸入電路DQC、存儲塊BLK?？刂齐娐分校瑥男酒廨斎霑r鐘、地址、控制信號，進行芯片的動作模式的決定、地址的預譯碼。輸出輸入電路具有輸出入緩沖器，寫入數(shù)據(jù)從芯片外部被輸入，讀出數(shù)據(jù)向芯片外部輸出。
存儲塊BLK的結構如圖2(b)所示。存儲塊上配置有設在多個陣列上的存儲陣列ARY，其周圍配置有讀出放大器列SAA、子字驅動器列SWDA、交叉區(qū)域XP。而且，在塊的外周，與讀出放大器列相平行地配置有列譯碼器YDEC、主放大器列MAA，與子字驅動器列相平行地配置有行譯碼器XDEC、陣列控制電路ACC。
圖1表示的是2個存儲陣列和其間的讀出放大器列。本發(fā)明的讀出放大器SA由傳輸門TGC、預充電電路PCC、恢復用放大器CC、寫入電路WP、放大電路即直接讀出放大器DSA構成。傳輸門是讀出放大器隔離信號SHR被激活時連接讀出放大器和存儲陣列之間的電路。預充電電路在預充電信號PC被激活時，對成對的位線間進行平衡，預充電達到位線預充電電平。位線預充電電平通常被設定為位線振幅VDL(與來自芯片外部的電源電壓VCC同一電平、或者對其進行降壓后的電平)的中點VDL/2。利用上述的雙單元方式時，即便不利用參照電壓產(chǎn)生用的虛設單元，也能夠把預充電電平設定為位線的高電平VDL或低電平VSS。但是，由于后述的直接讀出放大器在位線的電平為VDL/2附近時傳送電導變高，所以為了進行高速動作，優(yōu)選位線預充電電平為VDL/2?；謴陀梅糯笃鳎窃谖痪€上產(chǎn)生來自存儲單元的微小的讀出信號后，驅動P側共同源極線CSP至VDL、驅動N側共同源極線CSN至VSS，將位線BL和BLB中電壓較高的一方放大為VDL、電壓較低的一方放大為VSS的電路。
寫入電路WP，是在寫入用列選擇線WYS被激活時，連接寫入用局部IO線WLIO/WLIOB和位線對的電路。WLIO為了防止非選擇讀出放大器列中的電流消耗，在待機時被預充電為VBLR。直接讀出放大器DSA是利用在位線上生成的微小信號驅動讀出用局部IO線RLIO/RLIOB、傳遞信號的電路。待機時RLIO被預充電為IO線預充電電平VPC。直接讀出放大器共同源極線DSAS，待機時被預充電為IO線預充電電平VPC，讀出動作時被驅動為VSS。
在本讀出放大器中，讀出用列選擇線RYS被激活時，通過選擇讀出放大器列中驅動DSAS至VSS、在非選擇讀出放大器列中DSAS保持為VPC，具有能夠只激活選擇讀出放大器、而非選擇讀出放大器中不消耗電流的優(yōu)點。而且，在本放大器中，位線的與柵極連接的作為差動對而動作的尺寸較大(例如柵極寬度4μm)的MOS晶體管MN0、MN1和RLIO線之間，放入以RYS控制的尺寸較小(例如柵極寬度1μm)的MOS晶體管MN2、MN3而隔離。因此，在RYS為VSS的非選擇的直接讀出放大器中，由于從RLIO線看不到差動對的溝道電容，所以能夠降低RLIO線的寄生電容、能夠防止由于位線上的數(shù)據(jù)模式而使寄生電容發(fā)生變化。
存儲陣列由多個存儲單元MC構成。在本例中是存儲單元采用由2個DRAM單元構成的雙單元結構。DRAM單元由1個MOS晶體管以及1個電容器構成，MOS晶體管的一方的源極或者漏極連接到位線上、另一方的源極或者漏極連接到存儲節(jié)點SN上，柵極連接到字線上。電容器的一方的端子連接到存儲節(jié)點SN上、電容器的另一方的端子與其他的單元共同連接到板式電極PL上。雙單元將2個DRAM單元連接在共同的字線以及成對的位線上，向各自的單元的存儲節(jié)點寫入互補數(shù)據(jù)，存儲信息。下面利用雙單元說明本發(fā)明，但本發(fā)明的讀出放大器也能夠適用于利用1個DRAM單元作為存儲單元的情況。比較如此利用雙單元和僅用1個DRAM單元的情況，位線的信號量大約為2倍。利用如圖1所示的直接讀出放大器時，由于從存儲單元產(chǎn)生的信號沒有以恢復用放大器進行放大、而能夠在直接讀出放大器變換為電流差由局部IO線讀出，所以位線上的信號量越大、局部IO線讀出的信號量就越大。因此，通過直接讀出放大器和雙單元方式的組合，能夠實現(xiàn)進而的高速化。
圖3(a)表示存儲陣列的布局，(b)表示其A-A’的剖面圖。DRAM單元具有設置在基板PW中形成的N溝道MOS晶體管和位線BL的上部的堆疊電容器。MOS晶體管的有源區(qū)域以ACT表示，字線以WL表示，N型擴散層區(qū)域以N表示。有源區(qū)域由絕緣物SiO2隔離。擴散層的上部配置有接觸CB，其上部配置位線接觸BC或者存儲節(jié)點接觸SC。在位線接觸的上部，以與字線垂直的方向配置有位線BL。存儲節(jié)點接觸的上面配置凹型的存儲節(jié)點SN。存儲節(jié)點SN的內(nèi)側埋入板式電極PL，它們夾著電容絕緣膜CI構成電容器。本存儲陣列是在所有的位線和字線的交點上連接DRAM單元的開式存儲陣列，字線能夠縮小到2F(F最小加工尺寸)、位線間距能夠縮小到3F。在本例中，為形成雙單元方式的存儲單元，把2個DRAM單元作為一個存儲單元使用，但也存在如Mca那樣的鄰接的2個DRAM單元成對的情況、以及如MCb那樣隔離的2個DRAM單元成對的情況。利用這樣的2個1交點單元構成雙單元，單元尺寸變?yōu)?2F的平方，能夠比利用2個2交點單元時面積減少。而且，與通常的1交點單元不同，由于成對的位線能夠配置在同一陣列上，所以具有不會發(fā)生在1交點單元中成為問題的讀出時的噪音的優(yōu)點。
圖4中表示子字驅動器SWD以及配置多個該SWD而構成的子字驅動器陣列SWDA的電路圖。子字驅動器由2個N溝道MOS晶體管和1個P溝道MOS晶體管構成。一方的N溝道MOS晶體管的柵極連接主字線MWLB，漏極連接字線WL，源極連接接地電位VSS。另一方的N溝道MOS晶體管的柵極連接互補字驅動器選擇線FXB，漏極連接字線WL，源極連接接地電位VSS。P溝道MOS晶體管的柵極連接主字線MWLB、漏極連接字線WL，源極連接字驅動器選擇線FX。如圖4所示，在一個SWDA上布線有4組FX，以一根MWLB選擇被選的4個SWD中的任1個、激活1根WL。另外，子字驅動器列上部或者鄰接的區(qū)域上布線有主IO線對MIO/MIOB。
圖5表示交叉區(qū)域XP的電路圖。交叉區(qū)域由SHR信號驅動器SHRD、RLIO線預充電電路RPC、讀出柵極RGC、DSAS線驅動器DSAD、WLIO線預充電電路WPC、寫入門WGC、CS線驅動器CSD、CS線預充電電路SPC、PC信號驅動器PCD、FX線驅動器FXD構成。向SHR信號驅動器輸入讀出放大器隔離信號SHR的互補信號SHRB，輸出SHR。RLIO線預充電電路在允許讀出信號RE為非激活狀態(tài)的VSS電平時，把RLIO線預充電至VPC。讀出柵極是在RE為激活狀態(tài)的VCL(以與外部VCC電平相同或者將其降壓后的電平作為周邊電路用電源電壓使用)時、連接RLIO線和主IO線MIO/MIOB的電路。此時，由于如VPC為VCL/2則僅以NMOS構成讀出柵極也能取得較大的NMOS的通態(tài)電流，所以與CMOS結構的情況相比、能夠減小MIO的負載、增加MIO線上的信號。另外，即便VPC為VCL/2、如果直接讀出放大器中使用的NMOS的閾值下降，并不妨礙動作。DSAS線驅動器是在RE為非激活狀態(tài)時把DSAS預充電至VPC，在被激活時驅動為VSS的電路。如此，由于通過在交叉區(qū)域配置DSAS線驅動器能夠以柵網(wǎng)為單位激活DSAS線，能夠只在選擇柵網(wǎng)激活直接讀出放大器，可以減少消耗電力。另外，與圖2中在陣列控制電路ACC部分集中配置DSAS線驅動器的情況相比，具有因驅動器被分散配置的效果而使DSAS線上的電位的遠近端差變小、能夠降低由直接讀出放大器的隨位置而產(chǎn)生的讀出速度的偏差的優(yōu)點。
WLIO線預充電電路在允許寫入信號WE為非激活狀態(tài)的VSS電平時，預充電WLIO線至VDL/2。寫入門是在WE為激活狀態(tài)的VCL電平時連接WLIO線和主IO線MIO/MIOB的電路。本電路如果為CMOS結構，則從MIO線向WLIO線寫入時可以不減少振幅地輸出VCL電平和VSS電平。CS線驅動器是在允許讀出放大器信號SE為激活狀態(tài)時，驅動P側共同源極線CSP至VDL(位線的H電平)、驅動N側共同源極線CSN至VSS的電路。CS線預充電電路SPC是在預充電信號PC被激活時、預充電CSP、CSN至VDL/2的電路。PC信號驅動器中輸入預充電信號PC的互補信號PCB、輸出PC。FX線驅動器中輸入FX線的互補信號FXB、輸出FX。
圖6表示主放大器電路MA。主放大器由MIO預充電電路IPC、負載電路LD、傳輸門TGC、MA預充電電路APC、閂鎖電路LTC、GIO緩沖器GB、寫入緩沖器WB構成。MIO預充電電路在MIO預充電信號IP被激活時，預充電MIO線至VPC。負載電路在傳輸門控制信號TG被激活、其互補信號TGB變?yōu)閂SS時，在MIO線中作為負載而發(fā)揮作用。傳輸門在TG被激活時導通，連接MIO和閂鎖電路。主放大器預充電電路，在主放大器預充電信號AP被激活時，預充電主放大器內(nèi)至VPC。閂鎖電路是在閂鎖信號LT被激活時，將從MIO輸入的小振幅的信號放大至最大振幅并保持(VCL、即電源電位、或者VSS)的電路。GIO緩沖器是在GIO緩沖允許信號GBE被激活時，向讀出用全局IO線GIOR輸出閂鎖電路中保持的數(shù)據(jù)的電路。寫入緩沖器WB是在寫入緩沖允許信號WBE被激活時，向MIO/MIOB輸出寫入用全局IO線GIOW上的數(shù)據(jù)的電路。
圖7中為了表示讀出動作，表示著重圖1的一部分的2個存儲陣列ARY0，1和3個讀出放大列SAA0-2的方框圖。在本圖中在所有的讀出放大器列，讀出用列選擇線RYS與1個直接放大器DSA連接，但是也可以把RYS與多個直接讀出放大器連接。此時，需要增加相應的讀出用LIO對。而且，2對的MIO0/MIOB0和MIO1/MIOB1交錯地在交叉區(qū)域與讀出柵極電路連接。因此，激活字線WL0和RYS0時，數(shù)據(jù)被讀出放大器列SAA0以及SAA1讀出，這些數(shù)據(jù)分別通過RLIO0/RLIOB0以及RLIO1/RLIOB1讀出到MIO0/MIOB0和MIO1/MIOB1。
利用圖8的動作波形表示讀出動作。從芯片外部輸入讀出命令RD，則被地址指定的讀出放大器列SAA0，1中讀出放大器隔離信號SHR和預充電信號PC被非活性化。進而，允許讀出信號RE被激活、直接讀出放大器共同源極線DSAS0，1被驅動至VSS。在此，由列譯碼器激活RYS0后，在讀出放大器列SAA0、SAA1直接讀出放大器被起動。此時，由于在非選擇讀出放大器列SAA2中RLIO2/RLIOB2和DSAS2是VPC、為相同電位，所以不流動貫通電流。在其他的沒有被選擇的讀出放大器也同樣不流動貫通電流，減輕消耗電流。另外，在此所謂相同電位，是指RLIO2/RLIOB2和DSAS2的電位差處于無法起動與它們連線的直接讀出放大器的程度。而且，即便RIO2/RIOB2和DSAS都是從位線電位VDL/2減去DSAS中使用的NMOS的閾值電壓所得的值以上的電壓，也能夠減少消耗電流。從圖1的框圖可知，由于RYS與多個讀出放大器列連接，所以本電路方式對減少動作電流有效。而且，連接到被選擇的讀出放大器列的RLIO/RIOB和共同源極線DSAS的電位差的絕對值、比連接到非選擇讀出放大器列的RLIO/RIOB和共同源極線DSAS的電位差的絕對值大，也能夠防止貫通電流的低下。如此，通過使連接未被選擇的讀出放大器和位線的晶體管中流動在源-漏間的電流、比連接被選擇的讀出放大器和位線的晶體管中流動在源-漏間的電流少，也能夠獲得同樣的效果。
在行譯碼器中主字線MWLB降至VSS、在陣列控制電路ACC中FX被激活時，被選擇的字線WL0被激活至VPP。由字線WL選擇的存儲單元中，單元晶體管導通、在位線BL上讀出信號。在此，由于存儲單元采用雙單元結構，所以BL/BLB的一方比位線的預充電電平高，而另一方變低。接受位線上的信號、直接讀出放大器驅動RLIO/RLIOB，在RLIO/RLIOB出現(xiàn)電壓差。由于由RE而在交叉區(qū)域上讀出柵極變?yōu)閷顟B(tài)，所以該信號被傳遞到MIO/MIOB。而且，在本實施方式中RYS0被激活、DSAS0，1被驅動至VSS后，字線WL被激活，但是也可以在驅動RYS0以及DSAS0，1前激活WL。由此，能夠比通常的讀出放大器降低動作容限。
以圖9說明此后的動作。由于與RE被激活幾乎同時傳輸門控制信號TG被激活，所以MIO上的信號在主放大器內(nèi)被輸入到閂鎖。在閂鎖的輸入端信號變的充分大的時刻，TG被非活性化，閂鎖信號LT被激活，數(shù)據(jù)被確定以及保持。其后，GIO緩沖允許信號GBE被激活，通過讀出用全局IO線GIOR，數(shù)據(jù)被輸送到輸出電路DQC，向DQ輸出數(shù)據(jù)。閂鎖中的數(shù)據(jù)的確定結束后，在用于讀出的RLIO線對、MIO線對、DSAS線開始預充電。
與這樣的直接讀出放大器以后的數(shù)據(jù)讀出同時，在存儲陣列進行再寫入動作。如圖8所示，P側共同源極線CSP被驅動至VDL，N側共同源極線CSN被驅動至VSS，則讀出放大器內(nèi)的恢復用放大器CC放大位線至VDL或者VSS。在存儲單元中被充分寫入數(shù)據(jù)的時刻，字線被非活性化為VSS。在讀出放大器列PC、SHR被激活，位線、共同源極線被預充電，讀出周期結束。因此，由于利用直接讀出放大器能夠同時進行數(shù)據(jù)的讀出和存儲陣列的再寫入動作，所以能夠比激活字線更早地起動直接讀出放大器、高速地進行數(shù)據(jù)讀出，同時在字線被激活、位線上充分產(chǎn)生來自存儲單元的信號之后，起動恢復用放大器，進行高可靠性的再寫入動作。
圖10中為了表示寫入動作，表示了著重圖1的一部分的2個存儲陣列ARY0，1和3個讀出放大器列SAA0-2的方框圖。在本圖中在所有的讀出放大器列，寫入用列選擇線WYS與1個寫入電路WP連接，但是也可以把WYS與多個寫入電路連接。此時，需要增加相應的寫入用LIO對。而且，2對的MIO0/MIOB0和MIO1/MIOB1交錯地在交叉區(qū)域與寫入門電路連接。因此，激活字線WL0和WYS0時，MIO0/MIOB0和MIO1/MIOB1上的數(shù)據(jù)分別通過WLIO0/WLIOB0以及WLIO1/WLIOB1從讀出放大器列SAA0以及SAA1內(nèi)的寫入電路寫入到存儲陣列的數(shù)據(jù)線以及存儲單元。
利用圖11的動作波形表示寫入動作。從芯片外部輸入寫入命令WT，則從DQ取得寫入數(shù)據(jù)，并輸出到寫入用全局IO線GIOW。MIO預充電信號IP被非活性化、寫入緩沖允許信號WBE被激活時，向MIO線輸出寫入數(shù)據(jù)。
以圖12說明此后的陣列動作。從芯片外部輸入寫入命令WT，則被以地址指定的讀出放大器列SAA0，1中讀出放大器隔離信號SHR和預充電信號PC被非活性化。進而，允許讀出信號WE被激活、在交叉區(qū)域寫入門導通，從MIO/MIOB向WLIO/WLIOB寫入寫入數(shù)據(jù)。由列譯碼器激活WYS0時，開始向存儲陣列的位線的寫入。此時，由于在非選擇讀出放大器列SAA2中WLIO2/WLIOB2保持為VDL/2，所以它們即便與位線連接，但由于與位線是相同電位，所以也不流動電流。在其他的沒有被選擇的讀出放大器也是同樣情況。從圖1的方框圖可知，由于WYS與多個讀出放大器列連接，所以本電路方式對減少動作電流有效。
在行譯碼器中主字線MWLB降至VSS、在陣列控制電路ACC中FX被激活時，被選擇的字線WL0被激活至VPP。由字線WL選擇的存儲單元中，單元晶體管導通、從位線向存儲單元寫入數(shù)據(jù)。進而，P側共同源極線CSP被驅動至VDL，N側共同源極線CSN被驅動至VSS，則讀出放大器內(nèi)的恢復用放大器CC把位線放大至VDL或者VSS。向存儲陣列的數(shù)據(jù)寫入結束后，WE被非活性化，WLIO和MIO被切斷，WLIO和MIO被預充電。在向存儲單元充分寫入數(shù)據(jù)的時刻，字線被非活性化至VSS。在讀出放大器列，PC、SHR被激活，位線、共同源極線被預充電，寫入周期結束。
圖13表示第二讀出放大器SA電路。在本讀出放大器中2個SA共用一組直接讀出放大器DSA和寫入電路WP。因此，通過增加多路調制器MUX等選擇單元、選擇S0、S1中的一個，來選擇2個SA的哪一個與RLIO/RLIOB或者WLIO/WLIOB連接。傳輸門TGC、預充電電路PCC、恢復用放大器CC、寫入電路WP、直接讀出放大器DSA的電路及其動作，都與圖1所示的相同。在本讀出放大器中，在與圖1的讀出放大器相同的效果之外，由于能夠在2個讀出放大器的區(qū)域配置直接讀出放大器DSA，所以能夠增大直接讀出放大器DSA內(nèi)的MOS晶體管的尺寸，能夠增加RLIO/RLIOB以及MIO/MIOB中讀出的信號量。由于如此在讀出放大器內(nèi)增加多路調制器而使位線的負載能力增加，所以位線的信號量減少。但是，由于在本發(fā)明中如圖所示使用了雙單元，具有位線的信號量變大為通常的使用1個DRAM單元時的約2倍、由增加多路調制器導致的位線信號量減少的影響變小的優(yōu)點。
圖14表示第三讀出放大器SA電路。在本讀出放大器中選擇線YS兼用于讀出和寫入。因此，在寫入電路WP中，列選擇線所控制的MOS晶體管和允許寫入信號WE所控制的MOS晶體管串聯(lián)連接。讀出動作時，由于WE非活性化，所以即便列選擇線YS被激活，讀出放大器和WLIO/WLIOB也不連接。傳輸門TGC、預充電電路PCC、恢復用放大器CC、直接讀出放大器DSA的電路及其動作，都與圖1所示的相同。在本讀出放大器中，在與圖1的讀出放大器相同的效果之外，由于與圖1的讀出放大器相比、列選擇線的數(shù)量是其一半，所以布線間距擴寬，能夠使處理過程變?nèi)菀?，增加電源布線數(shù)而實現(xiàn)讀出放大器動作的高速化。
圖15表示第四讀出放大器SA電路。本讀出放大器，在圖14的讀出放大器中，直接讀出放大器DSA內(nèi)的列選擇線YS所控制的MOS晶體管MN2、MN3和位線連接到柵極的MOS晶體管MN0、MN1的連接點N0、N1之間，連接平衡MOS晶體管MN4。該MOS晶體管在預充電信號PC被激活時導通，使N0、N1之間短路。沒有設置MN4的圖14的讀出放大器的動作波形如圖16所示。注意讀出動作時YS為非選擇的讀出放大器，則DSAS被驅動為VSS時N0、N1為VSS。由于在位線BL、BLB被放大至VDL、VSS的狀態(tài)下，使DSAS恢復至VPC，則MN0接通、MN1截止，所以N0變?yōu)閂PC、N1保持VSS原狀。進行位線的預充電后，N0保持VPC原狀，但N1由于MN0的柵極是VDL/2，所以只能上升到VDL/2-VT。在此VT是MN1的閾值電壓。因此，在位線被預充電的狀態(tài)下，N0、N1產(chǎn)生電位差。在下一個讀出周期中DSAS被驅動至VSS時，N0、N1再次電位降至VSS，但此時經(jīng)由MN0、MN1回到位線的耦合電壓在BL和BLB變得不平衡，對于讀出放大器成為噪音。增加了平衡MOS晶體管MN4的圖15的讀出放大器中，由于能夠消除預充電時的N0、N1之間的電位差，所以能夠降低動作時的噪音，實現(xiàn)穩(wěn)定的電路動作。
另外，在圖15的讀出放大器中的寫入電路WP中，列選擇線YS所控制的MOS晶體管MN7、MN8與允許寫入信號WE所控制的MOS晶體管MN5、MN6的連接點N2、N3之間，連接平衡MOS晶體管MN9。該MOS晶體管在預充電信號PC被激活時導通，使N2、N3之間短路。未設置MN9的圖14的讀出放大器，寫入動作時在位線BL、BLB被放大至VDL、VSS的狀態(tài)下，使WE恢復至VSS，則N2、N3保持VDL、VSS原狀。由于存儲在這些節(jié)點中的電荷在位線預充電時也被保持，所以在下一個寫入周期中WE被激活時，對于BL、BLB流出，發(fā)生正負的噪音。因此，通過增加平衡MOS晶體管MN9，能夠降低動作時的噪音，實現(xiàn)穩(wěn)定的電路動作。在此，圖14的讀出放大器，如果在預充電WE時被激活、僅在讀出動作時為非活性化，則也可以不連接MN9。不過，此時如果比字線被激活還早地激活WE，則在YS被選擇的位線中來自存儲單元的讀出信號通過MN5-8流出到LIO。因此，圖15的讀出放大器中預充電時使WE非活性化、僅在寫入動作時激活，則可以緩和動作時的計時容限。
另外，在圖15中表示的是連接到直接讀出放大器DSA的列選擇線和連接到寫入電路WP的列選擇線是共同的情況，但是將它們隔離也可以有同樣的效果。在這樣的情況下，為了在寫入動作時WYS以及DSAS所選擇的讀出放大器中的一部分的讀出放大器中、進行阻止寫入的寫入屏蔽動作，需要MN5、MN6，為解決以上的問題設置MN9是有效的。
圖17中表示第二主放大器電路MA。本主放大器由MIO預充電電路IPC、負載電路LD、MA預充電電路APC、閂鎖電路LTC、GIO緩沖器GB、寫入緩沖器WB構成。MIO預充電電路在MIO預充電信號IP被激活時，把MIO線預充電至VPC。負載電路在允許讀出信號RE被激活、REB變?yōu)閂SS時，在MIO線中作為負載而發(fā)揮作用。主放大器預充電電路，在互補主放大器充電信號APB變?yōu)閂SS時，預充電閂鎖的輸出節(jié)點至VCL(電源電位)。閂鎖電路是在閂鎖信號LT被激活時，將從MIO輸入的小振幅的信號放大并保持至最大振幅(VCL或者VSS)的電路。本讀出放大器的閂鎖電路與圖6的主放大器內(nèi)的閂鎖電路不同，采用柵極輸入放大器和交叉耦合。因此具有從MIO線看到的輸入容量變小、能夠獲取較大的主放大器的輸入信號、動作速度快的優(yōu)點。一方面，因為MIO電平過分降低，會有MIO輸入柵極的MOS晶體管的電導低下、動作速度變慢的問題，所以在動作容限這一點上，圖6的第一主放大器比較有利。GIO緩沖器以及寫入緩沖器WB的結構與圖6的主放大器相同。
圖18中表示第三主放大器電路MA。在本主放大器中，僅替換了圖6的第一主放大器電路中的負載電路LD和傳輸門TGC的位置，其他的電路完全相同。如此，對于主IO在N型MOS晶體管的傳輸門的內(nèi)側設置負載電路，其作為柵極接地放大器發(fā)揮作用。因此MIO0/MIOB0中的信號差被放大并傳輸?shù)介V鎖的輸入LN、LNB。所以，具有閂鎖電路的輸入信號增大、閂鎖的動作速度改善、以及動作容限擴大的優(yōu)點。
圖19表示第四主放大器電路MA。在本主放大器中，是把圖18的第三主放大器電路的柵極接地放大器GA與圖17的閂鎖電路LTC進行了組合。此外，還在LTC和GA之間設置源極跟隨電路SF，進行阻抗變換。在本電路，具有如下優(yōu)點利用柵極接地放大器能夠前置放大輸入信號，同時由于閂鎖型放大器的輸入容量較小，能夠獲取較大的信號量，能夠進行高速的容限較廣的動作。進而，通過設置源極跟隨電路，在閂鎖放大器起動時，能夠降低從閂鎖放大器的差動MOS晶體管加到輸入端子的耦合噪音。另外，在本主放大器，由于閂鎖放大器LTC的輸出入被隔離，所以能夠預充電閂鎖放大器的輸出節(jié)點至VCL。因此，由于GIO緩沖器內(nèi)的NMOS的柵極在VSS變?yōu)榻刂範顟B(tài)，所以輸入LT，閂鎖在確定數(shù)據(jù)前，如果輸入GBE并激活GIO緩沖器，由于僅在閂鎖的時刻能夠驅動GIO緩沖器，就能夠實現(xiàn)存取的高速化。
實施例2圖20表示本發(fā)明的第二局部IO的連接法。利用本連接法，在一個讀出放大器SA中，直接讀出放大器DSA和寫入電路WP被連接到不同的局部IO線時，利用2組LIO線對，在讀出、寫入時都能從一個讀出放大器列讀出2位的數(shù)據(jù)。
為此，在一個讀出放大器列SAA的中央，把讀出放大器分割為組a和組b。在組a中，寫入電路WP連接到一方的局部IO線對LIO0/LIOB0，直接讀出放大器DSA連接到另一方的局部IO線對LIO1/LIOB1。在組b中，相反地，寫入電路WP連接到局部IO線對LIO1/LIOB1，直接讀出放大器DSA連接到另一方的局部IO線對LIO0/LIOB0。
讀出時，從組a、b分別激活一根RYS，由LIO1/LIOB1讀出來自組a的讀出放大器的數(shù)據(jù)，由LIO0/LIOB0讀出來自組b的讀出放大器的數(shù)據(jù)。寫入時，從組a、b分別激活一根WYS，在組a的讀出放大器中能夠利用LIO0、LIOB0寫入數(shù)據(jù)，在組b的讀出放大器中能夠利用LIO1、LIOB1寫入數(shù)據(jù)。對此，在圖7中如果激活多個RYS，則從多個讀出放大器讀出的數(shù)據(jù)將在同一LIO上發(fā)生沖突。另外，在圖10中如果激活多個WYS，則同一數(shù)據(jù)被寫入多個讀出放大器。因此，根據(jù)圖20中所示的本發(fā)明的局部IO的連接法，能夠在不增加LIO線的布線數(shù)量的情況下將能夠從一個讀出放大器列讀出或者寫入的位數(shù)增加至2倍。
實施例3圖21表示本發(fā)明的第二數(shù)據(jù)通路的結構。在本發(fā)明的數(shù)據(jù)通路，通過在局部IO線和主IO線的連接部配置偏置補償子放大器，能夠使直接讀出放大器自身不帶有偏置補償，而補償直接讀出放大器的偏置。存儲陣列ARY、讀出放大器SA與圖1所示的相同，但只取其一部分來表示。在本發(fā)明中不同的是在交叉區(qū)域XP具有子放大器BA。交叉區(qū)域的其他電路與圖5相同，所以在圖21中省略。
利用圖22的動作波形表示本發(fā)明的數(shù)據(jù)通路的動作。輸入讀出命令RD后，預充電信號PC被非活性化至VSS。幾乎與此同時，允許讀出信號RE被激活至VCL、REB被激活至VSS，子放大器BA被起動。進而，DSAS被從VPC驅動至VSS，直接讀出放大器DSA被激活。此時，由于作為DSA的輸入的位線還是被預充電至VDL/2，所以讀出用列選擇線RYS被激活時，讀出用局部IO線RLIO/RLIOB中產(chǎn)生相當于直接讀出放大器的偏置的信號。在此時，補償信號CP為VCL，以去耦電容與LIO連接的子放大器的輸入端子GT、GB，與輸出端子被短路，被固定至偏置補償電位。子放大器自身的偏置在此時被補償。
接著，將CP非活性化至VSS，使子放大器成為能夠放大的狀態(tài)后，激活字線WL，使位線BL/BLB之間產(chǎn)生來自存儲單元的信號。直接讀出放大器將其放大并向RLIO、RLIOB輸出信號，但此時GT、GB中由于通過去耦電容器產(chǎn)生信號，所以產(chǎn)生在偏置補償電位上加上RLIO、RLIOB的變化部分后的電壓。因此，由于產(chǎn)生以CP降至VSS瞬間的RLIO、RLIOB之間的電位差為基準的信號，所以能夠獲得去除了直接讀出放大器的偏置部分的凈剩的RLIO信號。所以，直接讀出放大器的偏置被補償。子放大器放大GT、GB的電位差，并向MIO、MIOB輸出。
為了進行如此的偏置補償，需要去耦電容和通路晶體管，而在每個直接讀出放大器設置它們，則讀出放大器的面積就會變得非常大。采用本發(fā)明的數(shù)據(jù)通路結構，就能夠確保較小的芯片尺寸同時擴大讀出時的動作容限。
以上所述的本發(fā)明，能夠利用于DRAM、SRAM等高速隨機存取存儲器，特別是把從存儲單元向位線讀出的信號通過柵極輸入放大器高速地向周邊電路傳送的存儲器。但是，F(xiàn)LASH、FERAM、MRAM等非易失性存儲器中，為了實現(xiàn)讀取的高速化，也可以利用本發(fā)明。另外，內(nèi)置于微處理機或DSP等邏輯芯片的單片存儲器中，由于要求伴隨著時鐘頻率提高的存取時間的高速化，與單體存儲器相比改善速度的要求更高，利用本發(fā)明也是有效的。
以上，基于實施方式具體地說明了由本發(fā)明人進行的發(fā)明，但本發(fā)明并不限于上述實施方式，理所當然地可以在不脫離其宗旨的范圍內(nèi)進行各種變形。
根據(jù)本發(fā)明能夠獲得的主要的效果如下所示。
第一，在隨機存取存儲器中，由于直接讀出放大器能夠有選擇地被激活，所以能夠大幅減少讀出動作時的消耗電力。而且，由于能夠降低此時局部IO線的負載能力，所以能夠實現(xiàn)讀出速度的高速化。并且讀出動作的局部IO線的負載能力的數(shù)據(jù)模式依賴性降低，制造后的實驗也變得容易。
第二，進行高速動作時的直接讀出放大器中的噪音被降低，擴大動作容限。
第三，不增加芯片尺寸，而能夠使從一個存儲陣列讀出的位數(shù)倍增。
本發(fā)明，能夠利用于DRAM、SRAM等高速隨機存取存儲器，特別是把從存儲單元向位線讀出的信號通過柵極輸入放大器高速地向周邊電路傳送的存儲器。而且，在FLASH、FERAM、MRAM等非易失性存儲器中，為了實現(xiàn)讀取的高速化，也可以利用本發(fā)明。另外，不僅在存儲器單體芯片，也可以適用于內(nèi)置于微處理機或DSP等邏輯芯片的單片存儲器中。
權利要求
1.一種半導體存儲裝置，包括第1以及第2區(qū)域，其分別具有在第1方向延伸的字線、在與所述第1方向交叉的第2方向上延伸的第1及第2位線、連接到所述字線和所述第1以及第2位線的存儲單元、放大從所述存儲單元讀出的信息的放大電路、接受從所述放大電路讀出的信息的第1以及第2IO線以及控制所述放大電路的源極線，以及，列選擇線，其共通連接在所述第1以及第2區(qū)域上，在所述第2方向延伸；其特征在于，所述放大電路，具備第1至第4MOS晶體管，所述第1MOS晶體管的柵極與所述第1位線連接，所述第2MOS晶體管的柵極與所述第2位線連接，所述第1以及第2MOS晶體管的源極與所述源極線連接，所述第3MOS晶體管的漏極與所述第1IO線連接，所述第4MOS晶體管的漏極與所述第2IO線連接，包含于所述第1以及第2區(qū)域具備的放大電路中的所述第3以及第4MOS晶體管的柵極，共通連接到所述列選擇線上，所述第1MOS晶體管的漏極與所述第3MOS晶體管的源極連接，所述第2MOS晶體管的漏極與所述第4MOS晶體管的源極連接，在第1狀態(tài)，包含在所述第1區(qū)域的第1以及第2IO線的電位，比包含在所述第1區(qū)域的源極線的電位高，包含在所述第2區(qū)域的第1以及第2IO線與源極線是相同電位。
2.一種半導體存儲裝置，包括第1以及第2區(qū)域，其分別具有在第1方向延伸的字線、在與所述第1方向交叉的第2方向上延伸的第1及第2位線、連接到所述字線和所述第1以及第2位線的存儲單元、放大從所述存儲單元讀出的信息的放大電路、接受從所述放大電路讀出的信息的第1以及第2IO線以及控制所述放大電路的源極線，以及，列選擇線，其共通連接在所述第1以及第2區(qū)域上，在所述第2方向延伸；其特征在于，所述放大電路，具備第1至第4MOS晶體管，所述第1MOS晶體管的柵極與所述第1位線連接，所述第2MOS晶體管的柵極與所述第2位線連接，所述第1以及第2MOS晶體管的源極與所述源極線連接，所述第3MOS晶體管的漏極與所述第1IO線連接，所述第4MOS晶體管的漏極與所述第2IO線連接，包含于所述第1以及第2區(qū)域具備的放大電路中的所述第3以及第4MOS晶體管的柵極，共通連接到所述列選擇線上，所述第1MOS晶體管的漏極與所述第3MOS晶體管的源極連接，所述第2MOS晶體管的漏極與所述第4MOS晶體管的源極連接，在第1狀態(tài)，包含在所述第1區(qū)域的第1以及第2IO線的電位，比包含在所述第1區(qū)域的源極線的電位高，包含在所述第2區(qū)域的第1以及第2IO線的電位與所述源極線的電位，是從所述第1以及第2位線的電位減去所述第1以及第2MOS晶體管的閾值電壓后的值的絕對值。
3.根據(jù)權利要求1或2所述的半導體存儲裝置，其中，在所述第1狀態(tài)，從包含于所述第1區(qū)域的存儲單元讀出信息。
4.根據(jù)權利要求1或2所述的半導體存儲裝置，其中，所述第1區(qū)域具備多個所述放大電路和驅動所述源極線的源極線驅動器，包含于所述第1區(qū)域的所述多個放大電路，共通連接到所述源極線上，所述源極線驅動器，被設置在由具有所述多個放大電路的讀出放大器列、和具有多個驅動所述字線的字驅動器的字驅動器列所包圍的區(qū)域內(nèi)。
5.根據(jù)權利要求1至4的任一項所述的半導體存儲裝置，其中，所述多個放大電路，共通連接到所述第1以及第2IO線，所述第1以及第2IO線上，連接補償所述多個放大電路的偏置的第2放大電路。
6.根據(jù)權利要求1或2所述的半導體存儲裝置，其中，所述放大電路還具有第5MOS晶體管，所述第5MOS晶體管的源極，與所述第2MOS晶體管的漏極連接，所述第5MOS晶體管的漏極，與所述第1MOS晶體管的漏極連接，所述第5MOS晶體管的柵極由預充電信號所控制。
7.根據(jù)權利要求1或2所述的半導體存儲裝置，其中，所述第1區(qū)域還具有，向所述存儲單元寫入信息的寫入電路、選擇所述寫入電路的寫入列選擇線、控制所述寫入電路的寫入控制信號線以及連接到所述寫入電路的寫入IO線對，所述寫入電路還具有第6至第9MOS晶體管，所述第6以及第7MOS晶體管的柵極，連接到所述寫入列選擇線上，所述第6MOS晶體管的漏極連接到所述寫入IO線對的一方上，所述第7MOS晶體管的漏極連接到所述寫入IO線對的另一方上，所述第8以及第9MOS晶體管的柵極，與所述寫入控制信號線連接，所述第8MOS晶體管的源極與所述第1位線連接，所述第9MOS晶體管的源極與所述第2位線連接，所述第6MOS晶體管的源極與所述第8MOS晶體管的漏極連接，所述第7MOS晶體管的源極與所述9MOS晶體管的漏極連接。
8.根據(jù)權利要求7所述的半導體存儲裝置，其中，所述寫入列選擇線與所述列選擇線連接。
9.根據(jù)權利要求7或8所述的半導體存儲裝置，其中，所述寫入電路還具有第10MOS晶體管，所述第10MOS晶體管的源極，與所述第6MOS晶體管的源極連接，所述第10MOS晶體管的漏極，與所述第7MOS晶體管的源極連接，所述第10MOS晶體管的柵極由預充電信號所控制。
10.一種半導體存儲裝置，包括第1以及第2區(qū)域，其分別具有在第1方向延伸的字線、在與所述第1方向交叉的第2方向上延伸的多個位線對、連接到所述字線和所述多個位線對的多個存儲單元、放大從所述存儲單元讀出的信息的放大電路、接受從所述放大電路讀出的信息的第1以及第2IO線、控制所述放大電路的源極線以及選擇向所述放大電路輸入的信號的選擇單元，以及，列選擇線，其共通連接在所述第1以及第2區(qū)域，在所述第2方向延伸；其特征在于，所述放大電路，具備第1至第4MOS晶體管，所述第1以及第2MOS晶體管的柵極，接受所述選擇單元的輸入，所述第1以及第2MOS晶體管的源極與所述源極線連接，所述第3MOS晶體管的漏極與所述第1IO線連接，所述第4MOS晶體管的漏極與所述第2IO線連接，分別包含于所述放大電路中的所述第3以及第4MOS晶體管的柵極，共通連接到所述列選擇線上，所述第1MOS晶體管的漏極與所述第3MOS晶體管的源極連接，所述第2MOS晶體管的漏極與所述第4MOS晶體管的源極連接，所述選擇單元，被輸入上述多個位線對的信號。
11.根據(jù)權利要求10所述的半導體存儲裝置，其中，所述半導體存儲裝置，在第1狀態(tài)，包含在所述第1區(qū)域的第1以及第2IO線的電位，比包含在所述第1區(qū)域的所述源極線的電位高，包含在所述第2區(qū)域的第1以及第2IO線與源極線的電位，大于等于從包含在所述第2區(qū)域的多個位線對的電位減去所述第3以及第4MOS晶體管的閾值電壓后的值的絕對值。
12.根據(jù)權利要求10或11所述的半導體存儲裝置，其中，所述存儲單元具有2個晶體管和2個電容器，所述選擇單元是多路調制器。
13.一種半導體存儲裝置，包括第1以及第2區(qū)域，其分別具有在第1方向延伸的字線、在與所述第1方向交叉的第2方向上延伸的包含第1及第2位線的多個位線、連接到所述字線和所述多個位線的多個存儲單元、各自包含放大從所述存儲單元讀出的信息的放大電路和向所述存儲單元寫入信息的寫入電路的第1以及第2電路列、與所述電路列連接且在所述第1方向延伸的第1以及第2IO線對、以及連接到所述放大電路的源極線，以及，第1以及第2讀出列選擇線和第1以及第2寫入列選擇線，其共通連接在所述第1以及第2區(qū)域上；其特征在于，所述第1以及第2讀出列選擇線和第1以及第2寫入列選擇線，在所述第2方向延伸，所述第1以及第2電路列中具有的放大電路的每一個，具備第1至第4MOS晶體管，所述第1MOS晶體管的柵極與所述第1位線連接，所述第2MOS晶體管的柵極與所述第2位線連接，所述第1以及第2MOS晶體管的源極與所述源極線連接，所述第1MOS晶體管的漏極與所述第3MOS晶體管的源極連接，所述第2MOS晶體管的漏極與所述第4MOS晶體管的源極連接，包含在所述第1電路列的放大電路的第3MOS晶體管的漏極，連接到與包含在所述第2電路列的寫入列選擇線連接的第1IO線對的一方，所述第4MOS晶體管的漏極，連接到與包含在所述第2電路列的寫入電路連接的第1IO線對的另一方，包含在所述第2電路列的放大電路的第3晶體管的漏極，連接到與包含在所述第1電路列的寫入電路連接的第2IO線對的一方，所述第4MOS晶體管的漏極，連接到與包含在所述第1電路列的寫入電路連接的第2IO線對的另一方，包含在所述第1電路列的寫入電路與所述第1寫入列選擇線連接，包含在所述第2電路列的寫入電路與所述第2寫入列選擇線連接，包含在所述第1區(qū)域的所述第1電路列的放大電路的第3以及第4MOS晶體管的柵極，與包含在所述第2區(qū)域的所述第1電路列的放大電路的第3以及第4MOS晶體管的柵極，共通連接到所述第1讀出列選擇線上，包含在所述第1區(qū)域的所述第2電路列的放大電路的第3以及第4MOS晶體管的柵極，與包含在所述第2區(qū)域的所述第2電路列的放大電路的第3以及第4MOS晶體管的柵極，共通連接到所述第2讀出列選擇線上，在第1狀態(tài)，所述第1以及第2讀出列選擇線被激活，包含在所述第1區(qū)域的第1以及第2IO線對的電位，比包含在所述第1區(qū)域的源極線的電位高，包含在所述第2區(qū)域的第1以及第2IO線對與源極線是相同電位，或者，包含在所述第2區(qū)域的第1以及第2IO線的電位與源極線的電位，是從所述第1以及第2位線的電位減去所述第1以及第2MOS晶體管的閾值電壓后的值的絕對值。
14.一種半導體存儲裝置，包括第1放大電路，其具有第1以及第2N溝道MOS晶體管和第1以及第2P溝道MOS晶體管，以及第2放大電路，其把從存儲單元讀出的信息放大至電源電壓振幅；其特征在于，所述第1N溝道MOS晶體管的柵極、與所述第2N溝道MOS晶體管的柵極，連接到第1電源電位，所述第1N溝道MOS晶體管的源極，連接到第1輸入端子，所述第2N溝道MOS晶體管的源極，連接到第2輸入端子，所述第1P溝道MOS晶體管的柵極、與所述第2P溝道MOS晶體管的柵極，連接到接地電位，所述第1P溝道MOS晶體管的源極、與所述第2P溝道MOS晶體管的源極，連接到所述第1電源電位，所述第1N溝道MOS晶體管的漏極與所述第1P溝道MOS晶體管的漏極連接，所述第2N溝道MOS晶體管的漏極與所述第2P溝道MOS晶體管的漏極連接，所述第1以及第2N溝道MOS晶體管，與所述第1以及第2P溝道MOS晶體管相比，先接受從所述存儲單元讀出的信息的輸入。
15.根據(jù)權利要求14所述的半導體存儲裝置，其中，所述半導體存儲裝置，進而包含具有第3至第6N溝道MOS晶體管的第1電路，所述第3N溝道MOS晶體管的柵極，與所述第1P溝道MOS晶體管的漏極連接，所述第4N溝道MOS晶體管的柵極，與所述第2P溝道MOS晶體管的漏極連接，所述第3N溝道MOS晶體管的源極、與所述第4N溝道MOS晶體管的源極，連接到所述第2放大電路，所述第3N溝道MOS晶體管的漏極、與所述第4N溝道MOS晶體管的漏極，連接到所述第1電源電位，所述第5N溝道MOS晶體管的柵極、與所述第6N溝道MOS晶體管的柵極，連接到第2電源電位，所述第5MOS晶體管與所述第6MOS晶體管的漏極，連接到所述第2放大電路，所述第5MOS晶體管的源極、與所述第6MOS晶體管的源極，連接到接地電位。
全文摘要
本發(fā)明的直接讀出放大器，在作為位線連接到柵極的差動對而動作的MOS晶體管和RLIO線之間，設置由在位線方向上布線的列選擇線所控制的MOS晶體管而使其隔離，進而，把作為差動對而動作的MOS晶體管的源極連接到在字線方向上布線的共同源極線上。在讀出動作時，通過利用列選擇線和共同源極線僅在選擇柵網(wǎng)上激活直接讀出放大器，而大幅度地減少讀出動作時的消耗電力。而且，從局部IO線隔離作為差動對動作的MOS晶體管的寄生電容，減少局部IO線的負載能力，實現(xiàn)讀出速度的高速化。另外，降低讀出動作中的局部IO線的負載能力的數(shù)據(jù)模式依賴性，使制造后的試驗容易化。
文檔編號G11C11/4097GK1695249SQ0282983
公開日2005年11月9日 申請日期2002年11月8日 優(yōu)先權日2002年11月8日
發(fā)明者關口知紀, 宮武伸一, 阪田健, 竹村理一郎, 野田浩正, 梶谷一彥 申請人:株式會社日立制作所, 爾必達存儲器株式會社, 日立超大規(guī)模集成電路系統(tǒng)株式會社