專利名稱：具有用于讀寫操作的不同突發(fā)順序?qū)ぶ返拇鎯?chǔ)器件的制作方法
背景技術(shù)：
發(fā)明領(lǐng)域本發(fā)明針對存儲(chǔ)器件，更具體地說，針對存儲(chǔ)器件的信息讀出和信息寫入的方法和電路。
背景說明計(jì)算機(jī)設(shè)計(jì)人員不斷地在尋求允許設(shè)計(jì)更快的計(jì)算機(jī)的更快的存儲(chǔ)器件。對計(jì)算機(jī)運(yùn)行速度的一個(gè)重要限制就是在處理器和存儲(chǔ)器電路之間傳送數(shù)據(jù)(例如讀出或?qū)懭霐?shù)據(jù)的傳送)所需要的時(shí)間。諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)、快閃存儲(chǔ)器等存儲(chǔ)器件通常包含大量的存儲(chǔ)單元，這些存儲(chǔ)單元排列成一個(gè)或多個(gè)陣列，每個(gè)陣列由行和列組成。每個(gè)存儲(chǔ)單元提供一個(gè)位置，處理器可以在此位置存儲(chǔ)和檢索一位數(shù)據(jù)，有時(shí)稱為存儲(chǔ)位或mbit。處理器存取存儲(chǔ)單元中的數(shù)據(jù)越快，它利用所述數(shù)據(jù)進(jìn)行計(jì)算或執(zhí)行程序就越快。


圖1部分地示出典型的計(jì)算機(jī)系統(tǒng)的體系結(jié)構(gòu)。中央處理單元(CPU)或處理器10連接到處理器總線12，處理器總線12又連接到系統(tǒng)或存儲(chǔ)器控制器14。存儲(chǔ)器控制器14還可以連接到擴(kuò)展總線16。存儲(chǔ)器控制器14作為處理器10和存儲(chǔ)器件18之間的接口電路。處理器10發(fā)出指令和地址，這些指令和地址由存儲(chǔ)器控制器14接收和翻譯。存儲(chǔ)器控制器14將已翻譯的指令信號(hào)通過多條指令線20加到存儲(chǔ)器件18上，并且將已翻譯的地址通過多條地址線22加到存儲(chǔ)器件18上。這些指令信號(hào)在本專業(yè)中已眾所周知，如果是DRAM，這些指令信號(hào)包括RAS(行地址選通)、CAS(列地址選通)、WE(允許寫入)和OE(允許輸出)。還通過CLK線24提供時(shí)鐘信號(hào)。與所述由處理器發(fā)出的指令和地址相對應(yīng)地，經(jīng)由數(shù)據(jù)通路線26在控制器14和存儲(chǔ)器18之間傳送數(shù)據(jù)。
存儲(chǔ)器18通常包括許多存儲(chǔ)器隊(duì)列(ranks)27，圖2中示出一個(gè)典型的存儲(chǔ)器隊(duì)列。在此實(shí)例中，存儲(chǔ)器隊(duì)列27配置成用于64位系統(tǒng)，具有八個(gè)8位存儲(chǔ)器電路28(0)-28(7)。將指令信號(hào)RAS、CAS和WE加到存儲(chǔ)器隊(duì)列27中的所有存儲(chǔ)器電路28(0)-28(7)上。在具有附加隊(duì)列的存儲(chǔ)器18(圖1)中，向每個(gè)隊(duì)列提供單獨(dú)的CS指令信號(hào)。因此，指令信號(hào)CS常稱為特定隊(duì)列的指令信號(hào)。地址總線22連接到隊(duì)列27中的所有存儲(chǔ)器電路28(0)-28(7)和存儲(chǔ)器18的所有其它隊(duì)列(未示出)中的所有其它存儲(chǔ)器電路(未示出)，因此地址總線22常稱作為全局連接總線。
同步DRAM(SDRAM)是一種能依靠內(nèi)部運(yùn)行高速地順序存取某一范圍地址的存儲(chǔ)器件。在典型的SDRAM中，100兆字節(jié)/秒或更大的讀寫速率是可能的。為達(dá)此高速，SDRAM的讀寫是以突發(fā)模式進(jìn)行的。突發(fā)模式是一種地址存取模式，此時(shí)不斷以2、4或8位字的塊的形式讀出或?qū)懭刖哂邢嗤械刂返臄?shù)據(jù)。此外，要存取塊中的這些字，只需提供所述塊的起始地址。隨后，其余的地址則根據(jù)其工作模式(順序或隔行)在SDRAM中自動(dòng)生成。工作模式由來自CPU的地址序列決定。用于每種突發(fā)地址序列方法的地址，在順序模式中，是通過加上突發(fā)開始地址和內(nèi)部計(jì)數(shù)器的輸出的方法來產(chǎn)生的。在隔行模式中，所述地址是通過對突發(fā)開始地址和內(nèi)部計(jì)數(shù)器輸出進(jìn)行“異或”運(yùn)算來產(chǎn)生的。相同卷繞(same wrap)模式既用于讀操作又用于寫操作，所有的列地址也用于讀操作又用于寫操作。
隨著時(shí)鐘速度提高到200MHz以上(例如RDRAM或SLDRAM)，DRAM的核心運(yùn)行并不以同樣的速率增加。所以，DRAM在內(nèi)部完成對4個(gè)或8個(gè)字的讀寫，然后順序地將字輸出到外部總線上。由于傳送的是整組的數(shù)據(jù)字，所以最低有效列地址就不再發(fā)送到DRAM。
這個(gè)解決方案對于從控制器到DRAM的寫入數(shù)據(jù)很有效，因?yàn)槟芘c高速緩存填充對準(zhǔn)。但由于在讀出時(shí)同時(shí)傳送整塊數(shù)據(jù)字，因此，控制器不能總是最先接收到最關(guān)鍵的字，這就增加了系統(tǒng)的等待時(shí)間。因此，需要一種高時(shí)鐘速率的DRAM存儲(chǔ)器，它既支持?jǐn)?shù)據(jù)字的塊傳送，同時(shí)又能將最關(guān)鍵的字最先發(fā)送到控制器。還需要一種在存儲(chǔ)器控制器和DRAM之間的通信協(xié)議來支持這種新特征。
發(fā)明概述本發(fā)明是一種尋址方案及其關(guān)聯(lián)硬件，用于進(jìn)行兩種不同類型的存取，一種用于讀出，一種用于寫入。按照本發(fā)明構(gòu)成的存儲(chǔ)器件包括多個(gè)存儲(chǔ)單元陣列。為從多個(gè)存儲(chǔ)單元讀出信息和向多個(gè)存儲(chǔ)單元寫入信息而提供外圍設(shè)備，所述外圍設(shè)備包括重排序電路，它對某些地址位作出響應(yīng)而把從多個(gè)陣列接收的位重排序；以及地址定序器，用于在讀出操作時(shí)將某些地址位路由到所述重排序電路。
本發(fā)明的方法包括在從存儲(chǔ)器件輸出至少一個(gè)n位字之前，按照某些地址位中的信息將從存儲(chǔ)器陣列輸出的n位字的塊重排序。在示范實(shí)施例中，所述方法用于存取DRAM并且包括以下步驟利用存儲(chǔ)體地址輸入端上的數(shù)值來選擇陣列存儲(chǔ)體；利用在輸入端A3-Ai上提供的列地址，其中i為最高有效列地址；利用在輸入端A0-A2上提供的列地址來識(shí)別讀訪問的突發(fā)次序；在寫訪問時(shí)忽略在輸入端A0-A2上提供的列地址。
這樣，讀出時(shí)，由最高有效列地址位來識(shí)別特定的8位突發(fā)，而最低有效位CA0-CA2識(shí)別最關(guān)鍵字和所述關(guān)鍵字后的讀出卷繞序列。寫入時(shí)，所述突發(fā)則由最高有效列地址來識(shí)別，CA0-CA2為“不必關(guān)心”位，假定為000。其它實(shí)施方案也是可能的。
從使讀訪問不同于寫訪問所得到的一個(gè)重要特征就是可以以這樣的方式進(jìn)行讀出，使得關(guān)鍵字由存儲(chǔ)器控制器所利用，以便支持間插突發(fā)模式。另一方面，可以基于起始順序突發(fā)來簡化寫入，因?yàn)榭梢詮母咚倬彺嬷斜３值臄?shù)據(jù)來產(chǎn)生寫入數(shù)據(jù)。本發(fā)明通過將關(guān)鍵字最先提供給存儲(chǔ)器控制器來改善系統(tǒng)等待時(shí)間。以上以及其它優(yōu)點(diǎn)和好處從以下對優(yōu)選實(shí)施例的說明中就可一目了然。
附圖簡要說明為使本發(fā)明易于理解和便于實(shí)施，結(jié)合以下附圖對本發(fā)明加以說明，其目的是作說明而非限制，附圖中圖1是計(jì)算機(jī)系統(tǒng)體系結(jié)構(gòu)的原理框圖；圖2是存儲(chǔ)器電路的存儲(chǔ)體的方框圖；圖3是用于實(shí)現(xiàn)本發(fā)明的突發(fā)讀出排序的體系結(jié)構(gòu)的簡化方框圖；圖4A、4B和4C分別示出在512兆位x4部分、x8部分和x16部分中尋址以識(shí)別關(guān)鍵字的卷繞起始位置；以及圖5是本發(fā)明可以用于其中的計(jì)算機(jī)系統(tǒng)的簡化方框圖。
優(yōu)選實(shí)施例說明圖3示出能實(shí)現(xiàn)本發(fā)明的突發(fā)讀出排序的DRAM的體系結(jié)構(gòu)的簡化方框圖。DRAM存儲(chǔ)器件29包括指令/地址輸入緩存器30，它對指令總線或指令線以及地址總線或地址線作出響應(yīng)。指令解碼器和定序器32以及地址定序器34各自對指令/地址輸入緩存器30作出響應(yīng)。
存儲(chǔ)體地址解碼器36對地址定序器34作出響應(yīng)，而存儲(chǔ)體控制邏輯38對存儲(chǔ)體地址解碼器36作出響應(yīng)。一系列行鎖存器/解碼器/驅(qū)動(dòng)器40對存儲(chǔ)體控制邏輯38和地址定序器34作出響應(yīng)。為每個(gè)存儲(chǔ)器陣列42提供一個(gè)行鎖存器/解碼器/驅(qū)動(dòng)器40。圖3所示為8個(gè)存儲(chǔ)器陣列，標(biāo)為存儲(chǔ)體0到存儲(chǔ)體7。相應(yīng)地，有8個(gè)行鎖存器/解碼器/驅(qū)動(dòng)器電路40，它們各自對存儲(chǔ)體0到存儲(chǔ)體7中的一個(gè)作出響應(yīng)。
列地址鎖存器/解碼器電路44對地址定序器34作出響應(yīng)。I/O門電路46對列鎖存器/解碼器電路44作出響應(yīng)，以便控制每一個(gè)存儲(chǔ)器陣列42中的讀出放大器。指令/地址輸入緩存器30、指令解碼器和定序器32、地址定序器34、存儲(chǔ)體地址解碼器36、存儲(chǔ)體控制邏輯38、行鎖存器/解碼器/驅(qū)動(dòng)器40、列鎖存器/解碼器電路44以及I/O門電路46可以認(rèn)為是對陣列總線和地址總線作出響應(yīng)的第一組外圍設(shè)備。將上述元件描述為第一組外圍設(shè)備是為了對當(dāng)前的優(yōu)選實(shí)施例提供說明，而不是將本發(fā)明的范圍限制在僅有上述設(shè)備。本專業(yè)的普通技術(shù)人員會(huì)認(rèn)識(shí)到可以使用其它的設(shè)備組合來實(shí)現(xiàn)所述第一組外圍設(shè)備。
或者為了寫入操作或者為了讀出操作，可以通過多個(gè)數(shù)據(jù)小緩沖器48訪問DRAM 29。執(zhí)行寫入操作時(shí)，數(shù)據(jù)小緩沖器48上的數(shù)據(jù)由接收器50接收并傳送到輸入寄存器52。寫入緩沖器54緩存接收的數(shù)據(jù)，再將其輸入到寫入鎖存器和驅(qū)動(dòng)器電路56，通過I/O門電路46輸入到存儲(chǔ)器陣列42。
通過I/O門電路46把要從存儲(chǔ)器陣列42讀出的數(shù)據(jù)輸出到讀出鎖存器58。信息從讀出鎖存器58輸入到復(fù)用器/重排序器電路60，所述電路60通過驅(qū)動(dòng)器62將數(shù)據(jù)輸出到數(shù)據(jù)小緩沖器48。接收器50、輸入寄存器52、寫入緩沖器54、寫入鎖存器和驅(qū)動(dòng)器電路56、I/O門電路46、讀出鎖存器58、復(fù)用器/重排序器電路60以及驅(qū)動(dòng)器62組成對數(shù)據(jù)作出響應(yīng)的第二組外圍設(shè)備。將上述元件描述為第二組外圍設(shè)備是為了對當(dāng)前的優(yōu)選實(shí)施例提供說明，而不是將本發(fā)明的范圍限制在僅有上述設(shè)備。本專業(yè)的普通技術(shù)人員會(huì)認(rèn)識(shí)到可以使用其它設(shè)備組合來實(shí)現(xiàn)所述第二組外圍設(shè)備。
一般來說，重排序器電路60的目的是按照在某些地址位中的信息將存儲(chǔ)器陣列42輸出的n位字的塊重排序。如圖3所示，在復(fù)用器/重排序器電路60的輸入端，有8個(gè)8位字可用。復(fù)用器/重排序器電路60還接收列地址的三個(gè)最低有效位(CA0-CA2)。這三個(gè)最低有效位識(shí)別8個(gè)8位字塊中的最關(guān)鍵字，以便識(shí)別應(yīng)最先輸出的字以及卷繞從何處開始，即，所述讀出以關(guān)鍵字開始并且如果關(guān)鍵字不是位置0的字而是其它字，則所述讀出從位置7卷繞回位置1，以便完成所述讀出。
更具體地說，按照本發(fā)明的一個(gè)優(yōu)選實(shí)施例，當(dāng)接收到讀出指令時(shí)，存儲(chǔ)體地址輸入端BA0和BA1(未示出)上的數(shù)值選擇存儲(chǔ)器陣列42之一。隨后接收到地址信息，所述地址信息識(shí)別每個(gè)陣列42中的一行或多行。設(shè)置在輸入端A3到Ai(對x16部分i等于8，對x8部分i等于9，對x4部分i等于10)上的地址選擇開始列位置。參考圖3，對x8部分，輸入端A0到Ai上的數(shù)值是CA3-CA9。把最低有效位(CA0-CA2)中的信息輸入到復(fù)用器/重排序器電路60。這些數(shù)值在輸入端A0到A2可得到。所述信息識(shí)別由復(fù)用器/重排序器電路60最先輸出的最關(guān)鍵字。圖4A、4B和4C分別示出關(guān)于512兆位x4部分，x8部分和x16部分的尋址。
執(zhí)行寫入操作時(shí)，存儲(chǔ)體的識(shí)別方式和在讀出操作時(shí)相同。同理，也以同樣方式識(shí)別起始列地址。但在寫入操作時(shí)，輸入端A0-A2上的信號(hào)被忽略，假定它們是很低的信號(hào)。
本發(fā)明是一個(gè)尋址方案，它使讀出可以包括間插突發(fā)模式，使得可以向控制器提供關(guān)鍵字，同時(shí)把寫入簡化為起始序列突發(fā)。在優(yōu)選實(shí)施例中，總是以8位的突發(fā)長度訪問DRAM。把所有寫入突發(fā)都變址為起始位置，等于CA0＝0、CA1＝0和CA2＝0。對于讀出，CA0、CA1和CA2規(guī)定了從DRAM 29讀出的第一個(gè)數(shù)據(jù)字。其余7個(gè)數(shù)據(jù)字的讀出如表1所示。
表1寫入和讀出交插順序
圖5是可以在其中實(shí)現(xiàn)本發(fā)明的計(jì)算機(jī)系統(tǒng)110的一個(gè)實(shí)例的方框圖。計(jì)算機(jī)系統(tǒng)110包括處理器112、存儲(chǔ)器子系統(tǒng)114和擴(kuò)展總線控制器116。存儲(chǔ)器子系統(tǒng)114和擴(kuò)展總線控制器116通過本機(jī)總線118連接到處理器112。擴(kuò)展總線控制器116也連接到至少一條擴(kuò)展總線120，各種外圍設(shè)備，諸如大容量存儲(chǔ)裝置、鍵盤、鼠標(biāo)、圖形適配器、以及多媒體適配器等都可連接到所述擴(kuò)展總線120?？梢园烟幚砥?12和存儲(chǔ)器子系統(tǒng)114集成在單一芯片上。
存儲(chǔ)器子系統(tǒng)114包括存儲(chǔ)器控制器124，它通過多條信號(hào)線129、130、129a、130a、129b、130b、129c和130c連接到多個(gè)存儲(chǔ)器模塊125、126。多條數(shù)據(jù)信號(hào)線129、129a、129b、129c由存儲(chǔ)器控制器124和存儲(chǔ)器模塊125、126用來交換數(shù)據(jù)DATA。通過多條地址信號(hào)線132發(fā)送地址ADDR，通過時(shí)鐘線133施加時(shí)鐘信號(hào)CLK，并且通過多條指令信號(hào)線134發(fā)送指令CMD。存儲(chǔ)器模塊125、126包括多個(gè)存儲(chǔ)器件136-139、136’-139’以及寄存器141、141’。每個(gè)存儲(chǔ)器件136-139、136’-139’都可以是高速同步存儲(chǔ)器件。雖然圖5中只示出了兩個(gè)存儲(chǔ)器模塊125、126和關(guān)聯(lián)的信號(hào)線129-129c、130-130c，但是應(yīng)當(dāng)指出，可以使用任何數(shù)量的存儲(chǔ)器模塊。
將存儲(chǔ)器模塊125、126連接到存儲(chǔ)器控制器124的多條信號(hào)線129-129c、130-130c、132、133、134統(tǒng)稱為存儲(chǔ)器總線143。存儲(chǔ)器總線143還可具有本專業(yè)中眾所周知的附加信號(hào)線，例如芯片選擇線，為簡明起見未予示出。橫跨存儲(chǔ)器總線143的每一列存儲(chǔ)器件136-139、136’-139’稱為存儲(chǔ)器隊(duì)列。一般，單側(cè)存儲(chǔ)器模塊，例如圖5所示模塊，包括一個(gè)存儲(chǔ)器隊(duì)列。但也可使用含有兩個(gè)存儲(chǔ)器隊(duì)列的雙側(cè)存儲(chǔ)器模塊。
與時(shí)鐘信號(hào)CLK同步地順序地輸出讀出數(shù)據(jù)，所述時(shí)鐘信號(hào)被驅(qū)動(dòng)通過多條時(shí)鐘信號(hào)線130、130a、130b、130c。與時(shí)鐘信號(hào)CLK同步地順序地輸入寫入數(shù)據(jù)，所述時(shí)鐘信號(hào)由存儲(chǔ)器控制器124驅(qū)動(dòng)通過多條時(shí)鐘信號(hào)線130、130a、130b、130c。也利用時(shí)鐘信號(hào)CLK來對指令信號(hào)和地址信號(hào)計(jì)時(shí)，所述時(shí)鐘信號(hào)由存儲(chǔ)器控制器124驅(qū)動(dòng)通過存儲(chǔ)器模塊125、126的寄存器141、141’到達(dá)終端連接器148。指令、地址和時(shí)鐘信號(hào)線134、132、133分別直接連接到存儲(chǔ)器模塊125、126的寄存器141、141’。寄存器141、141’緩存這些信號(hào)，然后將它們分別分配到存儲(chǔ)器模塊125、126的存儲(chǔ)器件136-139、136’-139’。
雖然已結(jié)合優(yōu)選實(shí)施例對本發(fā)明作了說明，但本專業(yè)的普通技術(shù)人員應(yīng)理解，許多修改和變化是可能的。這些修改和變化仍包括在本發(fā)明的范圍之內(nèi)，本發(fā)明的范圍僅由以下權(quán)利要求書所限定。
權(quán)利要求
1.一種存儲(chǔ)器件(29)，它包括多個(gè)存儲(chǔ)單元陣列(42)和外圍設(shè)備(30、32、34、36、38、40、44、46、50、52、54、56、58、60、62)，用于從所述多個(gè)存儲(chǔ)單元中讀出信息和向所述多個(gè)存儲(chǔ)單元寫入信息，改進(jìn)部分包括重排序電路(60)，它對某些地址位作出響應(yīng)而將從所述多個(gè)陣列(42)接收的位排序；以及地址定序器(34)，用于在讀出操作時(shí)將某些所述地址位路由到所述重排序電路(60)。
2.如權(quán)利要求1所述的存儲(chǔ)器件(29)，其特征在于所述地址定序器(34)路由所述列地址的至少兩位最低有效位。
3.如權(quán)利要求1所述的存儲(chǔ)器件(29)，其特征在于所述地址定序器(34)在寫入操作時(shí)忽略所述某些地址位。
4.如權(quán)利要求1所述的存儲(chǔ)器件(29)，其特征在于所述重排序電路(60)從所述多個(gè)存儲(chǔ)單元陣列(42)接收n位字的塊并對所述某些地址位識(shí)別所述特定n位字作出響應(yīng)而輸出特定的n位字。
5.如權(quán)利要求1所述的存儲(chǔ)器件(29)，其特征在于所述存儲(chǔ)器件(29)包括DRAM.。
6.如權(quán)利要求1所述的存儲(chǔ)器件(29)，其特征在于所述地址定序器(34)對指令線和地址線作出響應(yīng)。
7.如權(quán)利要求1所述的存儲(chǔ)器件(29)，其特征在于所述數(shù)據(jù)小緩沖器對所述重排序電路(60)作出響應(yīng)。
8.一種系統(tǒng)，它包括處理器(112)；對所述處理器(112)作出響應(yīng)的存儲(chǔ)器控制器(124)；第一總線(118)，它將所述處理器(112)與所述存儲(chǔ)器控制器(124)互連；多個(gè)存儲(chǔ)器件(136、136’、137、137’、138、138’、139、139’)；以及第二總線(143)，它將所述存儲(chǔ)器控制器(124)與所述多個(gè)存儲(chǔ)器件(136、136’、137、137’、138、138’、139、139’)互連，每個(gè)存儲(chǔ)器件包括多個(gè)存儲(chǔ)單元陣列(42)；對指令和地址信號(hào)作出響應(yīng)的第一組外圍設(shè)備(30、32、34、36、38、40、44、46)；對數(shù)據(jù)作出響應(yīng)的第二組外圍設(shè)備(50、52、54、56、58、60、62)，所述第二組外圍設(shè)備包括電路(60)，它對某些地址位作出響應(yīng)而將從所述多個(gè)陣列接收的位排序。
9.如權(quán)利要求8所述的系統(tǒng)，其特征在于所述第一組外圍設(shè)備包括第二電路(34)，用于在讀出操作中將列地址的至少兩位最低有效位路由到所述電路(60)。
10.如權(quán)利要求9所述的系統(tǒng)，其特征在于所述第二電路(34)在寫入操作時(shí)忽略所述某些地址位。
11.如權(quán)利要求8所述的系統(tǒng)，其特征在于所述電路(60)從所述多個(gè)存儲(chǔ)單元陣列(42)接收n位字的塊并對所述某些地址位識(shí)別所述特定n位字作出響應(yīng)而輸出特定的n位字。
12.如權(quán)利要求8所述的系統(tǒng)，其特征在于所述多個(gè)存儲(chǔ)器件(29)包括多個(gè)DRAM.。
13.一種方法，所述方法包括以下步驟在從存儲(chǔ)器件輸出至少一個(gè)n位字之前，按照某些地址位中的信息將從存儲(chǔ)器陣列輸出的n位字塊重排序。
14.如權(quán)利要求13所述的方法，其特征在于還包括檢查列地址的至少兩個(gè)最低有效位，并且所述重排序是對所述檢查作出響應(yīng)。
15.如權(quán)利要求13所述的方法，其特征在于還包括對行地址和某些列地址作出響應(yīng)而從多個(gè)存儲(chǔ)器陣列中輸出n位字塊；其中，所述重排序包括對所述列地址的某些其它位作出響應(yīng)而控制從所述存儲(chǔ)器件輸出所述n位字的次序。
16.如權(quán)利要求15所述的方法，其特征在于所述輸出還包括利用存儲(chǔ)體地址輸入端上的數(shù)值來選擇陣列存儲(chǔ)體；利用在輸入端A3-Ai上提供的列地址來識(shí)別執(zhí)行讀出或?qū)懭朐L問的起始列地址，其中i為最高有效列地址；利用在輸入端A0-A2上提供的列地址來識(shí)別執(zhí)行讀出訪問的突發(fā)次序；以及在寫訪問時(shí)忽略在輸入端A0-A2上提供的列地址。
全文摘要
一種尋址方案及其關(guān)聯(lián)硬件允許進(jìn)行兩種不同類型的存取，一種用于讀出，一種用于寫入。按照本發(fā)明構(gòu)成的存儲(chǔ)器件包括多個(gè)存儲(chǔ)單元陣列。為從多個(gè)存儲(chǔ)單元讀出信息和向多個(gè)存儲(chǔ)單元寫入信息而提供外圍設(shè)備。所述外圍設(shè)備包括重排序電路，它對某些地址位作出響應(yīng)而將從多個(gè)陣列接收的位排序；以及地址定序器，用于在讀出操作時(shí)將某些地址位路由到所述重排序電路。本發(fā)明的方法包括在從存儲(chǔ)器件輸出至少一個(gè)n位字之前，按照某些地址位中的信息把從存儲(chǔ)器陣列輸出的n位字塊重排序。
文檔編號(hào)G11C8/04GK1554097SQ02817581
公開日2004年12月8日 申請日期2002年7月10日 優(yōu)先權(quán)日2001年7月13日
發(fā)明者J·W·揚(yáng)岑, J W 揚(yáng)岑 申請人:微米技術(shù)有限公司