專利名稱：半導(dǎo)體存儲(chǔ)裝置及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，其存儲(chǔ)單元陣列由與DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)相同的存儲(chǔ)單元構(gòu)成，而且當(dāng)從半導(dǎo)體存儲(chǔ)裝置的外部看時(shí)，該半導(dǎo)體存儲(chǔ)裝置以與SRAM(靜態(tài)RAM)相同的格式動(dòng)作。特別是本發(fā)明涉及這樣一種半導(dǎo)體存儲(chǔ)裝置，該半導(dǎo)體存儲(chǔ)裝置與SRAM具有互換性，上述SRAM能夠?qū)τ趯懭氲刂贩峭降靥峁┯糜诖_定對(duì)存儲(chǔ)單元的寫入時(shí)刻的寫入使能信號(hào)。
背景技術(shù)：
作為可以隨機(jī)存取的半導(dǎo)體存儲(chǔ)裝置，最有代表性的是SRAM以及DRAM。與DRAM相比，SRAM一般速度快，而且只要供電并輸入地址，就可以捕捉該地址的變化，使內(nèi)部的順序電路動(dòng)作，進(jìn)行讀出·寫入操作。這樣，與DRAM相比SRAM只要提供簡(jiǎn)單的輸入信號(hào)波形就可以動(dòng)作，所以也可以簡(jiǎn)化生成該輸入信號(hào)波形的電路結(jié)構(gòu)。
此外，SRAM不需要象DRAM那樣，為持續(xù)保持在存儲(chǔ)單元內(nèi)所存儲(chǔ)的數(shù)據(jù)而進(jìn)行更新。這樣的動(dòng)作簡(jiǎn)單，而且由于不需要更新，所以具有在處于等待狀態(tài)時(shí)的數(shù)據(jù)保持電流小的優(yōu)點(diǎn)。因此，SRAM被廣泛地用于各種用途。但是，由于SRAM一般每個(gè)存儲(chǔ)單元需要6個(gè)晶體管，所以與DRAM相比，具有芯片尺寸大、價(jià)格高等缺點(diǎn)。
另一方面，DRAM將地址的行地址和列地址分兩次分配，而且需要RAS(行地址選通)信號(hào)和CAS(列地址選通)信號(hào)，來(lái)作為確定上述地址的取出時(shí)刻的信號(hào)，而且需要用于定期更新存儲(chǔ)單元的控制電路，所以與SRAM相比，其定時(shí)控制變得復(fù)雜。
此外，即使沒(méi)有從外部的存取時(shí)，DRAM也需要存儲(chǔ)單元的更新，所以存在消耗電流大的問(wèn)題。即，DRAM的存儲(chǔ)單元可以由一個(gè)電容器和一個(gè)晶體管構(gòu)成，所以可以比較容易地以小芯片尺寸實(shí)現(xiàn)大容量化。因此，當(dāng)構(gòu)成相同存儲(chǔ)容量的半導(dǎo)體存儲(chǔ)裝置時(shí)，DRAM比SRAM價(jià)格便宜。
但是，作為以移動(dòng)電話為代表的移動(dòng)設(shè)備采用的半導(dǎo)體存儲(chǔ)裝置，至今為止還是以SRAM為主。這是因?yàn)?，至今為止的移?dòng)電話只具有簡(jiǎn)單的功能，不需要大容量的半導(dǎo)體存儲(chǔ)裝置，而且與DRAM相比，SRAM在定時(shí)控制等方面容易處理，而且SRAM的等待電流小，消耗功率低，適于希望盡量延長(zhǎng)連續(xù)通話時(shí)間、連續(xù)待機(jī)時(shí)間的移動(dòng)電話等。
但是現(xiàn)在具有非常豐富功能的移動(dòng)電話已經(jīng)出現(xiàn)，實(shí)現(xiàn)了電子郵件的收發(fā)功能，以及訪問(wèn)各種站點(diǎn)、獲得附近的飯店等城市中信息的功能。不僅如此，最近的移動(dòng)電話還具有訪問(wèn)互聯(lián)網(wǎng)上的Web服務(wù)器，簡(jiǎn)要地顯示主頁(yè)的內(nèi)容的功能，將來(lái)還設(shè)想與現(xiàn)在的桌上型個(gè)人計(jì)算機(jī)相同，可以自由訪問(wèn)互聯(lián)網(wǎng)上的主頁(yè)等。
為了實(shí)現(xiàn)上述功能，如現(xiàn)有的移動(dòng)電話那樣僅進(jìn)行簡(jiǎn)單的文本顯示是不行的，用于向使用者提供各種多媒體信息的圖形顯示是必不可少的。由此，有必要將從公眾網(wǎng)等接收的大量數(shù)據(jù)臨時(shí)存儲(chǔ)在移動(dòng)電話內(nèi)的半導(dǎo)體存儲(chǔ)裝置內(nèi)。即，作為設(shè)置在將來(lái)的移動(dòng)設(shè)備內(nèi)的半導(dǎo)體存儲(chǔ)裝置，其必要條件是具有如DRAM一樣的大容量。但是，由于移動(dòng)設(shè)備其絕對(duì)條件是必須小型且重量輕，所以半導(dǎo)體存儲(chǔ)裝置大容量化的同時(shí)，必須避免設(shè)備本身的大型化和重量化。
如上所述，如果考慮操作的簡(jiǎn)便性和消耗功率，則優(yōu)選SRAM作為設(shè)置在移動(dòng)設(shè)備內(nèi)的半導(dǎo)體存儲(chǔ)裝置，但是如果從大容量化的觀點(diǎn)考慮，則優(yōu)選DRAM。即，在將來(lái)的移動(dòng)設(shè)備中，分別取SRAM和DRAM的優(yōu)點(diǎn)的半導(dǎo)體存儲(chǔ)裝置是最適合的。作為這種半導(dǎo)體存儲(chǔ)裝置，可以考慮一種被稱為準(zhǔn)SRAM的半導(dǎo)體存儲(chǔ)裝置，其使用與DRAM中采用的存儲(chǔ)單元相同的存儲(chǔ)單元，而且從外部看具有與SRAM幾乎相同的格式。
準(zhǔn)SRAM同DRAM一樣，不必將地址分為行地址和列地址而分別分配，而且因此不需要RAS、CAS等定時(shí)信號(hào)。準(zhǔn)SRAM可以與普通SRAM一樣，一次分配地址，然后觸發(fā)相當(dāng)于時(shí)鐘同步型半導(dǎo)體存儲(chǔ)裝置的時(shí)鐘的芯片使能信號(hào)，將地址放入其內(nèi)部，然后進(jìn)行讀出/寫入操作。
準(zhǔn)SRAM不限于具有與普通SRAM的完全互換性，很多準(zhǔn)SRAM具有用于從外部控制存儲(chǔ)單元的更新的更新控制端口，必須在準(zhǔn)SRAM的外部控制更新。因此，與SRAM相比，很多準(zhǔn)SRAM存在以下缺點(diǎn)，即不容易操作，而且需要用于更新控制的多余電路。由此，如下所述，可以考慮這樣一種準(zhǔn)SRAM，該準(zhǔn)SRAM不在外部控制更新就可以使其以與普通SRAM完全相同的格式動(dòng)作。但這種準(zhǔn)SRAM也存在以下所述的種種缺點(diǎn)。
首先，作為第一背景技術(shù)，列舉特開(kāi)昭61-5495號(hào)公報(bào)和特開(kāi)昭62-188096號(hào)公報(bào)所公開(kāi)的半導(dǎo)體存儲(chǔ)裝置。前者的半導(dǎo)體存儲(chǔ)裝置在內(nèi)部具有用于對(duì)更新間隔計(jì)時(shí)的更新定時(shí)器，在經(jīng)過(guò)了相當(dāng)于更新間隔的時(shí)間的時(shí)刻，發(fā)出更新開(kāi)始請(qǐng)求，當(dāng)讀出操作的位線對(duì)的放大動(dòng)作結(jié)束后，激活與更新地址相對(duì)應(yīng)的字線，進(jìn)行自更新。這樣，不需要從半導(dǎo)體存儲(chǔ)裝置的外部控制，就可以實(shí)現(xiàn)存儲(chǔ)單元的更新。
此外，后者的半導(dǎo)體存儲(chǔ)裝置對(duì)于用于實(shí)現(xiàn)前者的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作定時(shí)控制電路，具體地公開(kāi)了其詳細(xì)構(gòu)成，基本上與前者的半導(dǎo)體存儲(chǔ)裝置相同。
接下來(lái)，作為第背景技術(shù)：
，列舉特開(kāi)平6-36557號(hào)公報(bào)所公開(kāi)的半導(dǎo)體存儲(chǔ)裝置。該半導(dǎo)體存儲(chǔ)裝置在其內(nèi)部也具有更新用的定時(shí)器，在經(jīng)過(guò)了規(guī)定的更新時(shí)間的時(shí)刻，發(fā)出更新開(kāi)始請(qǐng)求，當(dāng)讀出結(jié)束后，進(jìn)行自更新。
但是，在第一背景技術(shù)和第背景技術(shù)：
中，完全沒(méi)有考慮在什么時(shí)刻發(fā)出確定寫入時(shí)刻的寫入使能信號(hào)，從而具有發(fā)生以下問(wèn)題的可能性。即，在使準(zhǔn)SRAM以與普通SRAM相同的格式動(dòng)作的情況下，對(duì)于地址的變化，非同步地提供寫入使能信號(hào)。此外，對(duì)于地址的變化，根據(jù)更新開(kāi)始請(qǐng)求的自更新也是非同步發(fā)生的。因此，當(dāng)寫入使能信號(hào)比更新開(kāi)始請(qǐng)求遲一些被輸入，例如在存儲(chǔ)循環(huán)的后半部分被激活時(shí)，如果自更新已經(jīng)開(kāi)始，則該自更新不結(jié)束就無(wú)法進(jìn)行寫入操作。
但是如果這樣，在自更新之后進(jìn)行的寫入操作就會(huì)大大延遲。為了避免這樣的情況，必須使寫入操作優(yōu)先于自更新。但是如果這樣，在發(fā)出更新開(kāi)設(shè)請(qǐng)求后緊接著進(jìn)行寫入操作的情況下，則沒(méi)有機(jī)會(huì)進(jìn)行自更新，存在事實(shí)上無(wú)法進(jìn)行自更新的可能性。
此外，在第一背景技術(shù)和第背景技術(shù)：
中，當(dāng)?shù)刂分泻袝r(shí)滯時(shí)，會(huì)發(fā)生訪問(wèn)延遲的問(wèn)題。即，在地址中存在時(shí)滯的情況下，必須使字線的選擇動(dòng)作延遲該時(shí)滯量。這是因?yàn)椋捎诓捎脺?zhǔn)SRAM的DRAM的存儲(chǔ)單元一般進(jìn)行破壞讀出，當(dāng)激活某字線，通過(guò)讀出放大器進(jìn)行讀出操作時(shí)，就必須將原來(lái)存儲(chǔ)在與該字線連接的所有存儲(chǔ)單元中的數(shù)據(jù)從該讀出放大器寫回這些存儲(chǔ)單元。
因此，一旦開(kāi)始讀出，到與其對(duì)應(yīng)的再寫入操作結(jié)束的中間，不能轉(zhuǎn)換字線。但是，在地址中含有時(shí)滯的情況下，由于與地址值變化是等價(jià)的，所以結(jié)果使被激活的字線進(jìn)行轉(zhuǎn)換。因此，當(dāng)多條字線同時(shí)被激活時(shí)，與這些字線連接的存儲(chǔ)單元的數(shù)據(jù)在同一位線上被讀出，結(jié)果存儲(chǔ)單元的數(shù)據(jù)被破壞。
為了防止這樣的情況，必須使字線的激活延遲包含在上述地址中的時(shí)滯量。因此，當(dāng)在讀出后進(jìn)行更新時(shí)，特別是在時(shí)滯量較大的情況下，除了使更新的開(kāi)始也延遲由于時(shí)滯而造成使字線選擇動(dòng)作延遲的延遲量之外，更新之后的讀出操作等也必須延遲。
接下來(lái)，作為第三背景技術(shù)，列舉特開(kāi)平4-243087號(hào)公報(bào)所公開(kāi)的半導(dǎo)體存儲(chǔ)裝置。在該背景技術(shù)中，準(zhǔn)SRAM本身沒(méi)有更新定時(shí)器，而是在準(zhǔn)SRAM的外部設(shè)置定時(shí)器。這樣，在經(jīng)過(guò)更新時(shí)間后有最初的訪問(wèn)請(qǐng)求的時(shí)刻，在準(zhǔn)SRAM的外部產(chǎn)生OE(輸出使能)信號(hào)，根據(jù)該OE信號(hào)進(jìn)行更新，然后進(jìn)行與該訪問(wèn)請(qǐng)求相應(yīng)的讀出或者寫入操作。
但是，如該第三背景技術(shù)一樣的構(gòu)成存在這樣的問(wèn)題，即消耗功率過(guò)大，不適于以通過(guò)電池驅(qū)動(dòng)而長(zhǎng)時(shí)間使用為前提的移動(dòng)電話等低電力消耗產(chǎn)品。這是因?yàn)?，在第三背景技術(shù)中，在芯片使能(CE)信號(hào)有效的時(shí)刻，準(zhǔn)SRAM將從外部輸入的地址閂鎖而動(dòng)作。即，在第三背景技術(shù)中，每次訪問(wèn)SRAM都必須使芯片使能信號(hào)變化，由于在安裝基板上布線的芯片使能信號(hào)的總線的充放電電流而使消耗功率增大。
此外，作為第四背景技術(shù)，列舉特許第2529680號(hào)公報(bào)(特開(kāi)昭63-206994好公報(bào))中公開(kāi)的半導(dǎo)體存儲(chǔ)裝置。在該背景技術(shù)中，除了公開(kāi)了與從外部控制更新的現(xiàn)有準(zhǔn)SRAM相同的構(gòu)成之外，還公開(kāi)了以該準(zhǔn)SRAM的構(gòu)成為基礎(chǔ)而進(jìn)行改進(jìn)之后的構(gòu)成。
在前者的構(gòu)成中，當(dāng)輸出使能信號(hào)有效之后，生成地址變化檢測(cè)信號(hào)，根據(jù)在準(zhǔn)SRAM內(nèi)部生成的更新地址，進(jìn)行自更新，在輸出使能信號(hào)無(wú)效時(shí)刻，再次生成地址變化檢測(cè)信號(hào)，對(duì)從準(zhǔn)SRAM外部所提供的外部地址也進(jìn)行更新。但是，如果輸出使能信號(hào)在每個(gè)更新間隔內(nèi)都定時(shí)產(chǎn)生，則不必進(jìn)行以外部地址為對(duì)象的后者的更新，正是對(duì)外部地址進(jìn)行更新浪費(fèi)了電力。
另一方面，在后者的構(gòu)成中，捕捉外部地址的變化，而生成地址變化檢測(cè)信號(hào)，根據(jù)該地址變化檢測(cè)信號(hào)，對(duì)在準(zhǔn)SRAM內(nèi)部生成的更新地址進(jìn)行更新，在經(jīng)過(guò)一定時(shí)間之后，再次生成地址變化檢測(cè)信號(hào)，以外部地址為對(duì)象進(jìn)行通常的讀出、寫入操作。但是，在上述構(gòu)成中，當(dāng)外部地址中含有時(shí)滯時(shí)，仍然存在上述問(wèn)題。
即，在外部地址中含有時(shí)滯的情況下，由于地址的各位以彼此不同的定時(shí)變化，所以對(duì)各個(gè)定時(shí)檢測(cè)地址變化，會(huì)生成多個(gè)地址變化檢測(cè)信號(hào)。因此，雖然以最初的地址變化檢測(cè)信號(hào)來(lái)啟動(dòng)更新就可以了，但又以第二個(gè)之后的地址變化檢測(cè)信號(hào)，啟動(dòng)本來(lái)應(yīng)該在更新結(jié)束后進(jìn)行的對(duì)外部地址通常的訪問(wèn)。即在這種情況下，不只在更新構(gòu)成中對(duì)外部地址進(jìn)行訪問(wèn)請(qǐng)求。因此，與在第一背景技術(shù)和第背景技術(shù)：
的說(shuō)明中指出的一樣，由于同時(shí)激活了多條字線，與這些字線連接的存儲(chǔ)單元的數(shù)據(jù)在同一位線上被讀出，所以破壞了存儲(chǔ)單元的數(shù)據(jù)。
除了上述說(shuō)明的，現(xiàn)有的準(zhǔn)SRAM和存在以下問(wèn)題。即，在普通SRAM等中，多數(shù)情況設(shè)有等待模式，當(dāng)停止對(duì)內(nèi)部的電路供電時(shí)，消耗功率變得極小。但是，由于準(zhǔn)SRAM其存儲(chǔ)單元本身與DRAM相同，為了保持存儲(chǔ)在存儲(chǔ)單元內(nèi)的數(shù)據(jù)，需要經(jīng)常進(jìn)行更新。因此，雖說(shuō)與SRAM同樣地動(dòng)作，但在現(xiàn)有的準(zhǔn)SRAM中沒(méi)有設(shè)置普通SRAM采用的等待模式。
但是，在使準(zhǔn)SRAM以與普通SRAM相同的格式動(dòng)作的基礎(chǔ)上，單從使用的角度考慮，也希望具有與普通SRAM的等待模式同等的低電力消耗模塊。此外，為了顯著增強(qiáng)移動(dòng)電話的功能，今后準(zhǔn)SRAM應(yīng)適用于各種用途。
因此，當(dāng)然可以認(rèn)為象普通SRAM那樣只能單純地設(shè)定為等待狀態(tài)的控制是不夠的。因此，必須預(yù)先提供現(xiàn)有的普通SRAM等沒(méi)有的、準(zhǔn)SRAM獨(dú)有的等待模式。其中，如果能根據(jù)使用者的需要和應(yīng)用程序，對(duì)等待狀態(tài)的耗電進(jìn)行精細(xì)而階段性的控制，則是十分有用的。
此外，由于是以在普通DRAM中必須進(jìn)行更新為前提，所以不存在等待這個(gè)概念本身，但在普通DRAM中當(dāng)然也有低消耗功率的要求。因此，在普通DRAM中引入等待模式的概念具有這樣的優(yōu)點(diǎn)，即如果根據(jù)使用者的需要和應(yīng)用程序，通過(guò)精細(xì)地控制等待狀態(tài)的消耗功率，可實(shí)現(xiàn)低功耗，因而可以拓寬普通DRAM的新的應(yīng)用領(lǐng)域。

發(fā)明內(nèi)容
本發(fā)明就是鑒于上述問(wèn)題而提出的，其目的是提供這樣一種半導(dǎo)體存儲(chǔ)裝置，該半導(dǎo)體存儲(chǔ)裝置不會(huì)發(fā)生由于更新而影響通常的訪問(wèn)，或者由于連續(xù)寫入而使更新無(wú)法進(jìn)行的問(wèn)題，此外即使在地址中含有時(shí)滯的情況下也不會(huì)引起訪問(wèn)延遲，或者破壞存儲(chǔ)單元的錯(cuò)誤，而且該半導(dǎo)體存儲(chǔ)裝置以普通SRAM技術(shù)條件動(dòng)作、容量大，但芯片尺寸小、消耗功率低而且價(jià)格便宜。此外，本發(fā)明的另一個(gè)目的是提供一種半導(dǎo)體存儲(chǔ)裝置，該半導(dǎo)體存儲(chǔ)裝置與普通SRAM所采用的等待模式相同，并且具有在現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中不具有的獨(dú)特的低消耗功率模式。此外，上述以外的本發(fā)明的目的可以從后述的實(shí)施方式的說(shuō)明中看出來(lái)。
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置依次進(jìn)行響應(yīng)輸入地址信號(hào)，生成地址變化檢測(cè)信號(hào)，響應(yīng)上述地址變化檢測(cè)信號(hào)，對(duì)與上述更新地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元進(jìn)行更新，然后訪問(wèn)與上述輸入地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元。
這樣，由于在更新之后進(jìn)行訪問(wèn)，所以即使連續(xù)進(jìn)行寫入時(shí)，也可以在一個(gè)存儲(chǔ)周期內(nèi)進(jìn)行更新。此外，當(dāng)對(duì)例如存儲(chǔ)單元進(jìn)行寫入時(shí)，即使寫入使能信號(hào)延遲輸入，更新也不會(huì)與寫入沖突，所以可以簡(jiǎn)單地實(shí)現(xiàn)時(shí)序設(shè)計(jì)，不增大電路規(guī)模。
此外，即使輸入地址信號(hào)中含有時(shí)滯，也不必?fù)?dān)心會(huì)由于時(shí)滯而使輸入地址信號(hào)的各比特以不同的時(shí)序變化，而生成多個(gè)地址變化檢測(cè)信號(hào)，破壞存儲(chǔ)單元的數(shù)據(jù)。此外，不需要為了防止上述存儲(chǔ)單元破壞的問(wèn)題而采取延遲對(duì)存儲(chǔ)單元的訪問(wèn)開(kāi)始的對(duì)策，所以在半導(dǎo)體存儲(chǔ)裝置內(nèi)部不發(fā)生延遲，從而可以實(shí)現(xiàn)高速化。
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置包括使用由輸入地址信號(hào)生成的行地址和列地址而對(duì)該輸入地址信號(hào)指示的存儲(chǔ)單元進(jìn)行訪問(wèn)的半導(dǎo)體存儲(chǔ)裝置。因此，無(wú)需象普通DRAM那樣根據(jù)RAS/CAS的時(shí)序信號(hào)，分兩次取出地址，只要一次就可以提供輸入地址信號(hào)，所以可以使生成應(yīng)輸入半導(dǎo)體存儲(chǔ)裝置的信號(hào)波形的電路構(gòu)成變得簡(jiǎn)單。
此外，由于伴隨著從半導(dǎo)體存儲(chǔ)裝置外部提供輸入地址信號(hào)，在一個(gè)存儲(chǔ)周期內(nèi)進(jìn)行更新，所以只要提供為更新全部存儲(chǔ)單元所需的輸入地址信號(hào)，而無(wú)需從半導(dǎo)體存儲(chǔ)裝置外部進(jìn)行更新控制，就可以持續(xù)保持存儲(chǔ)單元的數(shù)據(jù)，從而與SRAM一樣容易操作。
此外，如果同DRAM一樣使用一個(gè)晶體管和一個(gè)電容器來(lái)構(gòu)成存儲(chǔ)單元，則與普通SRAM每個(gè)存儲(chǔ)單元要用六個(gè)晶體管相比，可以大幅減小存儲(chǔ)單元面積，從而可以實(shí)現(xiàn)大容量化，同時(shí)減小芯片尺寸，降低成本。
此外，在本發(fā)明中，將輸入地址信號(hào)的變化作為觸發(fā)，然后取出該輸入地址信號(hào)，對(duì)存儲(chǔ)單元進(jìn)行訪問(wèn)。因此，無(wú)需象現(xiàn)有的準(zhǔn)SRAM那樣，在每次取出地址時(shí)都使具有地址鎖存時(shí)序控制功能的芯片使能信號(hào)等信號(hào)變化，因此可以降低那部分消耗功率。
在本發(fā)明中，可以將輸入地址信號(hào)的高位規(guī)定位用于地址變化檢測(cè)，同時(shí)對(duì)于輸入地址信號(hào)的高位規(guī)定位相同的多個(gè)存儲(chǔ)單元，使由上述輸入地址信號(hào)中除上述高位規(guī)定位以外的字節(jié)構(gòu)成的頁(yè)面地址變化，然后對(duì)上述多個(gè)存儲(chǔ)單元連續(xù)地進(jìn)行訪問(wèn)。由此，可以實(shí)現(xiàn)與普通DRAM等所采用的頁(yè)面模式相同的功能。
此外，在本發(fā)明中，可以在訪問(wèn)半導(dǎo)體存儲(chǔ)裝置時(shí)，響應(yīng)有效的激活信號(hào)，生成地址變化檢測(cè)信號(hào)。作為激活信號(hào)，可以使用具有芯片的激活功能但不具有地址鎖存時(shí)序控制功能的信號(hào)。由此，可以利用這樣的使用方法，即預(yù)先設(shè)定輸入地址信號(hào)，通過(guò)將激活信號(hào)從無(wú)效狀態(tài)轉(zhuǎn)換為有效狀態(tài)，從而使半導(dǎo)體存儲(chǔ)裝置內(nèi)的動(dòng)作開(kāi)始。
此外，在本發(fā)明中，優(yōu)選生成這樣的單觸發(fā)脈沖作為地址變化檢測(cè)信號(hào)，該單觸發(fā)脈沖具有與從輸入地址信號(hào)開(kāi)始變化到該輸入地址信號(hào)確定為止的待機(jī)時(shí)間相當(dāng)?shù)拿}寬。此外，在本發(fā)明的半導(dǎo)體存儲(chǔ)裝置中，優(yōu)選在生成單觸發(fā)脈沖期間進(jìn)行更新。由此，可以有效地利用普通SRAM的待機(jī)時(shí)間。此外，在一個(gè)更新周期的更新結(jié)束之后到下一個(gè)更新周期之前沒(méi)有進(jìn)行更新時(shí)，單觸發(fā)脈沖的時(shí)間與普通SRAM的待機(jī)時(shí)間相同，所以無(wú)論是否進(jìn)行更新，都可以使從存儲(chǔ)單元的讀出所需的時(shí)間一定。
此外，在本發(fā)明中，當(dāng)在進(jìn)行更新期間輸入寫入使能信號(hào)時(shí)，可以將輸入的寫入數(shù)據(jù)取出到總線，更新結(jié)束之后再將寫入數(shù)據(jù)從總線寫入存儲(chǔ)單元。此外，在本發(fā)明的半導(dǎo)體存儲(chǔ)裝置中，當(dāng)在進(jìn)行自更新期間生成地址變化檢測(cè)信號(hào)時(shí)，可以在進(jìn)行自更新之后對(duì)輸入地址信號(hào)進(jìn)行訪問(wèn)。這樣，即使在自更新期間被提供了輸入地址信號(hào)，該輸入地址信號(hào)也不會(huì)影響自更新，總是在進(jìn)行自更新之后才進(jìn)行訪問(wèn)，所以可以使時(shí)序控制所需的邏輯設(shè)計(jì)工作變得簡(jiǎn)單。
此外，在本發(fā)明中，可以在規(guī)定時(shí)間內(nèi)沒(méi)有生成地址變化檢測(cè)信號(hào)時(shí)，啟動(dòng)自更新，以一定的時(shí)間間隔進(jìn)行更新。雖然以通?；蚰骋活l度伴隨著提供輸入地址信號(hào)對(duì)存儲(chǔ)單元進(jìn)行更新，但如上所述，即使長(zhǎng)時(shí)間沒(méi)有被提供輸入地址信號(hào)，也可以持續(xù)地保持存儲(chǔ)在存儲(chǔ)單元中的數(shù)據(jù)。
此外，在本發(fā)明中，在與單觸發(fā)脈沖上升沿或下降沿相當(dāng)?shù)膬煞N變化點(diǎn)中，優(yōu)選將與成為啟動(dòng)更新的觸發(fā)的變化點(diǎn)不同的其他變化點(diǎn)作為觸發(fā)，對(duì)更新地址進(jìn)行更新。由此，當(dāng)新的輸入地址信號(hào)變化之后，開(kāi)始下一次存儲(chǔ)周期時(shí)，即使輸入地址信號(hào)中包含時(shí)滯，由于在此前的存儲(chǔ)周期中已經(jīng)設(shè)定更新地址，所以作為更新對(duì)象的存儲(chǔ)單元(字線)的選擇動(dòng)作不會(huì)由于時(shí)滯的影響而延遲，在更新中不會(huì)發(fā)生延遲。
此外，在本發(fā)明中，通過(guò)輸入測(cè)試模式信號(hào)，同時(shí)以所希望的時(shí)序輸入輸入更新請(qǐng)求，從而可以從外部自由地控制半導(dǎo)體存儲(chǔ)裝置內(nèi)的更新操作。因此，可以檢測(cè)是否存在錯(cuò)誤，上述錯(cuò)誤是由于例如輸入地址信號(hào)等的變化而生成的單觸發(fā)脈沖的影響，在控制更新的行使能信號(hào)中增加噪聲，或者從激活字線開(kāi)始到讀出放大器的讀出操作開(kāi)始為止期間在位線對(duì)中增加噪聲而產(chǎn)生的。除此之外，設(shè)定從外部提供更新請(qǐng)求的測(cè)試模式信號(hào)，而且如果沒(méi)有從外部輸入更新請(qǐng)求，則在半導(dǎo)體存儲(chǔ)裝置內(nèi)在一段時(shí)間內(nèi)不進(jìn)行更新，因此容易實(shí)現(xiàn)為了保持試驗(yàn)而禁止更新的狀態(tài)。
此外，在本發(fā)明中，優(yōu)選通過(guò)在更新期間沒(méi)有使用的管腳提供輸入更新請(qǐng)求。由此，可以將用于提供輸入更新請(qǐng)求的管腳與用于輸入輸出使能信號(hào)的管腳等共用。因此，無(wú)需僅為提供輸入更新請(qǐng)求而分配新的管腳。
此外，在本發(fā)明中，除了可以在更新之后進(jìn)行讀出或?qū)懭胫?，也可以在輸入寫入?qǐng)求時(shí)進(jìn)行更新，然后對(duì)存儲(chǔ)單元進(jìn)行寫入，當(dāng)輸入讀出請(qǐng)求時(shí)進(jìn)行讀出，然后進(jìn)行更新。通過(guò)后者，可以實(shí)現(xiàn)高速讀出，縮短訪問(wèn)時(shí)間。因此，優(yōu)選從輸入地址信號(hào)變化開(kāi)始到經(jīng)過(guò)規(guī)定時(shí)間時(shí)判斷是讀出操作還是寫入操作。
此外，本發(fā)明的控制電路從形成存儲(chǔ)單元的存儲(chǔ)芯片的外部供給控制信號(hào)和地址信號(hào)，并且與該存儲(chǔ)芯片一起構(gòu)成上述半導(dǎo)體存儲(chǔ)裝置。
與實(shí)施方式1相同，選擇更新控制信號(hào)，以其作為更新控制信號(hào)REFB′輸出。
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法中，向存儲(chǔ)單元陣列寫入規(guī)定的測(cè)試模型，禁止由在半導(dǎo)體存儲(chǔ)裝置內(nèi)部生成的更新請(qǐng)求所引起的所有更新，將輸入地址信號(hào)的變化時(shí)刻和輸入更新請(qǐng)求的供給時(shí)刻設(shè)定為某一時(shí)間關(guān)系，然后使輸入地址信號(hào)變化，同時(shí)提供輸入更新請(qǐng)求，進(jìn)行存儲(chǔ)單元陣列的更新，然后通過(guò)比較預(yù)先寫入的測(cè)試模型與存儲(chǔ)單元陣列的數(shù)據(jù)，來(lái)判斷半導(dǎo)體存儲(chǔ)裝置是否良好。由此，可以檢測(cè)出由于輸入地址信號(hào)的變化而生成的地址變化檢測(cè)信號(hào)(單觸發(fā)脈沖)的影響，而使控制更新的行使能信號(hào)中增加噪聲，或者在從激活字線開(kāi)始到讀出放大器開(kāi)始讀出操作為止之間使位線對(duì)中增加噪聲而引起的錯(cuò)誤。
此外，在本發(fā)明的測(cè)試方法中，可以使輸入地址信號(hào)的變化時(shí)刻和輸入更新請(qǐng)求的供給時(shí)刻之間的時(shí)間關(guān)系在規(guī)定時(shí)間范圍內(nèi)變化。例如，可以將作為兩個(gè)時(shí)刻之間的時(shí)間關(guān)系能夠取得的所有時(shí)間范圍作為上述規(guī)定時(shí)間范圍，由此無(wú)論上述時(shí)刻之間的時(shí)間關(guān)系如何，都可以保證不會(huì)發(fā)生由上述噪聲引起的錯(cuò)誤。
在本發(fā)明的測(cè)試方法中，當(dāng)輸入地址信號(hào)變化時(shí)，可以使輸入地址信號(hào)的所有比特同時(shí)反轉(zhuǎn)。這樣，由于在行使能信號(hào)和位線對(duì)等中易于增大噪聲并且噪聲的幅度大，所以即使早在苛刻的條件下也可以測(cè)試是否發(fā)生錯(cuò)誤。
在本發(fā)明的其他形式的半導(dǎo)體存儲(chǔ)裝置中，當(dāng)處于等待狀態(tài)時(shí)，根據(jù)從多種模式中選擇的模式，使自更新所必需的裝置內(nèi)的各電路動(dòng)作或使其動(dòng)作停止。由此，由于在更新進(jìn)行期間無(wú)需使不必要的電路動(dòng)作，所以可以減少消耗功率。因此，可以使使用要求更新的存儲(chǔ)單元的普通SRAM技術(shù)條件的存儲(chǔ)器、準(zhǔn)SRAM、普通DRAM等實(shí)現(xiàn)類似于普通SRAM中的等待模式的低消耗功率模式。此外，由于能控制是否使自更新所必需的各電路動(dòng)作，所以可以根據(jù)使用者的需要和應(yīng)用程序，分階段地減少等待電流等，從而實(shí)現(xiàn)普通SRAM等不具有的獨(dú)特的等待模式。
此外，在本發(fā)明中，當(dāng)以獨(dú)立控制更新操作的多個(gè)存儲(chǔ)單元區(qū)構(gòu)成存儲(chǔ)單元陣列時(shí)，可以對(duì)由存儲(chǔ)單元區(qū)及其外圍電路構(gòu)成的每個(gè)存儲(chǔ)板設(shè)定模式，使各存儲(chǔ)板動(dòng)作或使其動(dòng)作停止。由此，對(duì)于存儲(chǔ)臨時(shí)保持的信息的存儲(chǔ)單元區(qū)，就沒(méi)有必要在等待狀態(tài)下進(jìn)行自更新。因此，可以根據(jù)應(yīng)用程序等使用的存儲(chǔ)空間的分配來(lái)決定是否使存儲(chǔ)板動(dòng)作，從而可以根據(jù)使用者的需要和應(yīng)用程序的特定形式將等待電流減小到最低限度。
此外，在本發(fā)明中，可以具有多個(gè)存儲(chǔ)板共用的電源電路，根據(jù)對(duì)每個(gè)存儲(chǔ)板設(shè)定的模式，分別控制是否從該電源電路對(duì)各個(gè)存儲(chǔ)板進(jìn)行供電。由此，不會(huì)使電源電路的規(guī)模與存儲(chǔ)板的數(shù)量成比例地增大，所以即使設(shè)置很多存儲(chǔ)板，也可以通過(guò)小規(guī)模的電路構(gòu)成而減小等待電流。
此外，在本發(fā)明中，優(yōu)選提供用于等待的輸入模式信號(hào)，對(duì)每個(gè)存儲(chǔ)板設(shè)定模式。由此，即使使用者的需要或使用的應(yīng)用程序有變化，也可以靈活地應(yīng)對(duì)該變化，同時(shí)將等待電流減小到最低限度。
此外，在本發(fā)明中，可以根據(jù)為模式設(shè)定而輸入的地址來(lái)確定待進(jìn)行模式設(shè)定的存儲(chǔ)板。由此，與通過(guò)切斷熔斷器來(lái)進(jìn)行模式設(shè)定等相比，可以簡(jiǎn)單地進(jìn)行模式設(shè)定，同時(shí)可以與通常的讀出和寫入相同，由使用者簡(jiǎn)單地對(duì)模式進(jìn)行再設(shè)定。因此，無(wú)需為了模式設(shè)定而從外部提供專用的信號(hào)，也無(wú)需設(shè)置用于上述專用信號(hào)的管腳。
此外，在本發(fā)明中，可以設(shè)置使更新控制電路和電源電路雙方動(dòng)作的第一模式、使更新控制電路的動(dòng)作停止而使電源電路動(dòng)作的第二模式以及使更新控制電路和電源電路雙方的動(dòng)作停止的第三模式，并且可以從這些模式中選擇一個(gè)模式。由此，可以根據(jù)適用的裝置和使用環(huán)境等，從外部精細(xì)地控制恢復(fù)激活狀態(tài)的恢復(fù)時(shí)間、電流消耗量、是否要保持在等待狀態(tài)下的數(shù)據(jù)等。即，在第一模式中，由于對(duì)自更新所必需的電路供電，所以可以保持存儲(chǔ)單元的數(shù)據(jù)，同時(shí)從等待狀態(tài)至轉(zhuǎn)換為激活狀態(tài)所需的時(shí)間在三種模式中最短。在第二模式中，除了與第一模式相比可以減少更新控制電路的消耗電流之外，在從等待狀態(tài)轉(zhuǎn)換為激活狀態(tài)時(shí)，可以與第一模式同樣地使用半導(dǎo)體存儲(chǔ)裝置。此外第三模式是三種模式中消耗電流最小的模式。
此外，可以在對(duì)規(guī)定的地址有每個(gè)模式預(yù)先確定的數(shù)據(jù)的寫入請(qǐng)求時(shí)，或者在激活信號(hào)中有規(guī)定的變化時(shí)進(jìn)行模式的設(shè)定。由此，為了設(shè)定等待模式，無(wú)需向半導(dǎo)體存儲(chǔ)裝置提供專用的信號(hào)，而且無(wú)需在半導(dǎo)體存儲(chǔ)裝置中設(shè)置用于提供這樣的專用信號(hào)的管腳。


圖1是表示本發(fā)明第一實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。
圖2是表示該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的主要部分的詳細(xì)構(gòu)成的電路圖。
圖3是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，在一個(gè)存儲(chǔ)周期內(nèi)進(jìn)行更新和隨后的讀出時(shí)的動(dòng)作的時(shí)序圖。
圖4是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，更新在中途停止，只進(jìn)行讀出時(shí)的動(dòng)作的時(shí)序圖。
圖5是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，在一個(gè)存儲(chǔ)周期內(nèi)進(jìn)行更新和隨后的寫入時(shí)的動(dòng)作的時(shí)序圖。
圖6是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，更新在中途停止，只進(jìn)行寫入時(shí)的動(dòng)作的時(shí)序圖。
圖7是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，進(jìn)行由更新定時(shí)器引起的進(jìn)行自更新時(shí)的動(dòng)作的時(shí)序圖。
圖8是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，進(jìn)行由更新定時(shí)器引起的進(jìn)行自更新和隨后的讀出時(shí)的動(dòng)作的時(shí)序圖。
圖9是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，在一個(gè)存儲(chǔ)周期內(nèi)延遲輸入寫入使能信號(hào)時(shí)的更新、偽讀出和寫入的時(shí)序圖。
圖10是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，在一個(gè)存儲(chǔ)周期內(nèi)從由更新定時(shí)器引起的自更新開(kāi)始到延遲輸入寫入使能信號(hào)時(shí)的更新、偽讀出和寫入的時(shí)序圖。
圖11是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，在一個(gè)存儲(chǔ)周期內(nèi)延遲輸入寫入使能信號(hào)，在寫入期間有由更新定時(shí)器引起的更新請(qǐng)求時(shí)的寫入和隨后的自更新的時(shí)序圖。
圖12是表示本發(fā)明第二實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。
圖13是表示在該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，更新在中途停止，只進(jìn)行讀出時(shí)的動(dòng)作的時(shí)序圖。
圖14是表示本發(fā)明第三實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。
圖15是表示該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的讀出操作的時(shí)序圖。
圖16是表示該實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的寫入操作的時(shí)序圖。
圖17是表示本發(fā)明第四實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。
圖18是表示該實(shí)施方式的等待模式控制電路的詳細(xì)構(gòu)成的電路圖。
圖19是表示該實(shí)施方式的更新控制電路的詳細(xì)構(gòu)成的電路圖。
圖20是表示該實(shí)施方式的升壓電源的詳細(xì)構(gòu)成的電路圖。
圖21是表示該實(shí)施方式的基板電壓發(fā)生電路的詳細(xì)構(gòu)成的電路圖。
圖22是表示該實(shí)施方式的基準(zhǔn)電壓發(fā)生電路的詳細(xì)構(gòu)成的電路圖。
圖23是表示本發(fā)明第五實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的主要部分構(gòu)成的框圖。
圖24是表示本發(fā)明第六實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的主要部分構(gòu)成的框圖。
圖25是表示在DRAM存儲(chǔ)單元的讀出操作中，位線對(duì)BL、/BL的電位在經(jīng)過(guò)一定時(shí)間后進(jìn)行轉(zhuǎn)換的狀態(tài)的時(shí)序圖。
圖26是表示本發(fā)明第七實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。
圖27是表示在該實(shí)施方式中，從測(cè)試裝置向半導(dǎo)體存儲(chǔ)裝置供給的信號(hào)的時(shí)刻和更新地址R_ADD的時(shí)序圖。
圖28是表示在該實(shí)施方式中，在測(cè)試裝置內(nèi)進(jìn)行的半導(dǎo)體存儲(chǔ)裝置的測(cè)試順序的流程圖。
具體實(shí)施例方式
以下參照附圖，對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。但是，本發(fā)明不限于以下所述的實(shí)施方式，例如可以將這些實(shí)施方式的構(gòu)成要素進(jìn)行適當(dāng)組合。(第一實(shí)施方式)圖1是表示根據(jù)本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。在該圖中，地址Address是從半導(dǎo)體存儲(chǔ)裝置外部提供的訪問(wèn)地址。與行列狀排列的存儲(chǔ)單元陣列相對(duì)應(yīng)，地址Address含有行地址和列地址。地址緩沖器1緩沖該地址Address，然后輸出。
鎖存器2在鎖存控制信號(hào)LC為“L(低)”電位期間(即鎖存控制信號(hào)LC從下降開(kāi)始到下次上升之間)，將由地址緩沖器1提供的地址原封不動(dòng)地作為內(nèi)部L_ADD而輸出。此外，當(dāng)鎖存控制信號(hào)LC上升時(shí)，鎖存器2取出由地址緩沖器1提供的地址，在鎖存控制信號(hào)LC為H(高)電位期間一直保持該地址，同時(shí)將保持的地址作為內(nèi)部地址L_ADD而輸出。
ATD(Address Transiti導(dǎo)通Detector地址變化檢測(cè))電路3當(dāng)芯片選擇信號(hào)/CS有效(“L”電平)時(shí)，即使僅變化內(nèi)部地址L_ADD某一位，也在地址變化檢測(cè)信號(hào)ATD中輸出單觸發(fā)的脈沖信號(hào)。此外，當(dāng)芯片選擇信號(hào)/CS有效時(shí)，ATD電路3在地址變化檢測(cè)信號(hào)ATD中產(chǎn)生單觸發(fā)脈沖。芯片選擇信號(hào)/CS是當(dāng)訪問(wèn)如圖1所示的半導(dǎo)體存儲(chǔ)裝置時(shí)有效的選擇信號(hào)。此外，加在信號(hào)名稱前的符號(hào)“/”的意思是負(fù)邏輯的信號(hào)。
以下對(duì)芯片選擇信號(hào)/CS做進(jìn)一步詳細(xì)說(shuō)明。芯片選擇信號(hào)/CS是用于決定半導(dǎo)體存儲(chǔ)裝置(芯片)的選擇/非選擇的信號(hào)，特別是在由多個(gè)半導(dǎo)體存儲(chǔ)裝置構(gòu)成的系統(tǒng)中，是用于選擇所希望的半導(dǎo)體存儲(chǔ)裝置的激活信號(hào)。在以下的說(shuō)明中，雖然使用芯片選擇信號(hào)作為決定芯片的選擇/非選擇的激活信號(hào)，但在本發(fā)明中可以使用的激活信號(hào)不限于芯片選擇信號(hào)，只要是具有同等功能的激活信號(hào)，任何信號(hào)都可以。
因此，可以使用芯片使能信號(hào)來(lái)代替芯片選擇信號(hào)。但是，在所謂的芯片使能信號(hào)中，如同現(xiàn)有的準(zhǔn)SRAM的芯片使能信號(hào)一樣，在芯片的激活功能的基礎(chǔ)上，還具有地址鎖存定時(shí)控制功能。即，如在背景技術(shù)的說(shuō)明中所述，在現(xiàn)有的準(zhǔn)SRAM中，由于為了控制地址取出的定時(shí)，象時(shí)鐘信號(hào)那樣在每個(gè)周期中輸入芯片使能信號(hào)，所以存在消耗功率增加的問(wèn)題。
與此相對(duì)，本發(fā)明的半導(dǎo)體存儲(chǔ)裝置其特征之一是，不象時(shí)鐘信號(hào)那樣在每個(gè)周期中輸入作為內(nèi)部動(dòng)作的觸發(fā)的信號(hào)。由此，本發(fā)明在使用芯片使能信號(hào)作為激活信號(hào)的情況下，使用具有芯片激活功能且不具有地址鎖存定時(shí)控制功能的信號(hào)。
更新控制電路4內(nèi)置有地址計(jì)數(shù)器(更新計(jì)數(shù)器)以及更新定時(shí)器。更新控制電路4利用它們以及地址變化檢測(cè)信號(hào)ATD、寫入使能信號(hào)/WE，控制半導(dǎo)體存儲(chǔ)裝置內(nèi)部的更新，由此在半導(dǎo)體存儲(chǔ)裝置內(nèi)部自動(dòng)生成更新地址和更新定時(shí)，從而實(shí)現(xiàn)與普通DRAM的自更新相同的更新操作。其中，地址計(jì)數(shù)器順次生成用于更新DRAM存儲(chǔ)單元的更新地址R_ADD。更新地址R_ADD具有與包含在地址Address中的行地址相同的位寬。
此外，更新定時(shí)器對(duì)從來(lái)自半導(dǎo)體存儲(chǔ)裝置外部的最后的訪問(wèn)請(qǐng)求的時(shí)刻開(kāi)始的經(jīng)過(guò)時(shí)間進(jìn)行計(jì)時(shí)，當(dāng)該經(jīng)過(guò)時(shí)間超過(guò)規(guī)定的更新時(shí)間時(shí)，更新定時(shí)器在半導(dǎo)體存儲(chǔ)裝置內(nèi)部啟動(dòng)自更新。因此，更新計(jì)數(shù)器在每次地址變化檢測(cè)信號(hào)ATD有效時(shí)，都被復(fù)位而重新開(kāi)始計(jì)時(shí)。
此外，更新控制電路4生成用于控制更新定時(shí)的更新控制信號(hào)REFA、REFB。這些更新控制信號(hào)的含義將參照?qǐng)D2在后面進(jìn)行說(shuō)明，通過(guò)動(dòng)作說(shuō)明可以明了這些更新控制信號(hào)的詳細(xì)定時(shí)。
多路轉(zhuǎn)換器5(圖中的MUX)根據(jù)地址變化檢測(cè)信號(hào)ATD以及后面說(shuō)明的更新控制信號(hào)REFB的電位，當(dāng)?shù)刂纷兓瘷z測(cè)信號(hào)ATD為“L”電平而且更新控制信號(hào)REFB為H(高)電位時(shí)，選擇包含在內(nèi)部地址L_ADD中的行地址(由于煩瑣，有時(shí)簡(jiǎn)單地稱為“內(nèi)部地址L_ADD”)，并以其作為地址M_ADD而輸出。另一方面，當(dāng)?shù)刂纷兓瘷z測(cè)信號(hào)ATD為“H”電平或更新控制信號(hào)REFB為“L”電平時(shí)，多路轉(zhuǎn)換器5選擇更新地址R_ADD，作為地址M_ADD而輸出。
存儲(chǔ)單元陣列6是與用于普通DRAM中的存儲(chǔ)單元陣列相同的存儲(chǔ)單元陣列，在行方向和列方向上分別布有字線和位線(或者位線對(duì)，以下同)，由與普通DRAM相同的一個(gè)晶體管和一個(gè)電容器構(gòu)成的存儲(chǔ)單元在字線和位線的交點(diǎn)位置上成行列狀配置而構(gòu)成。
行解碼器7當(dāng)行使能信號(hào)RE為“H”電平時(shí)，對(duì)地址M_ADD進(jìn)行解碼，激活該地址M_ADD指定的字線。當(dāng)行使能信號(hào)RE為“L”電平時(shí)，行解碼器7不激活任何字線。
列解碼器8當(dāng)列使能信號(hào)CE為“H”電平時(shí)，對(duì)包含在內(nèi)部地址L_ADD中的列地址進(jìn)行解碼，生成用于選擇該內(nèi)部地址L_ADD指定的位線的列選擇信號(hào)。當(dāng)列使能信號(hào)CE為“L”電平時(shí)，列解碼器8也不生成與任何位線相對(duì)應(yīng)的列選擇信號(hào)。
讀出放大器·復(fù)位電路9由省略了圖示的讀出放大器、列開(kāi)關(guān)、預(yù)充電電路構(gòu)成。其中，列開(kāi)關(guān)被連接在列解碼器8輸出的列選擇信號(hào)指定的讀出放大器和總線WRB之間。當(dāng)讀出放大器使能信號(hào)SE為“H”電平時(shí)，讀出放大器被激活，讀出并放大地址Address所指定的存儲(chǔ)單元連接的位線電位，然后向總線WRB輸出，或者經(jīng)由位線，將供給總線WRB的寫入數(shù)據(jù)寫入存儲(chǔ)單元。當(dāng)預(yù)充電使能信號(hào)PE為“H”電平時(shí)，預(yù)充電電路被激活，將位線的電位預(yù)充電到規(guī)定電位(例如電源電位的1/2)。
I/O(輸入輸出)緩沖器10根據(jù)控制信號(hào)CWO的電位，當(dāng)該信號(hào)為“H”電平時(shí)，在輸出緩沖器中緩沖總線WRB上的讀出數(shù)據(jù)，然后從總線I/O輸出到半導(dǎo)體存儲(chǔ)裝置的外部。此外，當(dāng)該信號(hào)為“L”電平時(shí)，I/O緩沖器10將輸出緩沖器置為浮動(dòng)狀態(tài)，在輸入緩沖器中緩沖從半導(dǎo)體存儲(chǔ)裝置外部提供給總線I/O的寫入數(shù)據(jù)，然后送出至總線WRB。即，當(dāng)控制信號(hào)CWO為“H”電平時(shí)，進(jìn)行讀出操作，當(dāng)其為“L”電平時(shí)，進(jìn)行寫入操作。
R/W(讀/寫)控制電路11根據(jù)芯片選擇信號(hào)/CS、寫入使能信號(hào)/WE以及輸出使能信號(hào)OE生成控制信號(hào)CWO。其中，在本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的格式中，在寫入使能信號(hào)/WE下降沿開(kāi)始數(shù)據(jù)的寫入(取出)，在寫入使能信號(hào)/WE上升沿確定數(shù)據(jù)，寫入(取出)動(dòng)作結(jié)束?？刂菩盘?hào)CWO的轉(zhuǎn)換定時(shí)在動(dòng)作說(shuō)明中進(jìn)行說(shuō)明。
鎖存控制電路12根據(jù)地址變化檢測(cè)信號(hào)ATD以及列使能信號(hào)CE，生成確定地址Address的鎖存時(shí)刻的上述鎖存控制信號(hào)LC。行控制電路13根據(jù)更新控制信號(hào)REFA、更新控制信號(hào)REFB、地址變化檢測(cè)信號(hào)ATD以及寫入使能信號(hào)/WE，生成行使能信號(hào)RE、讀出放大器使能信號(hào)SE、預(yù)充電使能信號(hào)PE以及控制信號(hào)CC。列控制電路14根據(jù)該控制信號(hào)CC，生成列使能信號(hào)CE。
升壓電源15是將施加在存儲(chǔ)單元陣列6內(nèi)的字線上的升壓電位提供給行解碼器7的電源。此外，基板電壓發(fā)生電路16是生成施加在形成存儲(chǔ)單元陣列6的各個(gè)存儲(chǔ)單元的阱或半導(dǎo)體基板上的基板電壓的電路。此外，基準(zhǔn)電壓發(fā)生電路17生成存儲(chǔ)單元陳列6、讀出放大器·復(fù)位電路9內(nèi)的讀出放大器和預(yù)充電電路·均衡電路使用的基準(zhǔn)電壓(例如電源電位的1/2＝1/2Vcc)。該基準(zhǔn)電壓的用途主要有以下三種(①～③)，但現(xiàn)在以沒(méi)有設(shè)置空單元的使用方法③為主。
①作為施加在構(gòu)成存儲(chǔ)單元的電容器的電極對(duì)上的基準(zhǔn)電壓(1/2Vcc)。
②在設(shè)有空單元的情況下，作為讀出放大器通過(guò)從存儲(chǔ)單元讀出到位線對(duì)的一條位線上的電位以及從空單元讀出到另一條位線上的電位(1/2Vcc)來(lái)判斷存儲(chǔ)單元的保持?jǐn)?shù)據(jù)是“0”或“1”的參考電位。
③在沒(méi)有設(shè)置空單元的情況下，作為位線對(duì)的預(yù)充電·均衡電壓而使用的基準(zhǔn)電壓。在這種情況下，一條位線為來(lái)自存儲(chǔ)單元的讀出電壓，而另一條位線在讀出操作開(kāi)始前被設(shè)定為預(yù)充電電壓(1/2Vcc)。
下電控制信號(hào)PowerDown被提供到更新控制電路4、升壓電源15、基板電壓發(fā)生電路16以及基準(zhǔn)電壓發(fā)生電路17。該下電控制信號(hào)PowerDown是從半導(dǎo)體存儲(chǔ)裝置外部指定半導(dǎo)體存儲(chǔ)裝置進(jìn)入下電狀態(tài)(等待狀態(tài))時(shí)的模式的信號(hào)。如下所述，更新控制電路4、升壓電源15、基板電壓發(fā)生電路16以及基準(zhǔn)電壓發(fā)生電路17根據(jù)該下電控制信號(hào)PowerDown，分別控制對(duì)自身的供電。
在本實(shí)施方式中，由于存儲(chǔ)單元本身與DRAM相同，所以不能如SRAM那樣，當(dāng)處于等待狀態(tài)時(shí)，單純地停止向半導(dǎo)體存儲(chǔ)裝置內(nèi)的各部分電路供電。由于即使處于等待狀態(tài)時(shí)也保持存儲(chǔ)單元的數(shù)據(jù)，所以必須向需要進(jìn)行更新操作的電路供電。即，本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置在處于等待狀態(tài)時(shí)，不具有與SRAM的完全互換性。但是，在本實(shí)施方式中設(shè)置了幾種等待狀態(tài)模式，使之盡量保持與SRAM的互換性，同時(shí)還設(shè)有在現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中所沒(méi)有的模式。
即，在本實(shí)施方式中，相應(yīng)于更新控制電路4、升壓電源15、基板電壓發(fā)生電路16以及基準(zhǔn)電壓發(fā)生電路17任何一個(gè)動(dòng)作而設(shè)置了三種等待模式。為了方便，在本說(shuō)明書中將這些等待模式稱為等待模式1～3。等待模式1是向全部四種電路供電的模式，等待模式2是在四種電路中僅停止向更新控制電路4供電、而向其他三種電路供電的模式，等待模式3是停止向全部四種電路供電的模式。
如上所述，以用于提供下電控制信號(hào)PowerDown的電路為例，它可以由用于向更新控制電路4供電的第一電源供給線、用于向升壓電源15、基板電壓發(fā)生電路16、基準(zhǔn)電壓發(fā)生電路17供電的第二電源供給線構(gòu)成。
接下來(lái)，對(duì)各個(gè)等待模式進(jìn)行進(jìn)一步詳細(xì)說(shuō)明，等待模式1是與普通DRAM相同的供電模式，在三種等待模式中消耗電流最大。但是，在這種情況下，電源被提供給存儲(chǔ)單元的自更新所需的所有電路。因此，除了保持轉(zhuǎn)換為等待狀態(tài)之前的存儲(chǔ)單元的數(shù)據(jù)之外，該模式還是三種等待模式中使半導(dǎo)體存儲(chǔ)裝置從等待狀態(tài)轉(zhuǎn)換為有效狀態(tài)所用時(shí)間最短的模式。為了設(shè)定為等待模式1，應(yīng)向第一電源供給線和第二電源供給線均供電。
另一方面，在等待模式2中，不向自更新所必需的電路供電。因此，不能保持處于等待狀態(tài)的存儲(chǔ)單元的數(shù)據(jù)，但與等待模式1相比，可以降低消耗電流。即，該等待模式是從在等待狀態(tài)下保持?jǐn)?shù)據(jù)的既成概念聯(lián)想到的變換，其前提是，當(dāng)從等待狀態(tài)轉(zhuǎn)換為有效狀態(tài)后，處于可以對(duì)存儲(chǔ)單元陣列全體進(jìn)行寫入操作的狀態(tài)。因此，在恢復(fù)激活狀態(tài)的時(shí)刻，沒(méi)有保持轉(zhuǎn)換為等待狀態(tài)時(shí)刻的存儲(chǔ)單元的數(shù)據(jù)。由此，等待模式2和后面說(shuō)明的等待模式3是適于將半導(dǎo)體存儲(chǔ)裝置作為緩沖器使用的情況等的模式。為了設(shè)定為等待模式2，不向第一電源供給線供電，從而停止向更新控制電路4供電。
另一方面，由于必須提升升壓電壓、基板電壓、基準(zhǔn)電壓，所等待模式3在三種等待模式中從等待狀態(tài)轉(zhuǎn)換為激活狀態(tài)所需時(shí)間最長(zhǎng)，但其等待模式的消耗電流最小。此外，即使是處于等待模式1～3中任何一種的情況下，也應(yīng)向上述四種電路以外的必需的電路供電。例如，如果僅進(jìn)行自更新，則由于不使用地址緩沖器1、鎖存器2、ATD電路3、列解碼器8、I/O緩沖器10、R/W控制電路11、鎖存控制電路12、列控制電路14等，可以停止電源供給。為了設(shè)定為等待模式3，對(duì)第一電源供給線和第二電源供給線均不供電，從而停止向更新控制電路4、升壓電壓15、基板電壓發(fā)生電路16、基準(zhǔn)電壓發(fā)生電路17的所有電源供給。
通過(guò)設(shè)置上述等待模式，可以根據(jù)使用半導(dǎo)體存儲(chǔ)裝置的設(shè)備和其使用環(huán)境，從半導(dǎo)體存儲(chǔ)裝置外部精細(xì)地控制向激活狀態(tài)的恢復(fù)時(shí)間、電流消耗量、是否要保持等待狀態(tài)的數(shù)據(jù)等。此外，由于下電控制信號(hào)PowerDown不是必須的功能，所以可以省略，這樣就可以完全保持I/O管腳與普通SRAM的互換性。
接下來(lái)，參照?qǐng)D2，對(duì)如圖1所示的ATD電路3、鎖存控制電路12、行控制電路13以及列控制電路14的詳細(xì)電路構(gòu)成進(jìn)行說(shuō)明。在圖2中對(duì)與圖1相同的構(gòu)成要素和信號(hào)名稱標(biāo)以相同的標(biāo)號(hào)。
首先對(duì)ATD電路3進(jìn)行說(shuō)明。反相器31將芯片選擇信號(hào)/CS反轉(zhuǎn)，生成芯片選擇信號(hào)CS。反相器32延遲電路33以及與非門(NAND)34生成負(fù)的單觸發(fā)脈沖，該單觸發(fā)脈沖從芯片選擇信號(hào)CS上升開(kāi)始，且具有與反相器32和延遲電路33產(chǎn)生的延遲時(shí)間相同的寬度。
內(nèi)部地址L_ADDi是如圖1所示的內(nèi)部地址L_ADD中特定的一位。當(dāng)芯片選擇信號(hào)CS有效時(shí)，與非門35通過(guò)反相器36，將內(nèi)部地址L_ADDi提供給由反相器37、延遲電路38以及與非門39構(gòu)成的電路。由此，生成負(fù)的單觸發(fā)脈沖，該單觸發(fā)脈沖從內(nèi)部地址L_ADDi上升開(kāi)始，且具有與反相器37和延遲電路38產(chǎn)生的延遲時(shí)間相同的寬度。
與非門43和反相器44對(duì)由芯片選擇信號(hào)CS的上升沿、內(nèi)部地址L_ADDi的上升沿或下降沿其中任何一個(gè)生成的單觸發(fā)脈沖進(jìn)行合成，得到正的單觸發(fā)脈沖，然后輸出。延遲電路45、或非(NOR)門46以及反相器47將從反相器44輸出的各單觸發(fā)脈沖的脈寬延長(zhǎng)為延遲電路45產(chǎn)生的延遲時(shí)間。這樣，上述電路模塊就被設(shè)置為內(nèi)部地址L_ADD的位數(shù)?；?OR)門48對(duì)由內(nèi)部地址L_ADDi的所有位生成的單觸發(fā)脈沖進(jìn)行合成，將合成后的信號(hào)作為地址變化檢測(cè)信號(hào)ATD而輸出。
這樣，在本實(shí)施方式中根據(jù)內(nèi)部地址L_ADDi各位的變化，分別生成單觸發(fā)脈沖，同時(shí)求得這些單觸發(fā)脈沖的邏輯和并合成。這樣做的理由如下所述?，F(xiàn)在假設(shè)每當(dāng)?shù)刂稟ddress的任何一位發(fā)生變化，地址變化檢測(cè)信號(hào)ATD都生成單觸發(fā)脈沖，則當(dāng)?shù)刂稟ddress中含有時(shí)滯時(shí)，會(huì)生成多個(gè)地址變化檢測(cè)信號(hào)。
如果這樣，則如背景技術(shù)中說(shuō)明的一樣，這些地址變化檢測(cè)信號(hào)ATD會(huì)同時(shí)激活多條字線。由此，同時(shí)對(duì)多個(gè)存儲(chǔ)單元進(jìn)行寫入操作，或者同時(shí)進(jìn)行從多個(gè)存儲(chǔ)單元的讀出操作，然后再寫入，結(jié)果造成存儲(chǔ)單元的數(shù)據(jù)被破壞。
在本實(shí)施方式中，對(duì)地址Address的各位中最初發(fā)生變化的位首先生成單觸發(fā)脈沖，當(dāng)在該最初的單觸發(fā)脈沖發(fā)生期間其他的位發(fā)生變化時(shí)，將已經(jīng)發(fā)生的單觸發(fā)脈沖與新產(chǎn)生的單觸發(fā)脈沖進(jìn)行合成。由此，即使地址Address中含有時(shí)滯，單觸發(fā)脈沖的脈寬也會(huì)與包含在地址Address中的時(shí)滯一樣寬，從而不會(huì)在一次地址變化中生成多個(gè)單觸發(fā)脈沖。因此，不必?fù)?dān)心會(huì)發(fā)生上述存儲(chǔ)單元的數(shù)據(jù)被破壞的問(wèn)題。
作為上述動(dòng)作的條件，為了把在地址Address中所含的時(shí)滯包括在地址變化檢測(cè)信號(hào)ATD的脈寬的范圍內(nèi)，只要確定延遲電路33、38、41、45等的延遲時(shí)間就可以了。此外，在時(shí)滯較大的情況下，應(yīng)相應(yīng)地增大生成的單觸發(fā)脈沖的脈寬。因此，擔(dān)心地址變化檢測(cè)信號(hào)ATD的下降被延遲了時(shí)滯量，可能會(huì)使訪問(wèn)時(shí)間變大。但是，在普通SRAM的格式中，訪問(wèn)時(shí)間是以地址Address確定的時(shí)刻為基準(zhǔn)的值，所以只要保證從地址Address的各位中最后變化的位開(kāi)始的訪問(wèn)時(shí)間，就不會(huì)產(chǎn)生動(dòng)作延遲。
此外，如在后面要說(shuō)明的動(dòng)作一樣，由于在生成地址變化檢測(cè)信號(hào)ATD的單觸發(fā)脈沖期間進(jìn)行更新，所以優(yōu)選該單觸發(fā)信號(hào)的脈寬設(shè)定為大于完成一條字線的更新所需時(shí)間。因此，在考慮了上述時(shí)滯的條件的基礎(chǔ)上，為了滿足考慮了更新的條件，還應(yīng)確定延遲電路33、38、41、45的延遲時(shí)間。此外，當(dāng)更新結(jié)束之后，地址變化檢測(cè)信號(hào)ATD的單觸發(fā)脈沖下降時(shí)，可以繼續(xù)對(duì)地址Address進(jìn)行讀出/寫入的訪問(wèn)操作。
接下來(lái)，對(duì)行控制電路13進(jìn)行說(shuō)明。反相器30將地址變化檢測(cè)信號(hào)ATD反轉(zhuǎn)，生成地址變化檢測(cè)信號(hào)/ATD。此外，由延遲電路49、或非門50、反相器51、延遲電路52、與非門53、與非門54構(gòu)成的電路是用于根據(jù)寫入使能信號(hào)/WE或地址變化檢測(cè)信號(hào)ATD，生成進(jìn)行從半導(dǎo)體存儲(chǔ)裝置外部請(qǐng)求的訪問(wèn)所必需的行使能信號(hào)RE、讀出放大器使能信號(hào)SE、列使能信號(hào)CE、預(yù)充電使能信號(hào)PE、鎖存控制信號(hào)LC的電路。
其中，由延遲電路49、或非門50、反相器51構(gòu)成的電路是用于即使在因內(nèi)部地址L_ADDi或芯片選擇信號(hào)/CS的變化而使地址變化檢測(cè)信號(hào)ATD變?yōu)椤癏”電平之前，在寫入使能信號(hào)/WE為“L”電平的情況下，消除行使能信號(hào)RE、讀出放大器使能信號(hào)SE、列使能信號(hào)CE、預(yù)充電使能信號(hào)PE、鎖存控制信號(hào)LC中順次產(chǎn)生脈沖的缺陷的電路。
因此，當(dāng)?shù)刂纷兓瘷z測(cè)信號(hào)ATD上升，從反相器30向與非門54提供“L”電平后，可以通過(guò)或非門50、反相器51、與非門53，向與非門54提供寫入使能信號(hào)/WE。然后，通過(guò)或非門50、反相器51，對(duì)通過(guò)延遲電路49使寫入使能信號(hào)/WE延遲的信號(hào)和寫入使能信號(hào)/WE本身進(jìn)行邏輯和運(yùn)算，同時(shí)調(diào)整延遲電路49的延遲時(shí)間，使寫入使能信號(hào)/WE的下降沿延遲到不產(chǎn)生上述缺陷的程度。在上述電路中，與寫入使能信號(hào)/WE的上升沿相對(duì)應(yīng)，反相器51的輸出也上升，所以當(dāng)寫入使能信號(hào)/WE變?yōu)椤癏”電平時(shí)，可以直接轉(zhuǎn)換到復(fù)位的動(dòng)作。
由延遲電路52、與非門53、與非門54構(gòu)成的電路當(dāng)不寫入時(shí)(即當(dāng)寫入使能信號(hào)/WE為“H”電平，從反相器51向與非門53提供“H”電平時(shí))，從地址變化檢測(cè)信號(hào)ATD的下降沿開(kāi)始使行使能信號(hào)RE生成單觸發(fā)脈沖。此外，該電路還起到這樣的作用，即在地址變化檢測(cè)信號(hào)ATD為“L”電平時(shí)的寫入請(qǐng)求期間，將行使能信號(hào)RE、讀出放大器使能信號(hào)SE、列使能信號(hào)CE、預(yù)充電使能信號(hào)PE、鎖存控制信號(hào)LC維持“H”電平。即，當(dāng)?shù)刂纷兓瘷z測(cè)信號(hào)ATD為“L”電平時(shí)，從反相器30向與非門53和與非門54提供“H”電平。因此，如果此時(shí)從反相器51輸出的寫入使能信號(hào)/WE為“L”電平，則通過(guò)與非門53、與非門54、與非門65，而使得行使能信號(hào)RE維持為“H”電平。
與非門54的輸出通過(guò)反相器55～58被延遲，然后作為控制信號(hào)CC被輸出。該控制信號(hào)CC通過(guò)構(gòu)成列控制電路14的反相器59～61被進(jìn)一步延遲，成為列使能信號(hào)CE。此外，在行控制電路13中，由反相器62、延遲電路63以及與非門64構(gòu)成的電路是用于生成在更新中所必需的行使能信號(hào)RE、讀出放大器使能信號(hào)SE、預(yù)充電使能信號(hào)PE的電路。即，該電路當(dāng)更新控制信號(hào)REFA為“H”電平時(shí)，生成負(fù)的單觸發(fā)脈沖，該單觸發(fā)脈沖從地址變化檢測(cè)信號(hào)ATD上升沿開(kāi)始，且具有與反相器62和延遲電路63產(chǎn)生的延遲時(shí)間相當(dāng)?shù)拿}寬。然后，與非門65對(duì)更新控制信號(hào)REFB、與非門54以及與非門64的輸出進(jìn)行合成，并以其作為行使能信號(hào)RE而輸出。
更新控制信號(hào)REFA是用于控制是否按照來(lái)自半導(dǎo)體存儲(chǔ)裝置外部的訪問(wèn)請(qǐng)求來(lái)進(jìn)行更新的信號(hào)。即，如果該信號(hào)為“H”電平，則在由該訪問(wèn)請(qǐng)求生成的地址變化檢測(cè)信號(hào)ATD上升沿，使行使能信號(hào)RE生成單觸發(fā)脈沖，啟動(dòng)更新操作。與此相對(duì)，如果該信號(hào)為“L”電平，則即使在地址變化檢測(cè)信號(hào)ATD中生成單觸發(fā)脈沖，也不會(huì)使行使能信號(hào)RE生成單觸發(fā)脈沖。
在本實(shí)施方式中，作為觸發(fā)地址變化檢測(cè)信號(hào)ATD的生成的更新操作，是以以下的實(shí)現(xiàn)形式為前提進(jìn)行說(shuō)明的。即，在本實(shí)施方式中，當(dāng)伴隨著讀出或?qū)懭氲倪B續(xù)進(jìn)行更新操作時(shí)，通過(guò)在各存儲(chǔ)周期內(nèi)連續(xù)地進(jìn)行更新，從而對(duì)所有存儲(chǔ)單元進(jìn)行更新。然后，在更新了所有存儲(chǔ)單元的時(shí)刻，進(jìn)入不產(chǎn)生更新操作的狀態(tài)。然后，當(dāng)接近能保持存儲(chǔ)單元的數(shù)據(jù)的極限(單元保持極限)的狀態(tài)時(shí)，檢測(cè)該狀態(tài)，并再次轉(zhuǎn)換到在連續(xù)的存儲(chǔ)周期內(nèi)連續(xù)地進(jìn)行更新的狀態(tài)。
作為更新控制信號(hào)REFA下降的主要原因，是由于伴隨著來(lái)自外部的訪問(wèn)請(qǐng)求的更新，當(dāng)一個(gè)更新周期的更新結(jié)束后，為了啟動(dòng)下一個(gè)更新周期的更新，還有時(shí)間的情況，或者為了啟動(dòng)自更新，到其結(jié)束之前，沒(méi)有必要進(jìn)行伴隨著來(lái)自外部的訪問(wèn)請(qǐng)求的更新的情況。
為了生成更新控制信號(hào)REFA，可以考慮這樣的構(gòu)成，即在更新控制電路4內(nèi)部設(shè)置保持更新控制信號(hào)REFA的鎖存電路，根據(jù)地址變化檢測(cè)信號(hào)ATD以及更新定時(shí)器的輸出信號(hào)，控制該鎖存電路的設(shè)定·復(fù)位。具體地講，通過(guò)更新定時(shí)器來(lái)生成比必須進(jìn)行更新操作提前一點(diǎn)的定時(shí)，根據(jù)該輸出信號(hào)，在更新控制電路4內(nèi)部生成鎖存電路的設(shè)定信號(hào)，從而設(shè)定鎖存電路，向更新控制信號(hào)REFA輸出“H”電平。以周期定時(shí)器的最大值為大致的標(biāo)準(zhǔn)，來(lái)確定生成設(shè)定信號(hào)的定時(shí)。然后，行控制電路13根據(jù)地址變化檢測(cè)信號(hào)ATD或者更新控制信號(hào)REFA將生成的更新控制信號(hào)REFB作為觸發(fā)，以字線為單位進(jìn)行存儲(chǔ)單元的更新操作。然后，當(dāng)所有存儲(chǔ)單元的更新操作結(jié)束后，在更新控制電路4內(nèi)部生成鎖存電路的復(fù)位信號(hào)，將鎖存電路復(fù)位，向更新控制信號(hào)REFA輸出“L”電平。
鎖存電路的復(fù)位可以在更新最后一條字線的更新周期內(nèi)，與更新操作結(jié)束的時(shí)間吻合來(lái)進(jìn)行?；蛘?，當(dāng)更新操作結(jié)束時(shí)，行控制電路13生成更新操作結(jié)束信號(hào)，當(dāng)更新控制電路4在對(duì)最后一條字線的更新周期內(nèi)取得該更新操作結(jié)束信號(hào)時(shí)，可以對(duì)鎖存電路進(jìn)行復(fù)位。但是，考慮后面說(shuō)明的圖7的情況，從更新控制信號(hào)REFA上升時(shí)到該上升沿之后最初進(jìn)行的更新結(jié)束為止的期間，如果生成地址變化檢測(cè)信號(hào)ATD(參照?qǐng)D8)或者輸入寫入使能信號(hào)/WE(參照?qǐng)D10、圖11)，則在該最初的更新結(jié)束后，對(duì)鎖存電路進(jìn)行復(fù)位。
另一方面，更新控制信號(hào)REFB是用于自更新的信號(hào)。即，通過(guò)向更新控制信號(hào)REFB內(nèi)加入負(fù)的單觸發(fā)脈沖，則可以強(qiáng)制地向行使能信號(hào)RE產(chǎn)生單觸發(fā)脈沖，啟動(dòng)自更新，而與與非門54以及與非門64的輸出無(wú)關(guān)。
為了生成更新控制信號(hào)REFB，可以考慮這樣的構(gòu)成，即在更新控制電路4內(nèi)部設(shè)置使更新控制信號(hào)REFA延遲的延遲電路和生成負(fù)的單觸發(fā)脈沖的脈沖發(fā)生電路，根據(jù)由延遲電路所延遲的更新控制信號(hào)REFA和地址變化檢測(cè)信號(hào)ATD來(lái)控制從脈沖發(fā)生電路所生成的負(fù)的單觸發(fā)脈沖。
通常，更新控制信號(hào)REFB為“H”電平。在該狀態(tài)下，當(dāng)更新控制信號(hào)REFA上升，變?yōu)椤癏”電平時(shí)，通過(guò)延遲電路，將該更新控制信號(hào)REFA的上升沿延遲規(guī)定的時(shí)間，當(dāng)在該延遲期間內(nèi)沒(méi)有生成地址變化檢測(cè)信號(hào)ATD時(shí)，通過(guò)被延遲的更新控制信號(hào)REFA的上升沿來(lái)啟動(dòng)脈沖發(fā)生電路，使得更新控制信號(hào)REFB生成負(fù)的單觸發(fā)脈沖。
上述規(guī)定時(shí)間的延遲用于測(cè)量由于沒(méi)有從外部提供生成地址變化檢測(cè)信號(hào)ATD的觸發(fā)而請(qǐng)求存儲(chǔ)單元更新的極限時(shí)間。此外，如下所述(參照?qǐng)D11)，當(dāng)在上述延遲期間內(nèi)寫入使能信號(hào)/WE下降時(shí)，由于進(jìn)行寫入操作后進(jìn)行自更新，所以應(yīng)考慮該寫入操作所需的時(shí)間，來(lái)設(shè)定上述更新控制信號(hào)REFA上升的定時(shí)以及上述規(guī)定時(shí)間的延遲。
本發(fā)明不限于上述更新操作的實(shí)現(xiàn)方式，例如也可以作為在一定周期內(nèi)以規(guī)定條數(shù)的字線(即一條字線或多條字線)為單位更新存儲(chǔ)單元的形式。在這種情況下，生成更新控制信號(hào)REFB的電路構(gòu)成可以與上述電路構(gòu)成相同，但用于生成更新控制信號(hào)REFA的電路構(gòu)成如下所述。
首先，更新定時(shí)器在一定周期內(nèi)生成用于啟動(dòng)更新的觸發(fā)信號(hào)。然后，與上述情況相同，在更新控制電路4內(nèi)部設(shè)置鎖存電路，基于更新定時(shí)器輸出的觸發(fā)信號(hào)，根據(jù)在更新操作所需的稍前的時(shí)刻生成的信號(hào)，設(shè)定鎖存電路，使更新控制信號(hào)REFA成為“H”電平。在這種情況下，設(shè)定鎖存電路的定時(shí)也以周期定時(shí)器的最大值為大致標(biāo)準(zhǔn)而確定。
然后，接收地址變化檢測(cè)信號(hào)ATD或更新控制信號(hào)REFB的行控制電路13配合對(duì)存儲(chǔ)單元的更新操作結(jié)束的定時(shí)，更新控制電路4根據(jù)生成的復(fù)位信號(hào)對(duì)鎖存電路進(jìn)行復(fù)位，使更新控制信號(hào)成為“L”電平。此時(shí)的鎖存電路的復(fù)位可以從設(shè)定鎖存電路時(shí)開(kāi)始以延遲一定時(shí)間的定時(shí)進(jìn)行?；蛘?，也可以當(dāng)更新操作結(jié)束時(shí)，行控制電路13生成更新操作結(jié)束信號(hào)，當(dāng)更新控制電路4接收該更新操作結(jié)束信號(hào)時(shí)，對(duì)鎖存電路進(jìn)行復(fù)位。
在該實(shí)施方式中，當(dāng)將地址變化檢測(cè)信號(hào)ATD作為觸發(fā)的更新操作結(jié)束時(shí)，在各個(gè)存儲(chǔ)周期內(nèi)更新控制信號(hào)REFA下降。該更新控制信號(hào)REFA的信號(hào)波形例如與如圖4所示的更新周期時(shí)的信號(hào)波形相同。
反相器66～69使行使能信號(hào)RE延遲，生成讀出放大器使能信號(hào)SE。此外，反相器70、71通過(guò)進(jìn)一步使反相器68的輸出延遲，生成行使能信號(hào)RE被五級(jí)反相器延遲的負(fù)的單觸發(fā)脈沖。由反相 72、延遲電路73、與非門74以及反相器75構(gòu)成的電路從行使能信號(hào)RE被五級(jí)反相器延遲的信號(hào)上升沿開(kāi)始，生成具有反相器72和延遲電路73提供的延遲時(shí)間量的脈寬的單觸發(fā)脈沖，將其作為預(yù)充電使能信號(hào)PE而輸出。即，預(yù)充電使能信號(hào)PE的單觸發(fā)脈沖與行使能信號(hào)RE的下降沿相對(duì)應(yīng)而生成。
在鎖存控制電路12中，由反相器76、反相器77、延遲電路78、與非門79以及反相器80所構(gòu)成的電路從列使能信號(hào)CE的下降沿開(kāi)始，生成具有與反相器77和延遲電路78的延遲時(shí)間相當(dāng)?shù)膶挾鹊恼膯斡|發(fā)脈沖。N溝道的晶體管81通過(guò)由反相器80所提供的單觸發(fā)脈沖，將鎖存控制信號(hào)LC與接地電位相連接，而使之成為“L”電平。此外，由環(huán)狀連接的反相器82、83構(gòu)成了用于保持鎖存控制信號(hào)LC的鎖存器84，當(dāng)晶體管81變?yōu)閷?dǎo)通時(shí)，鎖存器84所保持的值被復(fù)位為“0”。
此外，與反相器85、反相器86、延遲電路87、與非門88以及反相器89構(gòu)成的電路從地址變化檢測(cè)信號(hào)ATD下降沿開(kāi)始，生成具有與反相器86和延遲電路87的延遲時(shí)間相當(dāng)?shù)膶挾鹊恼膯斡|發(fā)脈沖。N溝道的晶體管90通過(guò)由反相器89提供單觸發(fā)脈沖，將反相器82的輸入端子與接地電位連接。由此，鎖存控制信號(hào)LC成為“H”電平，同時(shí)鎖存器84所保持的值被設(shè)定為“1”。即，鎖存控制信號(hào)LC從地址變化檢測(cè)信號(hào)ATD下降沿開(kāi)始到列使能信號(hào)CE下降沿的時(shí)刻為止變?yōu)椤癏”電平。
接下來(lái)，將上述構(gòu)成的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作根據(jù)情況劃分開(kāi)來(lái)，依次進(jìn)行說(shuō)明。(伴隨著更新操作的讀出操作)首先參照?qǐng)D3的時(shí)序圖，對(duì)通過(guò)順次改變讀出地址，隨著讀出操作而進(jìn)行更新的情況的動(dòng)作進(jìn)行說(shuō)明。圖3表示當(dāng)在各存儲(chǔ)周期內(nèi)連續(xù)地進(jìn)行以地址變化檢測(cè)信號(hào)ATD的生成為觸發(fā)的更新操作時(shí)的時(shí)序。因此，更新控制信號(hào)REFA、REFB都被固定為“H”電平，在圖3中沒(méi)有特別地表示這些信號(hào)。此外，由于此時(shí)進(jìn)行的是讀出操作，所以寫入使能信號(hào)/WE仍維持“H”電平。此外，如圖3所示的Rx_Word是與更新地址R_ADD相對(duì)應(yīng)的字線，Ax_Word是與地址Address相對(duì)應(yīng)的字線。此外，在本圖中，在圖3之前的更新地址R_ADD的值是R1。
首先，在時(shí)刻t1，地址Address由原來(lái)的值開(kāi)始變?yōu)锳1，同時(shí)使芯片選擇信號(hào)/CS有效。此時(shí)，由后面的說(shuō)明可知，鎖存控制信號(hào)LC變?yōu)椤癓”電平。因此，地址Address通過(guò)地址緩沖器1被緩沖，然后通過(guò)鎖存器2，成為內(nèi)部地址L_ADD，被提供給ATD電路3。由于地址Address中可能含有時(shí)滯，所以與普通SRAM的情況相同，不限于在該時(shí)刻確定地址Address的值。
因此，在時(shí)刻t1無(wú)法從鎖存器2中取出地址，但其后在鎖存控制信號(hào)LC變?yōu)椤癏”電平之前，該值確定為A1，所以在LC變?yōu)椤癏”電平的時(shí)刻進(jìn)行從銷存器2取出操作。由此，在本實(shí)施方式中，使從半導(dǎo)體存儲(chǔ)裝置外部提供的地址Address的值沒(méi)有確定的待機(jī)時(shí)間足夠長(zhǎng)以進(jìn)行更新，從而有效地利用普通SRAM中不進(jìn)行內(nèi)部動(dòng)作的待機(jī)時(shí)間。
當(dāng)?shù)刂稟ddress(＝內(nèi)部地址L_ADD)變化時(shí)，在時(shí)刻t2，ATD電路3使地址變化檢測(cè)信號(hào)ATD生成單觸發(fā)脈沖。當(dāng)?shù)刂纷兓瘷z測(cè)信號(hào)ATD上升時(shí)，多路轉(zhuǎn)換器5選擇更新地址R_ADD端，在時(shí)刻t3，地址M_ADD的值變?yōu)镽1。此外，當(dāng)?shù)刂纷兓瘷z測(cè)信號(hào)ATD上升時(shí)，行控制電路13從時(shí)刻t4開(kāi)始使行使能信號(hào)RE生成單觸發(fā)脈沖。
這樣，當(dāng)行使能信號(hào)RE上升時(shí)，行解碼器7對(duì)地址M_ADD的值R1進(jìn)行解碼，當(dāng)?shù)竭_(dá)時(shí)刻t5時(shí)，激活字線Rx_Word。其結(jié)果是在存儲(chǔ)單元陣列6中與字線Rx_Word連接的存儲(chǔ)單元的保持?jǐn)?shù)據(jù)表現(xiàn)為位線上的電位。另一方面，通過(guò)使行使能信號(hào)RE生成單觸發(fā)脈沖，當(dāng)?shù)竭_(dá)時(shí)刻t6時(shí)，讀出放大器使能信號(hào)SE中也生成單觸發(fā)脈沖。由此，讀出放大器·復(fù)位電路9內(nèi)的讀出放大器被激活，進(jìn)行與字線Rw_Word連接的各個(gè)存儲(chǔ)器的更新。更新本身與DRAM中進(jìn)行的更新完全相同，是眾所周知的技術(shù)，此處不再詳述。
然后，在時(shí)刻t7，在行使能信號(hào)RE中生成的單觸發(fā)脈沖下降時(shí)，行解碼器7不激活字線Rx_Word，所以在時(shí)刻t8，字線Rx_Word沒(méi)有被激活。此外，當(dāng)?shù)竭_(dá)時(shí)刻t9時(shí)，由于在前面的時(shí)刻t7行使能信號(hào)RE下降，行控制電路13使讀出放大器使能信號(hào)下降。因此，結(jié)束了更新的讀出放大器·復(fù)位電路9內(nèi)的讀出放大器使能信號(hào)不被激活。此外，由于行使能信號(hào)RE下降，行控制電路13在時(shí)刻t10使預(yù)充電使能信號(hào)PE生成單觸發(fā)脈沖。
由此，讀出放大器·復(fù)位電路9內(nèi)的預(yù)充電電路對(duì)位線進(jìn)行預(yù)充電，以為下一次訪問(wèn)做準(zhǔn)備。由于在預(yù)充電過(guò)程中，不必向半導(dǎo)體存儲(chǔ)裝置外部輸出存儲(chǔ)單元的數(shù)據(jù)，所以與讀出的情況不同，即使在行使能信號(hào)RE中生成單觸發(fā)脈沖，列使能信號(hào)CE中也不生成單觸發(fā)脈沖。因此，列解碼器8維持列選擇信號(hào)仍為非激活狀態(tài)，如圖所示，例如列選擇信號(hào)Yj(Ax)維持“L”電平。
然后，在時(shí)刻t11，當(dāng)?shù)刂纷兓瘷z測(cè)信號(hào)ATD的單觸發(fā)脈沖下降時(shí)，輸出使能信號(hào)OE變?yōu)橛行?圖3中未表示)。R/W控制電路11使控制信號(hào)CWO變?yōu)椤癏”電平，以為從存儲(chǔ)單元的讀出操作做準(zhǔn)備。此外，I/O緩沖器10通過(guò)總線WRB，將讀出放大器·復(fù)位電路9輸出的數(shù)據(jù)向總線I/O發(fā)送。但是，在該時(shí)刻總線WRB上的數(shù)據(jù)仍未確定。而且，地址變化檢測(cè)信號(hào)ATD經(jīng)歷了下降，更新控制電路4在到達(dá)時(shí)刻t12的時(shí)刻，對(duì)更新地址R_ADD進(jìn)行更新，將其值設(shè)為R1+1。
在前面將更新地址R_ADD的值設(shè)為R1，但該值如已說(shuō)明的一樣，以地址變化檢測(cè)信號(hào)ATD下降沿為契機(jī)，從復(fù)位時(shí)的“0”開(kāi)始順次被更新。此外，地址變化檢測(cè)信號(hào)ATD下降，在相同時(shí)刻t12，多路轉(zhuǎn)換器5選擇內(nèi)部地址L_ADD端。由于當(dāng)?shù)竭_(dá)該時(shí)刻時(shí)，上述地址Address的值已經(jīng)確定，所以將該值A(chǔ)1作為地址M_ADD而輸出。
然后，當(dāng)?shù)竭_(dá)時(shí)刻t13時(shí)，與在前面的時(shí)刻t7的行使能信號(hào)RE的下降沿相對(duì)應(yīng)，預(yù)充電使能信號(hào)PE的單觸發(fā)脈沖下降，讀出放大器·復(fù)位電路9內(nèi)的預(yù)充電電路結(jié)束預(yù)充電。另一方面，由于在前面的時(shí)刻t11地址變化檢測(cè)信號(hào)ATD經(jīng)歷了下降，所以鎖存控制電路12當(dāng)?shù)竭_(dá)時(shí)刻t14時(shí)，使鎖存控制信號(hào)LC上升。因此，即使此后地址Address變化，在鎖存控制信號(hào)LC再次下降之前，鎖存器2一直保持內(nèi)部地址L_ADD(即地址M_ADD)的值。
同樣，由于地址變化檢測(cè)信號(hào)ATD下降，行控制電路13在時(shí)刻t15使行使能信號(hào)RE產(chǎn)生單觸發(fā)脈沖。由此，行解碼器7在時(shí)刻t16將與地址A1對(duì)應(yīng)的字線Ax_Word激活，從而與該字線連接的存儲(chǔ)單元的保持?jǐn)?shù)據(jù)表現(xiàn)為位線上的電位。然后，與行使能信號(hào)RE的上升沿相對(duì)應(yīng)，行控制電路13在時(shí)刻t17使讀出放大器使能信號(hào)SE產(chǎn)生單觸發(fā)脈沖。因此，讀出放大器·復(fù)位電路9內(nèi)的讀出放大器讀出與字線Ax_Word連接的各個(gè)存儲(chǔ)單元的數(shù)據(jù)，將位線上的電位放大到“0”/“1”的邏輯電位(即接地電位或電源電位)。
此外，為了與行使能信號(hào)RE的單觸發(fā)脈沖對(duì)應(yīng)，行控制電路13使控制信號(hào)CC產(chǎn)生單觸發(fā)脈沖，然后向行列控制電路14輸出。列控制電路14根據(jù)控制信號(hào)CC，在時(shí)刻t18使列使能信號(hào)CE產(chǎn)生單觸發(fā)脈沖。這樣，當(dāng)列使能信號(hào)CE變?yōu)椤癏”電平時(shí)，列解碼器8對(duì)包含在內(nèi)部地址L_ADD中的列地址進(jìn)行解碼，在時(shí)刻t19使與該列地址對(duì)應(yīng)的列選擇信號(hào)(參照?qǐng)D3所示的Yi(Ax))產(chǎn)生單觸發(fā)脈沖。其結(jié)果是在讀出放大器·復(fù)位電路9內(nèi)的讀出放大器中，選擇與該列地址對(duì)應(yīng)的讀出放大器的輸出，從而與總線WRB連接。
然后，當(dāng)?shù)竭_(dá)時(shí)刻t20時(shí)，由于行控制電路13使行使能信號(hào)RE上升，行解碼器7在時(shí)刻t21使字線Ax_Word處于非激活狀態(tài)。此外，當(dāng)?shù)竭_(dá)時(shí)刻t22時(shí)，在前面選擇的讀出放大器的讀出結(jié)果呈現(xiàn)在給總線WRB上。在同一時(shí)刻，與前面的行使能信號(hào)RE的下降相對(duì)應(yīng)，行控制電路13使讀出放大器使能信號(hào)下降，結(jié)束讀出放大器·復(fù)位電路9內(nèi)的讀出放大器的讀出操作。
此外，與前面的行使能信號(hào)RE的下降相對(duì)應(yīng)，當(dāng)行控制電路13使控制信號(hào)CC下降時(shí)，列控制電路14使列使能信號(hào)CE下降。因此，列解碼器8在時(shí)刻t23使列選擇信號(hào)(圖中的Yi(Ax))無(wú)效，其結(jié)果是將選擇的讀出放大器·復(fù)位電路9內(nèi)的讀出放大器與總線WRB切斷。此外，在幾乎相同的時(shí)刻，I/O緩沖器10經(jīng)由總線I/O，將在總線WRB上讀出的存儲(chǔ)單元的數(shù)據(jù)Dout(A1)向半導(dǎo)體存儲(chǔ)裝置外部輸出。
然后，當(dāng)?shù)竭_(dá)時(shí)刻t24時(shí)，與前面的行使能信號(hào)RE的下降相對(duì)應(yīng)，行控制電路13使預(yù)充電使能信號(hào)PE上升，再次對(duì)位線預(yù)充電，以為下一次訪問(wèn)做準(zhǔn)備。在同一時(shí)刻，由于列使能信號(hào)CE下降，鎖存控制電路12使鎖存控制信號(hào)LC變?yōu)椤癓”電平。然后，當(dāng)?shù)竭_(dá)時(shí)刻t25時(shí)，為了與在前面的時(shí)刻t20的行使能信號(hào)RE下降相對(duì)應(yīng)，行控制電路13在時(shí)刻t25使預(yù)充電使能信號(hào)PE下降。因此，讀出放大器復(fù)位電路9內(nèi)的預(yù)充電電路結(jié)束位線的預(yù)充電。
這以后的動(dòng)作與上述時(shí)刻t1～t25的動(dòng)作完全相同，反復(fù)進(jìn)行以時(shí)間Tcycle為單位的周期動(dòng)作。即，當(dāng)提供A2作為地址Address時(shí)，與地址Address的變化相對(duì)應(yīng)，向地址變化檢測(cè)信號(hào)ATD輸出單觸發(fā)脈沖，對(duì)地址R1+1進(jìn)行更新后，更新地址被更新為R1+2，同時(shí)與地址A2對(duì)應(yīng)的存儲(chǔ)單元被讀出，數(shù)據(jù)Dout(A2)通過(guò)總線I/O向外部輸出。
然后，當(dāng)提供A3作為地址Address時(shí)，與地址Address的變化相對(duì)應(yīng)，作為地址變化檢測(cè)信號(hào)ATD，輸出單觸發(fā)脈沖，對(duì)地址R1+2進(jìn)行更新后，更新地址被更新為R1+3，同時(shí)與地址A3對(duì)應(yīng)的存儲(chǔ)單元被讀出，數(shù)據(jù)Dout(A3)通過(guò)總線I/O向外部輸出。
在上述本實(shí)施方式中，當(dāng)?shù)刂稟ddress變化時(shí)，對(duì)由內(nèi)部的地址計(jì)數(shù)器確定的更新地址先執(zhí)行更新，然后對(duì)地址Address進(jìn)行通常的訪問(wèn)。這是由于考慮了在后面說(shuō)明的寫入操作時(shí)的情況。即，在非同步型的普通SRAM中，寫入使能信號(hào)/WE相對(duì)于地址Address的變化有延遲，非同步地成為有效。
因此，如第一背景技術(shù)和第背景技術(shù)：
等一樣，根據(jù)進(jìn)行通常的訪問(wèn)處理再進(jìn)行更新的構(gòu)成，如果寫入使能信號(hào)/WE以較早的定時(shí)有效，則由于寫入操作結(jié)束后才開(kāi)始更新，所以不會(huì)有問(wèn)題。但是，在寫入使能信號(hào)/WE被進(jìn)一步延遲有效的情況下，寫入操作和更新操作重疊。因此，在這種情況下，必須將寫入操作延遲直到更新操作結(jié)束，但是如果這樣，定時(shí)控制就會(huì)變得復(fù)雜，電路規(guī)模增大，而且邏輯設(shè)計(jì)也變得困難。因此，為了在規(guī)定時(shí)間Tcycle內(nèi)完成更新操作和寫入操作，應(yīng)在寫入操作之前先進(jìn)行更新操作，由此可以縮減電路規(guī)模，同時(shí)使邏輯設(shè)計(jì)簡(jiǎn)單。(沒(méi)有更新操作伴隨的讀出操作)接下來(lái)，在圖4的時(shí)序圖中表示了通過(guò)更新控制電路4內(nèi)的更新定時(shí)器控制更新的情況的動(dòng)作示例。在該圖中，表示了從在各個(gè)存儲(chǔ)周期內(nèi)連續(xù)地進(jìn)行以地址變化檢測(cè)信號(hào)ATD的發(fā)生作為觸發(fā)的更新操作的狀態(tài)，向不進(jìn)行該更新操作的狀態(tài)轉(zhuǎn)換的時(shí)序圖。因此，與圖3中更新控制信號(hào)REFA維持“H”電平的狀態(tài)相對(duì)，在圖4中的一個(gè)更新周期的更新結(jié)束的時(shí)刻t12～t14期間，將更新控制電路4內(nèi)的鎖存電路復(fù)位，然后使更新控制信號(hào)REFA下降。所謂的一個(gè)更新周期的更新是指對(duì)所有的字線進(jìn)行一次更新。順便說(shuō)明，更新控制信號(hào)REFB與圖3的情況相同，維持“H”電平。
雖然依賴于存儲(chǔ)單元陣列的構(gòu)成和容量，但一個(gè)更新周期的更新可以在數(shù)ms～數(shù)十ms左右的規(guī)定時(shí)間內(nèi)進(jìn)行，不是在每次地址Address變化時(shí)都必須進(jìn)行更新。因此，通過(guò)伴隨著如圖3所示的來(lái)自外部的訪問(wèn)進(jìn)行更新，當(dāng)執(zhí)行完一個(gè)更新周期的更新時(shí)，到下一個(gè)更新周期的更新開(kāi)始為止，使更新控制信號(hào)REFA下降，停止更新。這樣，可以不進(jìn)行多余的更新操作，從而減少電力消耗。
由上可知，圖4顯示的是通過(guò)對(duì)地址R1進(jìn)行更新，當(dāng)一個(gè)更新周期的更新結(jié)束時(shí)，其前后的時(shí)序波形。當(dāng)更新控制信號(hào)REFA變?yōu)椤癓”電平時(shí)，即使地址變化檢測(cè)信號(hào)ATD上升，行控制電路13也不使行使能信號(hào)RE生成單觸發(fā)脈沖。因此，行控制電路13也不會(huì)生成與行使能信號(hào)RE對(duì)應(yīng)的讀出放大器使能信號(hào)SE以及預(yù)充電使能信號(hào)PE。
此外，由于行解碼器7不激活字線Rx_Word，所以不進(jìn)行以字線Rx_Word為對(duì)象的更新操作。除此之外，由于更新控制信號(hào)REFA變?yōu)椤癓”電平，更新控制電路4內(nèi)的地址計(jì)數(shù)器停止計(jì)數(shù)動(dòng)作，所以更新地址R_ADD的值仍維持在時(shí)刻t12所更新的值R1+1。此外，當(dāng)更新地址R_ADD被選擇時(shí)，地址M_ADD的值也維持R1+1。然后，當(dāng)下一個(gè)更新周期的更新開(kāi)始時(shí)，更新控制電路4使更新控制信號(hào)REFA返回“H”電平，再次執(zhí)行如圖3所示的動(dòng)作。
這樣，即使當(dāng)更新操作重新開(kāi)始時(shí)，更新計(jì)數(shù)器不被復(fù)位，對(duì)到此時(shí)為止保持在更新計(jì)數(shù)器內(nèi)的值進(jìn)行遞增動(dòng)作。即，即使例如自更新操作在更新周期(即更新所有字線的周期)中間中斷，也不必將更新計(jì)數(shù)器復(fù)位，而是當(dāng)下一次更新(可以是伴隨著讀出或?qū)懭氲恼ＴL問(wèn)的更新、自更新其中之一)動(dòng)作重新開(kāi)始時(shí)，使殘留在更新計(jì)數(shù)器內(nèi)的值繼續(xù)遞增。
接下來(lái)，參照?qǐng)D5所示的時(shí)序圖，對(duì)伴隨著寫入操作進(jìn)行更新的情況的動(dòng)作進(jìn)行說(shuō)明。與圖3的情況相同，在這種情況下更新控制信號(hào)REFA、REFB都被固定為“H”電平，所以在圖5中沒(méi)有特別表示這些信號(hào)。此外，圖5以圖3所示的動(dòng)作為基礎(chǔ)，只是以寫入操作來(lái)代替圖3所示的讀出操作。因此，除了以下幾點(diǎn)，圖所示的時(shí)刻t31～t38的動(dòng)作與圖3所示的時(shí)刻t1～t25的動(dòng)作相同。
如上所述，寫入使能信號(hào)/WE在存儲(chǔ)周期內(nèi)被非同步地輸入，與地址Address的變化無(wú)關(guān)。因此可以設(shè)想當(dāng)?shù)竭_(dá)更新結(jié)束后的時(shí)刻t32時(shí)，向Din(A1)提供寫入數(shù)據(jù)，并加載在總線I/O上，同時(shí)在時(shí)刻t33寫入使能信號(hào)/WE下降。然后，向?qū)懭胧鼓苄盘?hào)/WE輸入負(fù)的脈沖，當(dāng)其在時(shí)刻t33下降時(shí)，行控制電路13使該寫入使能信號(hào)/WE延遲，并反轉(zhuǎn)，作為行使能信號(hào)RE而輸出。
在這種情況下，與圖3相同，即使地址變化檢測(cè)信號(hào)ATD下降，也在行使能信號(hào)RE中生成單觸發(fā)脈沖，所以將二者合成，向行使能信號(hào)RE輸出單觸發(fā)脈沖。這樣，當(dāng)在行使能信號(hào)RE中生成單觸發(fā)脈沖時(shí)，與圖3的情況相同，激活地址A1對(duì)應(yīng)的字線Ax_Word。與此同時(shí)，在讀出放大器使能信號(hào)SE、列使能信號(hào)CE、列選擇信號(hào)Yj(Ax)、預(yù)充電使能信號(hào)PE中順次生成單觸發(fā)脈沖。
另一方面，通過(guò)使寫入使能信號(hào)/WE有效，R/W控制電路11在時(shí)刻t34使控制信號(hào)CWO下降。其結(jié)果是I/O緩沖器10向總線WRB端發(fā)送總線I/O上的寫入數(shù)據(jù)，當(dāng)?shù)竭_(dá)時(shí)刻t35時(shí)，使總線WB上的數(shù)據(jù)產(chǎn)生變化。當(dāng)在其后的時(shí)刻t36列選擇信號(hào)Yj(Ax)變?yōu)椤癏”電平時(shí)，對(duì)由地址Address指定的存儲(chǔ)單元進(jìn)行寫入操作。此外，當(dāng)寫入操作結(jié)束后，與前面的情況相同，字線被預(yù)充電。
然后，當(dāng)?shù)竭_(dá)時(shí)刻t37，寫入使能信號(hào)/WE上升時(shí)，寫入數(shù)據(jù)確定，然后行控制電路13使行使能信號(hào)RE下降。此外，由于行使能信號(hào)RE下降，與圖3的地址變化檢測(cè)信號(hào)ATD下降時(shí)相同，讀出放大器使能信號(hào)SE、列使能信號(hào)CE、列選擇信號(hào)Yj(Ax)、預(yù)充電使能信號(hào)PE到時(shí)刻t38為止順次下降。此外，由于在前面的時(shí)刻t37寫入使能信號(hào)/WE上升，所以R/W控制電路11在時(shí)刻t39使控制信號(hào)CWO上升。
然后進(jìn)行從地址A2的讀出操作，該動(dòng)作與通過(guò)圖3說(shuō)明的從地址A2的讀出操作相同。該讀出操作之后，緊接著執(zhí)行對(duì)地址A3的寫入操作。這種情況的時(shí)刻t41～t48的動(dòng)作也作為已說(shuō)明的對(duì)地址A1的寫入操作做準(zhǔn)備。但是在這種情況下，寫入使能信號(hào)/WE是在早于對(duì)地址A1的寫入的時(shí)刻輸入的。即，在這種情況下，寫入使能信號(hào)/WE下降的時(shí)刻是在更新中間，所以與上升寫入操作相比，部分動(dòng)作是不同的。
即，在這種情況下，寫入使能信號(hào)/WE在更新中間的時(shí)刻t42下降，同時(shí)在時(shí)刻t43向總線I/O上提供作為寫入數(shù)據(jù)的Din(A3)。然后，與寫入使能信號(hào)/WE的下降沿相對(duì)應(yīng)，R/W控制電路11在時(shí)刻t44使控制信號(hào)CWO下降。其結(jié)果是當(dāng)?shù)竭_(dá)時(shí)刻t45時(shí)，數(shù)據(jù)Din(A3)被從I/O緩沖器10發(fā)送到總線WRB上。此時(shí)，由于字線Ax_Word、列使能信號(hào)CE、列選擇信號(hào)Yi(Ax)均未被激活，所以不對(duì)存儲(chǔ)單元進(jìn)行寫入。
本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置也與普通SRAM相同，在格式上已經(jīng)決定了寫入使能信號(hào)/WE被輸入之后可以取得寫入數(shù)據(jù)的期間。因此，在更新結(jié)束，向存儲(chǔ)單元實(shí)際進(jìn)行寫入的時(shí)刻，雖然想要取得取得寫入數(shù)據(jù)，但此時(shí)寫入數(shù)據(jù)的值可能無(wú)法保證。因此在本實(shí)施方式中，在寫入使能信號(hào)/WE在更新中間有效期間，就從總線WRB上預(yù)先取出寫入數(shù)據(jù)，當(dāng)更新結(jié)束后，從總線WRB對(duì)地址Address的存儲(chǔ)單元進(jìn)行寫入。
即，由于總線WRB上的寫入數(shù)據(jù)為“0”/“1”的邏輯電位(即接地電位或電源電位)，當(dāng)其后字線Ax_Word、讀出放大器使能信號(hào)SE、列使能信號(hào)CE以及列選擇信號(hào)Yj(Ax)順次被激活時(shí)，就可以從總線WRB對(duì)存儲(chǔ)單元進(jìn)行寫入。然后與對(duì)地址A1的寫入操作的情況相同，當(dāng)由于地址變化檢測(cè)信號(hào)ATD下降而生成行使能信號(hào)RE的單觸發(fā)脈沖時(shí)，進(jìn)行向地址A3的寫入以及其后的位線的預(yù)充電。
在該過(guò)程中，寫入使能信號(hào)/WE在時(shí)刻t46上升，由此，R/W控制電路11在時(shí)刻t47使控制信號(hào)CWO上升。此外，當(dāng)在時(shí)刻t42寫入使能信號(hào)/WE下降的時(shí)刻，由于地址變化檢測(cè)信號(hào)ATD已經(jīng)變?yōu)椤癏”電平，如果行使能信號(hào)RE沒(méi)有立刻生成，則地址變化檢測(cè)信號(hào)ATD變?yōu)椤癓”電平之后，通過(guò)行控制電路13被延遲，然后作為行使能信號(hào)RE而輸出。在這種情況下，與對(duì)地址A1的寫入相同，即使地址變化檢測(cè)信號(hào)ATD下降，在行使能信號(hào)RE中也產(chǎn)生單觸發(fā)脈沖，所以可以將二者合成，然后作為行使能信號(hào)RE而輸出。(不伴隨更新的寫入操作)
圖6的時(shí)序圖表示通過(guò)更新控制電路4內(nèi)的更新定時(shí)器控制更新的動(dòng)作示例中寫入的情況。該圖和圖5的區(qū)別與圖3和圖4的區(qū)別完全相同。即，圖6與圖5的區(qū)別在于，圖6的更新控制信號(hào)REFA在更新結(jié)束后下降，圖6的更新地址R_ADD從R1+1開(kāi)始就不被更新，對(duì)圖6的更新地址R1+1、R1+2不進(jìn)行更新。(自更新)接下來(lái)，對(duì)來(lái)自半導(dǎo)體存儲(chǔ)裝置外部的訪問(wèn)請(qǐng)求沒(méi)有經(jīng)過(guò)規(guī)定時(shí)間(以下稱為“更新時(shí)間”)就進(jìn)行通過(guò)更新定時(shí)器控制的自更新時(shí)的動(dòng)作進(jìn)行說(shuō)明。該“規(guī)定時(shí)間”可以根據(jù)存儲(chǔ)單元的數(shù)據(jù)保持特性(例如數(shù)據(jù)保持時(shí)間)來(lái)設(shè)定。如上所述，在本實(shí)施方式中，當(dāng)伴隨著來(lái)自外部的訪問(wèn)請(qǐng)求地址變化時(shí)，為了處理該訪問(wèn)請(qǐng)求，應(yīng)先進(jìn)行更新。但是，由于考慮到長(zhǎng)時(shí)間不發(fā)生來(lái)自外部的訪問(wèn)請(qǐng)求的情況，所以僅在有訪問(wèn)請(qǐng)求時(shí)進(jìn)行更新，則無(wú)法保持存儲(chǔ)單元陣列6的數(shù)據(jù)。因此，在本實(shí)施方式中，利用更新控制電路4內(nèi)的更新定時(shí)器，從來(lái)自外部的訪問(wèn)請(qǐng)求最后發(fā)生的時(shí)刻開(kāi)始，在經(jīng)過(guò)了更新時(shí)間的時(shí)刻啟動(dòng)自更新。
圖7表示此時(shí)的動(dòng)作時(shí)序。在該圖的時(shí)刻t51～t52，檢測(cè)伴隨著來(lái)自外部的讀出請(qǐng)求的地址Address的變化，進(jìn)行更新和讀出操作。該期間內(nèi)的動(dòng)作與如圖4所示的對(duì)地址A1的讀出操作完全相同，該動(dòng)作之后，更新控制信號(hào)REFA變?yōu)椤癓”電平。此外，在地址變化檢測(cè)信號(hào)ATD生成單觸發(fā)脈沖的時(shí)刻，更新控制電路4將更新定時(shí)器的值復(fù)位。
此后，如果繼續(xù)處于沒(méi)有來(lái)自半導(dǎo)體存儲(chǔ)裝置外部的訪問(wèn)請(qǐng)求的狀態(tài)，則更新控制電路4在時(shí)刻t53使更新控制信號(hào)REFA上升，轉(zhuǎn)換為可以更新的狀態(tài)。盡管處于上述狀態(tài)，如果繼續(xù)沒(méi)有訪問(wèn)請(qǐng)求，則更新控制電路4將通過(guò)上述延遲電路使更新控制信號(hào)REFA延遲的信號(hào)的上升沿作為觸發(fā)，啟動(dòng)上述脈沖發(fā)生電路，在時(shí)刻t54使更新控制信號(hào)REFB生成負(fù)的單觸發(fā)脈沖。由此，行控制電路13在時(shí)刻t55使行使能信號(hào)RE生成單觸發(fā)脈沖，啟動(dòng)自更新。
此時(shí)，由于更新控制信號(hào)REFB變?yōu)椤癓”電平，所以多路轉(zhuǎn)換器5選擇更新地址R_ADD端，輸出作為地址M_ADD的R1+1。該自更新以及隨后的預(yù)充電與如圖3等所示的動(dòng)作相同。這樣，當(dāng)?shù)竭_(dá)時(shí)刻t59時(shí)，預(yù)充電使能信號(hào)PE下降，自更新以及預(yù)充電結(jié)束。由于此時(shí)依然沒(méi)有來(lái)自外部的訪問(wèn)請(qǐng)求，所以與時(shí)刻t51～t52不同，不對(duì)地址Address進(jìn)行訪問(wèn)。
此后，更新控制電路4內(nèi)的脈沖發(fā)生電路在時(shí)刻t56使更新控制信號(hào)REFB上升，然后，由于更新控制信號(hào)REFB經(jīng)歷了上升，更新控制電路4在時(shí)刻t57更新更新地址R_ADD，將其值設(shè)為R1+2。在這種情況下，更新控制信號(hào)REFA在時(shí)刻t53上升之后，沒(méi)有生成地址變化檢測(cè)信號(hào)ATD，所以沒(méi)有轉(zhuǎn)換為連續(xù)進(jìn)行伴隨著地址變化的更新操作。因此，當(dāng)?shù)竭_(dá)時(shí)刻t58時(shí)，更新控制電路4使更新控制信號(hào)REFA變?yōu)椤癓”電平，緊接著成為通過(guò)更新定時(shí)器控制更新操作的狀態(tài)。此外，由于更新控制信號(hào)REFB上升，所以多路轉(zhuǎn)換器5在時(shí)刻59選擇內(nèi)部地址L_ADD端。
當(dāng)在時(shí)刻t53～t54期間有來(lái)自半導(dǎo)體存儲(chǔ)裝置外部的訪問(wèn)請(qǐng)求，確認(rèn)地址Address有變化時(shí)，其動(dòng)作如圖8所示的時(shí)序圖。即，當(dāng)?shù)刂稟ddress在時(shí)刻t60變化為An，ATD電路3在時(shí)刻t61使地址變化檢測(cè)信號(hào)ATD生成單觸發(fā)脈沖時(shí)，如圖7所示，更新控制電路4不使更新控制信號(hào)REFB下降，而是仍維持“H”電平。因此，在時(shí)刻t61之后，與時(shí)刻t51～t52相同，進(jìn)行對(duì)地址R1+1的更新以及從地址An的讀出操作。其結(jié)果是當(dāng)?shù)竭_(dá)時(shí)刻t62時(shí)，向總線I/O輸出地址An的存儲(chǔ)數(shù)據(jù)Dout(An)。在圖8中，設(shè)想更新控制信號(hào)REFA在接近單元保持極限定時(shí)的時(shí)刻t53上升。由于伴隨著此后連續(xù)的存儲(chǔ)周期，連續(xù)地進(jìn)行更新，所以更新控制信號(hào)REFA仍始終維持“H”電平。(延遲輸入寫入使能信號(hào)時(shí)的寫入操作)接下來(lái)，參照?qǐng)D9的時(shí)序圖，對(duì)延遲輸入寫入使能信號(hào)時(shí)的寫入操作進(jìn)行說(shuō)明。在這種情況下，由于存儲(chǔ)周期變長(zhǎng)，所以如圖9所示，在本說(shuō)明書中將該動(dòng)作稱為“長(zhǎng)寫入操作”。此外，在這種情況下，更新控制信號(hào)REFA、REFB也都仍維持“H”電平。
首先，由于地址Address的值在時(shí)刻t71變?yōu)锳1，與上述情況完全相同，對(duì)更新地址R1進(jìn)行更新。但是，由于即使該更新結(jié)束，寫入使能信號(hào)/WE仍然維持“H”電平，所以與圖3等相同，更新之后緊接著進(jìn)行以地址A1為對(duì)象的讀出操作。其結(jié)果是當(dāng)?shù)竭_(dá)時(shí)刻t72時(shí)，向總線I/O輸出作為地址A1的存儲(chǔ)數(shù)據(jù)的Dout(A1)。但是，由于考慮到在訪問(wèn)半導(dǎo)體存儲(chǔ)裝置側(cè)向存儲(chǔ)單元進(jìn)行寫入操作，所以此時(shí)的讀出數(shù)據(jù)實(shí)際不在訪問(wèn)側(cè)被使用?？梢栽谠L問(wèn)側(cè)取出該讀出數(shù)據(jù)，進(jìn)行相關(guān)運(yùn)算后，緊接著進(jìn)行寫入操作。即，通過(guò)有意使寫入使能信號(hào)延遲，可以在一個(gè)存儲(chǔ)周期內(nèi)實(shí)現(xiàn)讀出、變址、寫入操作。
此后，由于寫入使能信號(hào)/WE在時(shí)刻t73逐漸下降，寫入操作被啟動(dòng)，進(jìn)行與如圖6所示的第二次寫入周期幾乎相同的動(dòng)作。但在這種情況下，地址Address沒(méi)有隨著寫入使能信號(hào)/WE的下降而變化，其值仍保持A1。因此，ATD電路3沒(méi)有使地址變化檢測(cè)信號(hào)ATD生成單觸發(fā)脈沖，地址變化檢測(cè)信號(hào)ATD仍維持“L”電平。因此，多路轉(zhuǎn)換器5持續(xù)選擇內(nèi)部地址L_ADD端，地址M_ADD仍保持A1，為其后的寫入操作做裝備。
此外，當(dāng)延遲輸入寫入使能信號(hào)/WE時(shí)，在時(shí)刻t71～t72期間，在地址變化檢測(cè)信號(hào)ATD下降沿所生成的行使能信號(hào)RE由于更新之后的讀出操作結(jié)束而恢復(fù)“L”電平。在這種情況下，行控制電路13根據(jù)寫入使能信號(hào)/WE，生成行使能信號(hào)RE。
即，由于地址變化檢測(cè)信號(hào)ATD在該時(shí)刻為“L”電平，所以從如圖2所示的反相器30向延遲電路52、與非門53、與非門54提供“H”電平。因此，當(dāng)寫入使能信號(hào)/WE在時(shí)刻t73下降時(shí)，該寫入使能信號(hào)/WE被延遲電路79延遲，然后通過(guò)或非門50以及反相器51，然后通過(guò)與非門53、與非門54、與非門65，其電位被反轉(zhuǎn)后，在時(shí)刻t77作為行使能信號(hào)RE輸出。由于在這種情況下在地址變化檢測(cè)信號(hào)ATD中不生成單觸發(fā)脈沖，所以鎖存控制信號(hào)LC也恢復(fù)“L”電平。但是，由于對(duì)地址Address的鎖存器2的取出操作在更新之后的偽讀出時(shí)已經(jīng)進(jìn)行，所以不會(huì)有問(wèn)題。
由于在時(shí)刻t74已經(jīng)向總線I/O提供寫入數(shù)據(jù)Din(A1)，所以當(dāng)R/W控制電路11由于寫入使能信號(hào)/WE下降沿而在時(shí)刻t75使控制信號(hào)CWO下降時(shí)，在時(shí)刻t76從I/O緩沖器10向總線WRB發(fā)送寫入數(shù)據(jù)Din(A1)。因此，根據(jù)行使能信號(hào)RE的單觸發(fā)脈沖開(kāi)始寫入，與圖6說(shuō)明的相同，對(duì)地址A1進(jìn)行寫入。
在上述的本實(shí)施方式中，與非同步型SRAM等相同，在地址Address開(kāi)始變化的存儲(chǔ)周期的開(kāi)始時(shí)刻，不知道來(lái)自外部的訪問(wèn)請(qǐng)求是讀出還是寫入，在寫入的情況下也無(wú)法預(yù)測(cè)在何時(shí)輸入寫入使能信號(hào)/WE。因此，在本實(shí)施方式中，首先把訪問(wèn)請(qǐng)求視為讀出，從地址變化檢測(cè)信號(hào)ATD下降沿開(kāi)始進(jìn)行讀出，然后在輸入寫入使能信號(hào)/WE的時(shí)刻進(jìn)行寫入。(由于延遲輸入寫入使能信號(hào)，在通過(guò)更新定時(shí)器控制的更新之后進(jìn)行寫入的情況)接下來(lái)，參照?qǐng)D10的時(shí)序圖對(duì)長(zhǎng)寫入操作的其他時(shí)序進(jìn)行說(shuō)明。在該圖中，由于輸入寫入使能信號(hào)/WE之前通過(guò)更新計(jì)數(shù)器啟動(dòng)自更新，所以相當(dāng)于在進(jìn)行自更新期間寫入使能信號(hào)/WE下降的情況。
首先，對(duì)于在時(shí)刻t81～t83的更新和偽讀出操作，除了以下一點(diǎn)，與如圖9所示的動(dòng)作相同。即，由于從時(shí)刻t81開(kāi)始的更新，一個(gè)更新周期的更新結(jié)束。因此，當(dāng)?shù)竭_(dá)時(shí)刻t82時(shí)，更新控制電路4使更新控制信號(hào)REFA下降，在應(yīng)進(jìn)行下一個(gè)更新周期的更新之前，停止更新操作。此后，如果繼續(xù)處于沒(méi)有來(lái)自半導(dǎo)體存儲(chǔ)裝置外部的訪問(wèn)請(qǐng)求的狀態(tài)，則更新控制電路4在時(shí)刻t84使更新控制信號(hào)REFA上升。
但是，由于此后也沒(méi)有訪問(wèn)請(qǐng)求，所以更新控制電路4在時(shí)刻t85使更新控制信號(hào)REFB生成負(fù)的單觸發(fā)脈沖。這樣，由于更新控制信號(hào)REFB變?yōu)椤癓”電平，所以多路轉(zhuǎn)換器5選擇更新地址R_ADD端，行控制電路13使行使能信號(hào)RE生成單觸發(fā)脈沖，啟動(dòng)對(duì)定址R1+1的自更新。此后，當(dāng)?shù)竭_(dá)時(shí)刻t86時(shí)，寫入使能信號(hào)/WE下降，這種情況的自更新以及寫入操作與圖5的時(shí)刻t41～t48所示的動(dòng)作相同。
即，當(dāng)?shù)竭_(dá)時(shí)刻t88時(shí)，由于從半導(dǎo)體存儲(chǔ)裝置外部向總線I/O提供寫入數(shù)據(jù)，所以R/W控制電路11使控制信號(hào)CWO下降，從I/O緩沖器10向總線WRB傳送寫入數(shù)據(jù)。此外，由于在時(shí)刻t87更新控制信號(hào)REFB上升沿，多路轉(zhuǎn)換器5選擇內(nèi)部地址L_ADD端，所以在時(shí)刻t89將A1作為地址M_ADD輸出。此后，當(dāng)自更新結(jié)束時(shí)，根據(jù)由更新控制信號(hào)REFB生成的行使能信號(hào)RE，從總線WRB向地址為A1的存儲(chǔ)單元寫入寫入數(shù)據(jù)Din(A1)。(延遲輸入寫入使能信號(hào)，存寫入后根據(jù)更新定時(shí)器來(lái)更新的情況)接下來(lái)，參照?qǐng)D11的時(shí)序圖，對(duì)長(zhǎng)寫入操作的其他時(shí)序示例進(jìn)行說(shuō)明。該圖是輸入寫入使能信號(hào)/WE，寫入操作開(kāi)始之后，有通過(guò)更新定時(shí)器控制的更新請(qǐng)求情況，這相當(dāng)于在寫入操作結(jié)束之后進(jìn)行自更新的情況。
首先，在時(shí)刻t91～t92的更新以及偽讀出操作與圖10的情況完全相同。此后，如果繼續(xù)處于沒(méi)有來(lái)自半導(dǎo)體存儲(chǔ)裝置外部的訪問(wèn)請(qǐng)求的狀態(tài)，則更新控制電路4在時(shí)刻t93使更新控制信號(hào)REFA上升。在對(duì)更新時(shí)間進(jìn)行計(jì)時(shí)前，如果更新計(jì)數(shù)器在時(shí)刻t94使寫入使能信號(hào)/WE下降，則對(duì)地址A1的數(shù)據(jù)Din(A1)的寫入先于自更新進(jìn)行。該寫入操作本身與圖9或圖10所示的長(zhǎng)寫入操作相同。此外，在更新控制電路4使寫入使能信號(hào)/WE下降的情況下，在經(jīng)過(guò)對(duì)存儲(chǔ)單元陣列6的寫入以及隨后的預(yù)充電所必需的時(shí)間之前，為了在更新控制信號(hào)REFB中不生成負(fù)的單觸發(fā)脈沖，通過(guò)內(nèi)部的延遲電路延遲更新控制信號(hào)REFA的上升沿。
這樣，當(dāng)寫入操作結(jié)束時(shí)，更新控制電路4內(nèi)的脈沖發(fā)生電路在時(shí)刻t95使更新控制信號(hào)REFB生成負(fù)的單觸發(fā)脈沖。由此，多路轉(zhuǎn)換器5選擇更新地址R_ADD端。此外，行控制電路13使行使能信號(hào)RE生成單觸發(fā)脈沖，啟動(dòng)對(duì)從多路轉(zhuǎn)換器5輸出的地址R1+1的自更新。當(dāng)該自更新結(jié)束時(shí)，由于更新控制信號(hào)REFB上升沿，更新控制電路4在時(shí)刻t96將更新地址R_ADD的值更新為R1+2，多路轉(zhuǎn)換器5在時(shí)刻97選擇內(nèi)部地址L_ADD。(第二實(shí)施方式)本實(shí)施方式實(shí)現(xiàn)與在普通DRAM等中所采用的頁(yè)面模式相同的功能。圖12是表示根據(jù)本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖，對(duì)與圖1相同的構(gòu)成要素和信號(hào)名稱標(biāo)以相同的標(biāo)號(hào)。在本實(shí)施方式中，通過(guò)將在第一實(shí)施方式中說(shuō)明的地址Address分割為高位比特地址UAddress和下位比特地址PageAddress(頁(yè)地址)，對(duì)使高位地址UAddress相同的比特，僅改變地址頁(yè)地址PageAddress就可以實(shí)現(xiàn)成組輸入輸出。
例如，由于在本實(shí)施方式中地址PageAddress為2位寬，通過(guò)使地址PageAddress可以在“00”B～“11”B(其值B指2進(jìn)制計(jì)數(shù))的范圍內(nèi)變化，則可以分段訪問(wèn)連續(xù)的4個(gè)地址。地址PageAddress的寬度不限于2位，可以在“2位”～“地址Address中所包含的列地址的位數(shù)”的范圍內(nèi)的任意位數(shù)。此外，在本實(shí)施方式中，伴隨著通過(guò)地址PageAddress可以選擇4位的數(shù)據(jù)，可以設(shè)置4組總線WRBi(其中i＝0～3)，以代替如圖1所示的總線WRB。因此，當(dāng)?shù)刂稰ageAddress的值為“00”B～“11”B時(shí)，這些地址所指定的存儲(chǔ)單元的各位數(shù)據(jù)分別通過(guò)WRB0～WRB3而輸入輸出。
地址緩沖器141、鎖存器142、ATD電路143、列解碼器148、讀出放大器·復(fù)位電路149與圖1所示的緩沖器1、鎖存器2、ATD電路3、列解碼器8、讀出放大器·復(fù)位電路9的構(gòu)成相同。在本實(shí)施方式中，由于使用地址UAddress來(lái)代替第一實(shí)施方式的地址Adress，所以這些電路的不同點(diǎn)僅在于這些地址的位寬不同。此外，讀出放大器·復(fù)位電路149還有幾點(diǎn)不同。
即，在本實(shí)施方式中，對(duì)于內(nèi)部地址L_ADD所包含的各列地址，4位的數(shù)據(jù)分別通過(guò)WRB0～WRB3輸入輸出。因此，讀出放大器·復(fù)位電路149根據(jù)從列解碼器148輸出的列選擇信號(hào)，同時(shí)選擇連接在存儲(chǔ)單元陣列6內(nèi)的4條位線，這些位線上連接的4組讀出放大器分別與總線WRB0～WRB3連接。由于地址PageAddress沒(méi)有輸入給ATD電路143，所以在改變地址PageAddress進(jìn)行分段訪問(wèn)的情況下，在地址變化檢測(cè)信號(hào)ATD中不生成單觸發(fā)脈沖。
除了地址的位寬不同之外，地址緩沖器151與地址緩沖器1的構(gòu)成相同，地址緩沖器151對(duì)地址PageAddress進(jìn)行緩沖。此外，總線解碼器152對(duì)從地址緩沖器151輸出的2位的頁(yè)面地址進(jìn)行解碼，輸出4條總線的選擇信號(hào)。此外，總線選擇器153根據(jù)這些總線選擇信號(hào)，通過(guò)總線WRBA連接在總線WRB0～WRB3其中之一與I/O緩沖器10之間。
接下來(lái)，參照?qǐng)D13的時(shí)序圖，對(duì)采用上述構(gòu)成的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作進(jìn)行說(shuō)明。由于本圖的動(dòng)作是以在第一實(shí)施方式中所說(shuō)明的圖4的動(dòng)作為基礎(chǔ)，所以僅以與圖4的動(dòng)作的不同點(diǎn)為中心進(jìn)行說(shuō)明。如圖13所示的Y1～Y4是“00”B～“11”B其中的值，為了簡(jiǎn)便，這里假定Y1～Y4的值分別為“00”B～“11”B。
首先，在時(shí)刻t101與圖4相同，將A1提供給地址Address。此時(shí)，地址PageAddress為Y1。由此，進(jìn)行與地址A1相對(duì)應(yīng)的更新和讀出，當(dāng)?shù)竭_(dá)時(shí)刻t102時(shí)，將地址A1指定的4個(gè)存儲(chǔ)單元(即下位地址”00”B～”11”B)中存儲(chǔ)的數(shù)據(jù)分別讀出到總線WRB0～WRB3上。此時(shí)，地址PageAddress的值為”00”B，總線解碼器152對(duì)通過(guò)地址緩沖器151接收到的地址PageAddress Y1的值”00”B進(jìn)行解碼。其結(jié)果是總線選擇器163選擇總線WRB0，將其輸出的位數(shù)據(jù)輸出到總線WRBA。其結(jié)果是，當(dāng)?shù)竭_(dá)時(shí)刻t103時(shí)，地址A1的值Dout(A1)輸出到總線I/O上。
其后，通過(guò)適當(dāng)改變地址PageAddress，可以讀出與地址A1的地址UAddress部分相同的存儲(chǔ)單元的數(shù)據(jù)。即，在時(shí)刻t104將Y2(＝”01”B)提供給地址PageAddress，總線選擇器153在時(shí)刻t105選擇總線WRB1上的位數(shù)據(jù)，輸出到總線WRBA，當(dāng)?shù)竭_(dá)時(shí)刻t106時(shí)，存儲(chǔ)在下位地址為”01”B的地址中的數(shù)據(jù)Dout(Y2)就被輸出到總線I/O上。
以后同樣，當(dāng)在時(shí)刻t107將Y3(＝”10”B)提供給地址PageAddress時(shí)，總線WRB2在時(shí)刻t108與總線WRBA連接，存儲(chǔ)在下位地址為”10”B的地址中的數(shù)據(jù)Dout(Y3)被輸出到總線I/O。此外，當(dāng)在時(shí)刻t110將Y4(＝”11”B)提供給地址PageAddress時(shí)，總線WRB3在時(shí)刻t111與總線WRBA連接，存儲(chǔ)在下位地址為”11”B的地址中的數(shù)據(jù)Dout(Y4)被輸出到總線I/O。
上述第二實(shí)施方式的說(shuō)明適用于圖4的情況，但也適用于如圖5～圖11所示的各種情況。(第三實(shí)施方式)在上述各實(shí)施方式中，不管由外部所提供的訪問(wèn)請(qǐng)求是讀出請(qǐng)求還是寫入請(qǐng)求，都將地址Address的變化(包含芯片選擇信號(hào)/CS有效的情況)作為觸發(fā)，進(jìn)行更新之后再進(jìn)行讀出或?qū)懭氩僮鳌?br> 與此相對(duì)，在本實(shí)施方式中，當(dāng)有讀出請(qǐng)求時(shí)，先進(jìn)行讀出操作，然后再進(jìn)行更新。這樣，與上述各實(shí)施方式相比，可以提高讀出速度(縮短訪問(wèn)時(shí)間)。當(dāng)有寫入請(qǐng)求時(shí)，與上述各實(shí)施方式相同，先進(jìn)行更新，然后再進(jìn)行寫入操作。
圖14是表示本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖。由于本圖所示的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成與第一實(shí)施方式(圖1)的構(gòu)成基本相同，所以在圖14中對(duì)與圖1相同的構(gòu)成要素標(biāo)以相同的標(biāo)號(hào)。以下以第一實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置為基礎(chǔ)，對(duì)本實(shí)施方式進(jìn)行說(shuō)明，但本實(shí)施方式的技術(shù)構(gòu)思對(duì)第二實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置也是適用的。
在普通SRAM的格式中，相對(duì)于地址的變化，非同步地提供寫入使能信號(hào)。在本實(shí)施方式中，更新操作和對(duì)存儲(chǔ)單元的訪問(wèn)動(dòng)作的處理順序與讀出時(shí)和寫入時(shí)相反。因此，在本實(shí)施方式中，在某一時(shí)刻判斷由外部提供的訪問(wèn)請(qǐng)求是讀出請(qǐng)求還是寫入請(qǐng)求，需根據(jù)該判斷結(jié)果決定處理順序。
在本實(shí)施方式中，將從地址Address變化開(kāi)始到寫入使能信號(hào)/WE有效為止的時(shí)間(例如與如圖16所示的時(shí)間tAW相當(dāng)?shù)臅r(shí)間)的最大值(以下將該最大值稱為tAWmax)作為半導(dǎo)體存儲(chǔ)裝置的格式。即，在使用半導(dǎo)體存儲(chǔ)裝置的系統(tǒng)中，當(dāng)對(duì)半導(dǎo)體存儲(chǔ)裝置進(jìn)行寫入時(shí)，在從地址Address變化的時(shí)刻開(kāi)始的時(shí)間tAWmax以內(nèi)，應(yīng)使寫入使能信號(hào)/WE有效。此外，時(shí)間tAWmax的值可以根據(jù)系統(tǒng)的要求格式適當(dāng)確定。
如圖14所示的ATD電路163具有與如圖1所示的ATD電路3大致相同的功能。但是，由于在從地址開(kāi)始變化到經(jīng)過(guò)時(shí)間tAWmax為止，還沒(méi)有確定是讀出還是寫入，所以ATD電路163在從檢測(cè)到地址變化開(kāi)始到經(jīng)過(guò)時(shí)間tAWmax之前不生成地址變化檢測(cè)信號(hào)ATD。
如果將地址Address中所包含的時(shí)滯的最大值作為時(shí)間tskew(例如參照?qǐng)D15)，則根據(jù)系統(tǒng)不同，時(shí)間tAWmax的值可能會(huì)有比所示時(shí)間tskew短的情況。如上所述，由于時(shí)間tAWmax的值根據(jù)系統(tǒng)的要求格式而確定，所以可以與時(shí)間tskew無(wú)關(guān)地設(shè)定。
但是，由于從地址Address開(kāi)始變化到經(jīng)過(guò)時(shí)間tskew為止地址Address的值沒(méi)有確定，所以無(wú)法開(kāi)始對(duì)存儲(chǔ)單元陣列進(jìn)行訪問(wèn)。因此，當(dāng)時(shí)間tAWmax比時(shí)間tskew短的情況下，將時(shí)間tAWmax的值設(shè)定為時(shí)間tskew，確定地址Address之后再進(jìn)行訪問(wèn)。
對(duì)讀出的情況應(yīng)考慮上述問(wèn)題。由于在寫入的情況下，在本實(shí)施方式中也是進(jìn)行更新之后再進(jìn)行寫入，所以當(dāng)從地址變化的時(shí)刻開(kāi)始經(jīng)過(guò)時(shí)間tAWmax，確定是進(jìn)行讀出操作還是寫入操作時(shí)開(kāi)始，開(kāi)始更新操作不會(huì)有任何問(wèn)題。而且，在經(jīng)過(guò)時(shí)間tAWmax之前，如果寫入使能信號(hào)/WE是有效的，則在該時(shí)刻可以判斷是寫入操作，所以不用經(jīng)過(guò)時(shí)間tAWmax就可以開(kāi)始更新操作。
更新控制電路164具有與圖1的更新控制電路4相同的功能。但是，更新控制電路164在地址變化檢測(cè)信號(hào)ATD上升時(shí)參照寫入使能信號(hào)/WE，如果是讀出請(qǐng)求，則將地址變化檢測(cè)信號(hào)ATD的上升沿作為觸發(fā)，更新更新地址R_ADD，如果是寫入請(qǐng)求，則將地址變化檢測(cè)信號(hào)ATD的下降沿作為觸發(fā)，更新更新地址R_ADD。
多路轉(zhuǎn)換器165具有與圖1的多路轉(zhuǎn)換器5大致相同的功能。但是，在本實(shí)施方式中，讀出時(shí)是先進(jìn)行更新然后再進(jìn)行讀出，所以為了判斷是讀出還是寫入，將寫入使能信號(hào)/WE輸入多路轉(zhuǎn)換器165。當(dāng)寫入使能信號(hào)/WE為“L”電平(寫入)時(shí)，多路轉(zhuǎn)換器165的動(dòng)作與多路轉(zhuǎn)換器5進(jìn)行相同的動(dòng)作。
與此相對(duì)，當(dāng)寫入使能信號(hào)/WE為“H”電平時(shí)，多路轉(zhuǎn)換器165進(jìn)行與寫入時(shí)相反的選擇動(dòng)作。具體地說(shuō)，如果地址變化檢測(cè)信號(hào)ATD為“H”電平且更新控制信號(hào)REFB為“H”電平，則多路轉(zhuǎn)換器165選擇內(nèi)部地址L_ADD端，如果地址變化檢測(cè)信號(hào)ATD為“L”電平或更新控制信號(hào)REFB為“L”電平，則選擇更新地址R_ADD端。
行控制電路173具有與圖1的行控制電路13大致相同的功能，在寫入的情況下進(jìn)行與行控制電路13相同的動(dòng)作。另一方面，在讀出的情況下，行控制電路173將地址變化檢測(cè)信號(hào)ATD的上升沿作為觸發(fā)，為了進(jìn)行讀出操作而激活行使能信號(hào)RE、讀出放大器使能信號(hào)SE、控制信號(hào)CC以及預(yù)充電使能信號(hào)PE。此外，行控制電路173將地址變化檢測(cè)信號(hào)ATD的下降沿作為觸發(fā)，激活用于更新操作的行使能信號(hào)RE、讀出放大器使能信號(hào)SE以及預(yù)充電使能信號(hào)PE。
接下來(lái)對(duì)本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作進(jìn)行說(shuō)明。首先參照如圖15所示的時(shí)序圖，對(duì)讀出操作進(jìn)行說(shuō)明，然后參照?qǐng)D16的時(shí)序圖對(duì)寫入操作進(jìn)行說(shuō)明。
首先，當(dāng)?shù)刂稟ddress在如圖15所示的時(shí)刻t120變化時(shí)，該地址變化通過(guò)地址緩沖器1和鎖存器2傳送到ATD電路163。但是，由于在該時(shí)刻未確定是讀出還是寫入，所以ATD電路163不立刻生成地址變化檢測(cè)信號(hào)ATD的單觸發(fā)脈沖。
此后，當(dāng)從時(shí)刻t120開(kāi)始經(jīng)過(guò)時(shí)間tAWmax，到達(dá)時(shí)刻t122時(shí)，由于已確定是讀出還是寫入，所以ATD電路163在時(shí)刻t123使地址變化檢測(cè)信號(hào)ATD生成單觸發(fā)脈沖。在這種情況下，如果由于是讀出請(qǐng)求而使寫入使能信號(hào)/WE變?yōu)椤癏”電平，則多路轉(zhuǎn)換器165選擇內(nèi)部地址L_ADD端，在時(shí)刻t124將地址M_ADD(＝地址A1)提供給行解碼器7。此外，行控制電路173將地址變化檢測(cè)信號(hào)ATD的上升沿作為觸發(fā)，順次生成行使能信號(hào)RE、讀出放大器使能信號(hào)SE、控制信號(hào)CC以及預(yù)充電使能信號(hào)PE。由此，與圖3的“Read Cycle”所示的情況相同地進(jìn)行讀出操作，例如在時(shí)刻t125激活與地址A1對(duì)應(yīng)的字線Ax_Word，在時(shí)刻t126將存儲(chǔ)單元的數(shù)據(jù)Dout(A1)讀出到總線I/O。
此后，當(dāng)?shù)刂纷兓瘷z測(cè)信號(hào)ATD在時(shí)刻t127下降時(shí)，多路轉(zhuǎn)換器165選擇更新地址R_ADD端，在時(shí)刻t128將地址M_ADD(＝地址R1+1)提供給行解碼器。此外，行控制電路173將地址變化檢測(cè)信號(hào)ATD的下降沿作為觸發(fā)，順次生成行使能信號(hào)RE、讀出放大器使能信號(hào)SE以及預(yù)充電使能信號(hào)PE。由此，與圖3的“Refresh Cycle”所示的情況相同地進(jìn)行更新操作，例如在時(shí)刻t129激活與地址R1+1對(duì)應(yīng)的字線Rx_Word。
接下來(lái)對(duì)由寫入請(qǐng)求時(shí)的動(dòng)作進(jìn)行說(shuō)明。在寫入的情況下，在從如圖16所示的時(shí)刻t140地址Address開(kāi)始變化到經(jīng)過(guò)了時(shí)間tAWmax后的時(shí)刻t143為止，使寫入使能信號(hào)/WE有效。在圖16中，從時(shí)刻t140開(kāi)始，寫入使能信號(hào)/WE在經(jīng)過(guò)時(shí)間tAW后的時(shí)刻t142下降。
由于地址變化以及寫入使能信號(hào)/WE下降，ATD電路163在時(shí)刻t144使地址變化檢測(cè)信號(hào)ATD生成單觸發(fā)脈沖。由于此時(shí)寫入使能信號(hào)/WE為“L”電平，所以多路轉(zhuǎn)換器165為了進(jìn)行更新操作而選擇更新地址R_ADD端，在時(shí)刻t145將R1作為地址M_ADD輸出到行解碼器7。此外，行控制電路173順次生成行使能信號(hào)RE、讀出放大器使能信號(hào)SE以及預(yù)充電使能信號(hào)PE。由此，進(jìn)行與圖5的時(shí)刻t31以后的“Refresh Cycle”所示的情況相同的更新操作。
此后，當(dāng)?shù)竭_(dá)時(shí)刻t146時(shí)，向總線I/O提供寫入數(shù)據(jù)的值Din(A1)。當(dāng)ATD電路163在時(shí)刻t147使地址變化檢測(cè)信號(hào)ATD下降時(shí)，多路轉(zhuǎn)換器165選擇內(nèi)部地址L_ADD端，在時(shí)刻t148將A1的行地址部分作為地址M_ADD輸出到行解碼器7。此外，行控制電路173順次生成行使能信號(hào)RE、讀出放大器使能信號(hào)SE、控制信號(hào)CC以及預(yù)充電使能信號(hào)PE。由此，進(jìn)行與圖5的“Write cycle”所示的情況相同的寫入操作。
如上所述，在本實(shí)施方式中，可以從地址變化開(kāi)始到經(jīng)過(guò)時(shí)間tAWmax之后開(kāi)始讀出操作。因此，與第一實(shí)施方式和第二實(shí)施方式相比，可以實(shí)現(xiàn)高速讀出，縮短了訪問(wèn)時(shí)間。特別是上述各實(shí)施方式的更新操作所需的時(shí)間很長(zhǎng)，而本實(shí)施方式的時(shí)間tAWmax的值越小，訪問(wèn)時(shí)間改善的效果越大。(第四實(shí)施方式)在上述各實(shí)施方式中，根據(jù)由半導(dǎo)體存儲(chǔ)裝置外部提供的下電控制信號(hào)PowerDown來(lái)轉(zhuǎn)換等待模式。與此相對(duì)，在本實(shí)施方式中，通過(guò)向預(yù)先確定的存儲(chǔ)單元陣列6上的特定地址寫入用于模式轉(zhuǎn)換指示的數(shù)據(jù)，可以實(shí)現(xiàn)與上述各實(shí)施方式相同的等待模式轉(zhuǎn)換。在本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，將存儲(chǔ)單元陣列6上的0地址(最下位地址)作為模式轉(zhuǎn)換專用的數(shù)據(jù)存儲(chǔ)字段。此外，在本實(shí)施方式中，用于設(shè)定等待模式2的數(shù)據(jù)為F0h(其中h指16進(jìn)制計(jì)數(shù))，用于設(shè)定等待模式3的數(shù)據(jù)為0Fh。因此，本實(shí)施方式的總線WRB的總線寬度為8位。
圖17是表示本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖，對(duì)與圖1相同的構(gòu)成要素和信號(hào)名稱標(biāo)以相同的標(biāo)號(hào)。圖17與圖1的不同點(diǎn)在于，沒(méi)有用于輸入下電控制信號(hào)PowerDown的管腳，新增加了等待模式控制電路201，更新控制電路204、升壓電源215、基板電壓發(fā)生電路216、基準(zhǔn)電壓發(fā)生電路217分別與如圖1所示的更新控制電路4、升壓電源15、基板電壓發(fā)生電路16、基準(zhǔn)電壓發(fā)生電路17的一部分構(gòu)成不同。以下參照?qǐng)D18～圖22對(duì)上述各部分進(jìn)行詳細(xì)說(shuō)明，對(duì)與圖1或圖17相同的構(gòu)成要素和信號(hào)名稱標(biāo)以相同的標(biāo)號(hào)。
首先，圖17的等待模式控制電路201根據(jù)內(nèi)部地址L_ADD、芯片選擇信號(hào)/CS、寫入使能信號(hào)/WE、總線WRB上的寫入數(shù)據(jù)來(lái)生成模式設(shè)定信號(hào)MD2、MD3。其中，當(dāng)設(shè)定等待模式2時(shí)，模式設(shè)定信號(hào)MD2為“H”電平的信號(hào)，并且提供給更新控制電路204。另一方面，當(dāng)設(shè)定等待模式2或等待模式3時(shí)，模式設(shè)定信號(hào)MD3為“H”電平的信號(hào)，并且提供給升壓電源215、基板電壓發(fā)生電路216、基準(zhǔn)電壓發(fā)生電路217。當(dāng)設(shè)定等待模式1時(shí)，模式設(shè)定信號(hào)MD2和MD3均為“L”電平。
圖18是表示等待模式控制電路201的詳細(xì)構(gòu)成的電路圖。在本圖中，數(shù)據(jù)WRB0～WRB3、WRB4～WRB7是從半導(dǎo)體存儲(chǔ)裝置的外部提供給總線WRB上的寫入數(shù)據(jù)的0～3位、4～7位。由與(AND)門221、或非門222以及與門223構(gòu)成的電路只在寫入數(shù)據(jù)為F0h時(shí)輸出“H”電平。同樣，由或非門224、與門225以及與門226構(gòu)成的電路只在寫入數(shù)據(jù)為零Fh時(shí)輸出“H”電平。此外，或門227求出與門233、266的輸出的邏輯和，當(dāng)F0h或0Fh其中之一作為寫入數(shù)據(jù)而輸入時(shí)，輸出“H”電平。
地址X0B～Y7B是將構(gòu)成內(nèi)部地址L_ADD的各位反轉(zhuǎn)后的地址值。例如，地址X0B是行地址的0位反轉(zhuǎn)之后的值，地址Y7B是列地址的7位反轉(zhuǎn)之后的值。因此，與門228僅在檢測(cè)出內(nèi)部地址L_ADD的各位均為0B(即0地址)時(shí)才輸出“H”電平。與門229僅在向0地址寫入數(shù)據(jù)F0h或0Fh時(shí)才將寫入使能信號(hào)/WE作為時(shí)鐘信號(hào)原封不動(dòng)地輸出。此外，與門230僅在向0地址寫入數(shù)據(jù)F0h或0Fh時(shí)才將寫入使能信號(hào)/WE作為時(shí)鐘信號(hào)原封不動(dòng)地輸出。
由反相器231～236以及與門237構(gòu)成的電路捕捉到芯片選擇信號(hào)/CS的下降沿，使信號(hào)CEOS輸出單觸發(fā)脈沖。然后，當(dāng)與門229的輸出上升，時(shí)鐘信號(hào)被輸入到C端口時(shí)，鎖存器238以提供給D端口的電源電位對(duì)應(yīng)的“H”電平作為模式設(shè)定信號(hào)MD2從Q端口輸出。此外，當(dāng)提供給R端口的信號(hào)CEOS中生成單觸發(fā)脈沖時(shí)，鎖存器238將其自身復(fù)位，然后向模式設(shè)定信號(hào)MD2中輸出“L”電平。鎖存器239也是同樣地構(gòu)成，當(dāng)與門230的輸出上升時(shí)，向模式設(shè)定信號(hào)MD3輸出“H”電平，當(dāng)信號(hào)CEOS中生成單觸發(fā)脈沖時(shí)，向向模式設(shè)定信號(hào)MD3輸出“L”電平。
如上所述，在設(shè)定為等待模式2的情況下，與寫入使能信號(hào)/WE的上升沿同步，與門229的輸出上升，設(shè)置D型鎖存器238，使模式設(shè)定信號(hào)MD2變?yōu)椤癏”電平。此外，在設(shè)定為等待模式3的情況下，與寫入使能信號(hào)/WE的上升沿同步，與門229、230的輸出均上升，設(shè)置鎖存器238、239，使模式設(shè)定信號(hào)MD2以及模式設(shè)定信號(hào)MD3均變?yōu)椤癏”電平。
如圖17所述的更新控制電路204使用芯片選擇信號(hào)/CS以及模式設(shè)定信號(hào)MD2來(lái)代替下電控制信號(hào)PowerDown，生成更新地址R ADD、更新控制信號(hào)REFA以及REFB。圖19是表示更新控制電路204的詳細(xì)構(gòu)成的電路圖。圖中的P溝道晶體管240的柵極、源極、漏極端子分別與與門241的輸出、電源電位、更新控制電路4的電源供給管腳連接。因此，當(dāng)與門241的輸出為“L”電平時(shí)，晶體管240導(dǎo)通，向更新控制電路4供電，當(dāng)該輸出為“H”電平時(shí)，晶體管240截止，停止電源供給。
當(dāng)半導(dǎo)體存儲(chǔ)裝置處于非選擇狀態(tài)(芯片選擇信號(hào)/CS為“H”電平)且為等待模式2或等待模式3(模式設(shè)定信號(hào)MD2為“H”電平)時(shí)，與門241使晶體管240截止。反相器242生成模式設(shè)定信號(hào)MD2的反轉(zhuǎn)信號(hào)，當(dāng)為等待模式1時(shí)，其輸出為“H”電平。與門243在等待模式1中原封不動(dòng)地輸出更新控制電路4生成的更新地址R_ADD，另一方面在等待模式2或等待模式3中將該地址固定為0。
與門244在等待模式1中原封不動(dòng)地輸出更新控制電路4生成的更新控制信號(hào)REFA，另一方面在等待模式2或等待模式3中將該信號(hào)固定為“L”電平。此外，由于反相器245將反相器242的輸出反轉(zhuǎn)，所以當(dāng)處于等待模式1時(shí)輸出“L”電平?；蜷T246在等待模式1中原封不動(dòng)地輸出更新控制電路4生成的更新控制信號(hào)REFB，另一方面在等待模式2或等待模式3中將該信號(hào)固定為“L”電平。
圖20～圖22分別是表示升壓電源215、基板電壓發(fā)生電路216、基準(zhǔn)電壓發(fā)生電路217的詳細(xì)構(gòu)成的電路圖。升壓電源215的P溝道晶體管250、與門251分別與如圖19所示的晶體管240、與門241具有相同功能。即，當(dāng)半導(dǎo)體存儲(chǔ)裝置處于非選擇狀態(tài)(芯片選擇信號(hào)/CS為“H”電平)且處于等待模式3(模式設(shè)定信號(hào)MD3為“H”電平)時(shí)，晶體管250截止，停止對(duì)升壓電源15供電。除此之外，向升壓電源15供電。以上說(shuō)明對(duì)于基板電壓發(fā)生電路216、基準(zhǔn)電壓發(fā)生電路217也完全相同，構(gòu)成上述電路的晶體管252、254與升壓電源215內(nèi)的晶體管250對(duì)應(yīng)，與門253、255與升壓電源215內(nèi)的與門251對(duì)應(yīng)。
其次，上述構(gòu)成的半導(dǎo)體存儲(chǔ)裝置的等待模式轉(zhuǎn)換時(shí)的動(dòng)作如下所述。
等待模式1為了將半導(dǎo)體存儲(chǔ)裝置設(shè)置為等待模式1，可以使芯片選擇信號(hào)/CS下降。由此，等待模式控制電路201從芯片選擇信號(hào)/CS的下降沿開(kāi)始生成單觸發(fā)脈沖，將鎖存器238、鎖存器239復(fù)位，將模式設(shè)定信號(hào)MD2、MD3均設(shè)為“L”電平。
由此，在更新控制電路204中，晶體管240導(dǎo)通，向內(nèi)部的更新控制電路4供電，同時(shí)更新控制電路4生成的更新地址R_ADD、更新控制信號(hào)REFA、REFB原封不動(dòng)地輸出。此外，在升壓電源215、基板電壓發(fā)生電路216、基準(zhǔn)電壓發(fā)生電路217中，分別向內(nèi)部的升壓電源15、基板電壓發(fā)生電路16、基準(zhǔn)電壓發(fā)生電路17供電。通過(guò)進(jìn)行上述動(dòng)作，可以實(shí)現(xiàn)第一實(shí)施方式和第二實(shí)施方式所說(shuō)明的動(dòng)作。
等待模式2為了設(shè)定等待模式2，可以將數(shù)據(jù)F0h寫入上述0地址。由此，等待模式控制電路201從寫入使能信號(hào)/WE的上升沿開(kāi)始使模式設(shè)定信號(hào)MD2變?yōu)椤癏”電平。此時(shí)，當(dāng)半導(dǎo)體存儲(chǔ)裝置沒(méi)有被選擇，或者其后不選擇時(shí)，由于芯片選擇信號(hào)/CS變?yōu)椤癏”電平，所以更新控制電路204停止對(duì)內(nèi)部的更新控制電路4供電。
此外，由于停止對(duì)更新控制電路4供電而造成其輸出不確定，所以更新控制電路204將更新地址R_ADD固定為0，同時(shí)將更新控制信號(hào)REFA、REFB的電位分別固定為“L”電平和“H”電平。此外，由于此時(shí)芯片選擇信號(hào)/CS為“H”電平，所以即使內(nèi)部地址L_ADDi(參照?qǐng)D2)變化，ATD電路3也不生成地址變化檢測(cè)信號(hào)ATD，而是仍維持“L”電平。
因此，行控制電路13將行使能信號(hào)RE、讀出放大器使能信號(hào)SE、預(yù)充電使能信號(hào)PE、控制信號(hào)CC均固定為“L”電平。因此，列使能信號(hào)CE、鎖存控制信號(hào)LC也仍維持“L”電平。另一方面，由于更新控制信號(hào)REFB固定為“H”電平，而且地址變化檢測(cè)信號(hào)ATD被固定為“L”電平，所以多路轉(zhuǎn)換器5持續(xù)選擇內(nèi)部地址L_ADD端。
如上所述，更新操作被中斷，減少了消耗電流。由于此時(shí)模式設(shè)定信號(hào)MD3仍維持“L”電平，所以向升壓電壓15、基板電壓發(fā)生電路16、基準(zhǔn)電壓發(fā)生電路17(參照?qǐng)D20～圖22)持續(xù)供電。
等待模式3為了設(shè)定為等待模式3，可以向上述的0地址內(nèi)寫入數(shù)據(jù)0Fh。由此，等待模式控制電路201從寫入使能信號(hào)/WE的上升沿開(kāi)始將模式設(shè)定信號(hào)MD2以及模式設(shè)定信號(hào)MD3設(shè)定為“H”電平。因此，當(dāng)芯片選擇信號(hào)/CS變?yōu)椤癏”電平時(shí)，與等待模式2同樣，更新控制電路204停止對(duì)內(nèi)部的更新控制電路4供電。與此同時(shí)，升壓電壓215、基板電壓發(fā)生電路216、基準(zhǔn)電壓發(fā)生電路217分別停止對(duì)內(nèi)部的升壓電壓15、基板電壓發(fā)生電路16、基準(zhǔn)電壓發(fā)生電路17供電。由此，與等待模式2相同，更新操作被中斷，而且電源控制電路的電流也被截?cái)啵M(jìn)一步減少了消耗電流。
如上所述，在本實(shí)施方式中，不必從半導(dǎo)體存儲(chǔ)裝置外部提供諸如在第一實(shí)施方式中所說(shuō)明的下電控制信號(hào)PowerDown那樣的信號(hào)，因此可以減少管腳數(shù)量。
在以上的說(shuō)明中，根據(jù)第一實(shí)施方式對(duì)第四實(shí)施方式進(jìn)行了說(shuō)明，其對(duì)第二實(shí)施方式和第三實(shí)施方式也同樣適用。(第五實(shí)施方式)上述各實(shí)施方式都是根據(jù)從三種等待模式中選擇的一種等待模式，來(lái)控制半導(dǎo)體存儲(chǔ)裝置內(nèi)部的存儲(chǔ)單元陣列整體的更新操作。因此，即使在例如圖1所示的存儲(chǔ)單元陣列6被分為多個(gè)區(qū)(以下稱為存儲(chǔ)單元區(qū))的情況下，等待模式狀態(tài)下的自更新操作對(duì)所有存儲(chǔ)單元區(qū)以相同的等待模式進(jìn)行共同控制。
但是，根據(jù)使用半導(dǎo)體存儲(chǔ)裝置的用途，有時(shí)需要對(duì)某一存儲(chǔ)單元區(qū)(存儲(chǔ)空間)在等待模式狀態(tài)下保持?jǐn)?shù)據(jù)，有時(shí)不需要對(duì)存放臨時(shí)使用的數(shù)據(jù)的存儲(chǔ)單元區(qū)(作為上述緩沖器使用的存儲(chǔ)單元區(qū))在等待模式狀態(tài)下保持?jǐn)?shù)據(jù)。例如，考慮以移動(dòng)電話為代表的移動(dòng)終端系統(tǒng)的情況，它應(yīng)具有這樣的特性，即從互聯(lián)網(wǎng)上下載的主頁(yè)等信息只有在使用者瀏覽期間臨時(shí)保持。
即，由于對(duì)用于上述用途的存儲(chǔ)單元區(qū)在等待模式狀態(tài)下不必進(jìn)行自更新，所以可以降低等待電流。因此，如果能對(duì)每個(gè)存儲(chǔ)單元區(qū)指定是否進(jìn)行自更新、保持?jǐn)?shù)據(jù)，則可以根據(jù)使用者的需要和用途，來(lái)有效地控制等待電流，例如通過(guò)劃分與移動(dòng)終端系統(tǒng)匹配的存儲(chǔ)單元區(qū)，可以將等待電流降低到最低限度的消耗量。
在具有上述背景的本實(shí)施方式中，在存儲(chǔ)單元陣列由多個(gè)存儲(chǔ)單元區(qū)構(gòu)成的情況下，可以對(duì)各個(gè)存儲(chǔ)單元區(qū)分別設(shè)定等待模式。圖23是表示本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置主要部分的構(gòu)成的框圖，它是基于圖1的構(gòu)成實(shí)現(xiàn)本實(shí)施方式的圖。但是，從圖的安排上，圖23中僅表示了存儲(chǔ)單元區(qū)周圍的電路，省略了如圖1所示的地址緩沖器1、鎖存器2、ATD電路3、更新控制電路4、多路轉(zhuǎn)換器5、R/W控制電路11、鎖存控制電路12以及相關(guān)的各信號(hào)，這些都與圖1相同。
圖23例示了將如圖1所示的的存儲(chǔ)單元陣列6劃分為兩個(gè)存儲(chǔ)單元區(qū)61、62的情況，當(dāng)然存儲(chǔ)單元區(qū)的數(shù)量可以是任意的。在以下的說(shuō)明中，將存儲(chǔ)單元區(qū)以及與該存儲(chǔ)單元區(qū)對(duì)應(yīng)的為每個(gè)存儲(chǔ)單元區(qū)設(shè)置的外圍電路稱為存儲(chǔ)板。例如在如圖23所示的構(gòu)成例中，將存儲(chǔ)單元區(qū)61及其外圍電路行解碼器71、列解碼器81、讀出放大器·復(fù)位電路91、升壓電壓151、基板電壓發(fā)生電路161、基準(zhǔn)電壓發(fā)生電路171定義為一個(gè)存儲(chǔ)板。
正如后面所說(shuō)明的一樣，行控制電路313生成每個(gè)存儲(chǔ)單元區(qū)的控制信號(hào)。因此，可以在與存儲(chǔ)單元區(qū)61對(duì)應(yīng)的外圍電路中包含用于生成行使能信號(hào)RE1、讀出放大器使能信號(hào)SE1、預(yù)充電使能信號(hào)PE1的行控制電路313內(nèi)的電路部分。此外，在以下的說(shuō)明中，將在自更新操作中所必需的升壓電壓151、基板電壓發(fā)生電路161和基準(zhǔn)電壓發(fā)生電路171統(tǒng)稱為第一電源電路，將升壓電壓152、基板電壓發(fā)生電路162和基準(zhǔn)電壓發(fā)生電路172統(tǒng)稱為第二電源電路。
行解碼器71、列解碼器81、讀出放大器復(fù)位電路91、升壓電壓151、基板電壓發(fā)生電路161、基準(zhǔn)電壓發(fā)生電路171與存儲(chǔ)單元區(qū)61對(duì)應(yīng)，除了各標(biāo)號(hào)的下標(biāo)“1”，與圖1的構(gòu)成要素具有相同的構(gòu)成。例如，行解碼器71與圖1的行解碼器7相同。此外，將上述各構(gòu)成要素的下標(biāo)“1”替換為“2”的是與存儲(chǔ)單元區(qū)62對(duì)應(yīng)設(shè)置的構(gòu)成要素。
雖然I/O緩沖器10與圖1所示的相同，但在本實(shí)施方式中，讀出放大器·復(fù)位電路91、92通過(guò)總線WRB互相連接。雖然列控制電路14與圖1所示的相同，但在本實(shí)施方式中，列使能信號(hào)CE向列解碼器81和列解碼器82雙方提供。
下電控制電路301在等待狀態(tài)下生成控制信號(hào)PD1、PD2，分別提供到第一電源電路、第二電源電路，由此分別控制這些電源電路的斷電動(dòng)作。在本實(shí)施方式中，當(dāng)控制信號(hào)PD1、PD2為“H”電平時(shí)，各電源電路進(jìn)行電源供給，當(dāng)上述信號(hào)為“L”電平時(shí)，各電源電路切斷電源供給。在進(jìn)行非等待狀態(tài)下的通常動(dòng)作的情況下，下電控制電路301將控制信號(hào)PD1、PD2都設(shè)為“H”電平。
在本實(shí)施方式中，為了說(shuō)明簡(jiǎn)單，僅對(duì)設(shè)置了進(jìn)行存儲(chǔ)單元的自更新的等待模式(有更新)和不進(jìn)行存儲(chǔ)單元的自更新的等待模式(無(wú)更新)兩種模式的情況進(jìn)行說(shuō)明，但設(shè)置了上述三種等待模式的情況也相同。此外，在本實(shí)施方式中，假定等待狀態(tài)下的控制信號(hào)PD1、PD2的電位被固定。在第六實(shí)施方式中說(shuō)明了可以從外部對(duì)這些控制信號(hào)的電位進(jìn)行編程的構(gòu)成，在本實(shí)施方式中也可以對(duì)控制信號(hào)的電位進(jìn)行編程。
行控制電路313與圖1所示的行控制電路13的構(gòu)成大致相同。但是，由于在本實(shí)施方式中設(shè)有兩個(gè)存儲(chǔ)板，所以行控制電路313生成與各存儲(chǔ)板對(duì)應(yīng)的兩個(gè)系統(tǒng)的控制信號(hào)。即，行控制電路313分別向行解碼器71、72提供行使能信號(hào)RE1、RE2，向讀出放大器·復(fù)位電路91提供讀出放大器使能信號(hào)SE1和預(yù)充電使能信號(hào)PE1，向讀出放大器·復(fù)位電路92提供讀出放大器使能信號(hào)SE2和預(yù)充電使能信號(hào)PE2。此外，行控制電路313控制是否與控制信號(hào)PD1、PD2的電位連動(dòng)而生成上述兩個(gè)系統(tǒng)的控制信號(hào)。例如，當(dāng)下電控制電路301在等待狀態(tài)下向控制信號(hào)PD2輸出“L”電平時(shí)，行控制電路313在等待狀態(tài)下不生成提供給存儲(chǔ)單元區(qū)62的控制信號(hào)。
接下來(lái)，對(duì)上述構(gòu)成的半導(dǎo)體存儲(chǔ)裝置的等待動(dòng)作進(jìn)行說(shuō)明。首先，在處于等待狀態(tài)的時(shí)刻，以“有更新”模式使用兩個(gè)存儲(chǔ)單元區(qū)61、62時(shí)，下電控制電路301將控制信號(hào)PD1、PD2均設(shè)為“H”電平，與處于非等待狀態(tài)時(shí)一樣，向第一電源電路和第二電源電路雙方供電。與此連動(dòng)，行控制電路313順次生成行使能信號(hào)RE1和RE2、讀出放大器使能信號(hào)SE1和SE2、預(yù)充電使能信號(hào)PE1和PE2。因此，行解碼器71、72分別激活存儲(chǔ)單元區(qū)61、62上的字線，讀出放大器·復(fù)位電路91、92分別選擇讀出放大器，從而進(jìn)行自更新。
在“無(wú)更新”模式下使用兩個(gè)存儲(chǔ)單元區(qū)61、62時(shí)，下電控制電路301將等待狀態(tài)的控制信號(hào)PD1、PD2均設(shè)為“L”電平。因此，第一電源電路和第二電源電路停止電壓供給。此外，行控制電路313在等待狀態(tài)下不生成行使能信號(hào)RE1和RE2、讀出放大器使能信號(hào)SE1和SE2、預(yù)充電使能信號(hào)PE1和PE2。因此，在這種情況下不進(jìn)行自更新。
當(dāng)在“有更新”模式下使用存儲(chǔ)單元區(qū)61、在“無(wú)更新”模式下使用存儲(chǔ)單元區(qū)62時(shí)，下電控制電路301分別向等待狀態(tài)的控制信號(hào)PD1、PD2輸出“H”電平和“L”電平。此外，行控制電路313存等待狀態(tài)下生成行使能信號(hào)RE1、讀出放大器使能信號(hào)SE1、預(yù)充電使能信號(hào)PE1，但不生成行使能信號(hào)RE2、讀出放大器使能信號(hào)SE2、預(yù)充電使能信號(hào)PE2。因此，僅由第一電源電路供電，從而僅對(duì)存儲(chǔ)單元區(qū)61進(jìn)行自更新。
當(dāng)在“無(wú)更新”模式下使用存儲(chǔ)單元區(qū)61、在“有更新”模式下使用存儲(chǔ)單元區(qū)62時(shí)，正好與上述情況相反。即，下電控制電路301分別將等待狀態(tài)的控制信號(hào)PD1、PD2設(shè)為“L”電平和“H”電平。此外，行控制電路313僅生成行使能信號(hào)RE2、讀出放大器使能信號(hào)SE2、預(yù)充電使能信號(hào)PE2。因此，僅由第二電源電路供電，從而僅對(duì)存儲(chǔ)單元區(qū)62進(jìn)行自更新。
在本實(shí)施方式中，當(dāng)兩個(gè)存儲(chǔ)單元區(qū)均為“有更新”模式時(shí)，產(chǎn)生約100μA的等待電流。當(dāng)僅其中一個(gè)存儲(chǔ)單元區(qū)為“有更新”模式時(shí)，等待電流可以減少一半，約為50μA。另一方面，當(dāng)兩個(gè)存儲(chǔ)單元區(qū)均為“無(wú)更新”模式時(shí)，等待電流為零。
以上說(shuō)明是以第一實(shí)施方式為基礎(chǔ)對(duì)本發(fā)明進(jìn)行了說(shuō)明，但其對(duì)第二實(shí)施方式和第三實(shí)施方式也可以適用。此外，雖然圖23中描述的存儲(chǔ)單元區(qū)61、62具有相同的容量，但這些存儲(chǔ)單元區(qū)也可以具有不同的容量。此外，在以上的說(shuō)明中，對(duì)具有兩種等待模式的情況進(jìn)行了說(shuō)明，但象第一～第三實(shí)施方式一樣對(duì)具有三種等待模式的情況也同樣適用。(第六實(shí)施方式)圖24表示本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置主要部分的構(gòu)成的框圖，它是基于圖1的構(gòu)成來(lái)實(shí)現(xiàn)本實(shí)施方式的。本實(shí)施方式與第五實(shí)施方式相同，存儲(chǔ)單元陣列6被分為多個(gè)存儲(chǔ)單元區(qū)，對(duì)于每個(gè)存儲(chǔ)單元區(qū)(存儲(chǔ)板)可以分別設(shè)定等待模式。
但是，由于考慮到本實(shí)施方式中的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元區(qū)的數(shù)量很多，所以與圖23不同，將存儲(chǔ)單元區(qū)的數(shù)量一般化表示為n(n為2以上的自然數(shù))個(gè)。因此，如圖1所示的存儲(chǔ)單元陣列6在圖24中被分為存儲(chǔ)單元區(qū)61～6n。此外，在圖24中，與每個(gè)存儲(chǔ)單元區(qū)對(duì)應(yīng)，設(shè)有行解碼器71～7n、列解碼器81～8n、讀出放大器，復(fù)位電路91～9n。
電源電路350是存儲(chǔ)單元區(qū)61～6n公用的電源電路，它將如圖23所示的升壓電源15、基板電壓發(fā)生電路16、基準(zhǔn)電壓發(fā)生電路17集成在一起，向所有n個(gè)存儲(chǔ)單元區(qū)同時(shí)進(jìn)行電源供給，與圖1所示的構(gòu)成相比，強(qiáng)化了供給能力。由于本實(shí)施方式中存儲(chǔ)單元區(qū)共用一個(gè)電源電路，所以存儲(chǔ)板由例如存儲(chǔ)單元區(qū)61以及其外圍電路行解碼器71、列解碼器81、讀出放大器·復(fù)位電路91構(gòu)成。
下電控制電路351是與如圖23所示的下電控制電路301相同的電路，生成與n個(gè)存儲(chǔ)單元區(qū)對(duì)應(yīng)的控制信號(hào)PD1～PDn。另外，開(kāi)關(guān)元件3521～352n分別與控制信號(hào)PD1～PDn對(duì)應(yīng)，控制向與存儲(chǔ)單元區(qū)61～6n對(duì)應(yīng)的各存儲(chǔ)板供電。例如，開(kāi)關(guān)元件3521，當(dāng)控制信號(hào)PD1變?yōu)椤癏”電平時(shí)導(dǎo)通，從電源電路350向與存儲(chǔ)單元區(qū)61對(duì)應(yīng)的存儲(chǔ)板供電，當(dāng)控制信號(hào)PD1變?yōu)椤癓”電平時(shí)截止，停止向該存儲(chǔ)板供電。開(kāi)關(guān)元件3522～352n與開(kāi)關(guān)元件3521相同。
行控制電路353是與圖23所示的行控制電路313相同的電路，生成行使能信號(hào)RE1～REn、讀出放大器使能信號(hào)SE1～SEn，預(yù)充電使能信號(hào)PE1～PEn，并提供給與這些控制信號(hào)對(duì)應(yīng)的存儲(chǔ)板。另外，編程電路354根據(jù)使用者的需要和用途，可以任意編程來(lái)設(shè)定各個(gè)存儲(chǔ)單元區(qū)是“有更新”模式還是“無(wú)更新”模式。編程電路354將表示每個(gè)存儲(chǔ)單元區(qū)被編程之后是“有更新”還是“無(wú)更新”的數(shù)據(jù)發(fā)送到下電控制電路351和行控制電路353。
作為用于從半導(dǎo)體存儲(chǔ)裝置外部對(duì)編程電路354進(jìn)行編程的實(shí)現(xiàn)方法，可以考慮以下述的兩種方法為具體例子。
首先，作為第一種實(shí)現(xiàn)方法，可以考慮在編程電路354內(nèi)部設(shè)置與存儲(chǔ)板對(duì)應(yīng)的熔斷器。在這種情況下，根據(jù)是否切斷各個(gè)熔斷器，可以分別設(shè)定等待狀態(tài)的控制信號(hào)PD1～PDn的電位。
作為第二實(shí)現(xiàn)方法，可以考慮利用從外部提供的地址方法。即，由于存儲(chǔ)單元區(qū)61～6n被分別劃分了不同的存儲(chǔ)空間，所以在從外部提供地址Address(參照?qǐng)D1)時(shí)，與該地址對(duì)應(yīng)的存儲(chǔ)單元區(qū)是唯一的。例如，當(dāng)n＝4時(shí)，如果地址Address的高位2比特的值為”00”B～”11”B，則分別訪問(wèn)存儲(chǔ)單元區(qū)61～64。因此，可以通過(guò)控制Address來(lái)指定編程的存儲(chǔ)單元區(qū)。
為了實(shí)現(xiàn)上述方法，可以具有第四實(shí)施方式(參照?qǐng)D17和圖18)的構(gòu)成。首先，在每個(gè)存儲(chǔ)板的編程電路354內(nèi)設(shè)置用于保持從外部設(shè)定的等待模式的寄存器。此外，將地址Address、芯片選擇信號(hào)/CS、寫入使能信號(hào)/WE、總線WRB輸入編程電路354中。
在等待模式的設(shè)定中，在地址Address的高位2比特中指定待設(shè)定的存儲(chǔ)板，同時(shí)將其余的下位比特設(shè)定為特定值(例如在第四實(shí)施方式中下位比特均被設(shè)定為0B)。此外，將表示待設(shè)定的等待模式的數(shù)據(jù)發(fā)送到總線WRB上。在這種狀態(tài)下，當(dāng)寫入使能信號(hào)/WE下降時(shí)，編程電路354從總線WRB取出在地址Address的高位2比特中指定的為存儲(chǔ)板設(shè)定的等待模式的數(shù)據(jù)，來(lái)設(shè)置與該存儲(chǔ)板對(duì)應(yīng)的寄存器。
接下來(lái)，對(duì)上述構(gòu)成的半導(dǎo)體存儲(chǔ)裝置的等待動(dòng)作進(jìn)行說(shuō)明。首先，例如僅將存儲(chǔ)單元區(qū)61設(shè)定為“有更新”模式，其他的存儲(chǔ)單元區(qū)均設(shè)定為“無(wú)更新”模式。然后，使用上述兩種實(shí)現(xiàn)方法中的一種，對(duì)編程電路354進(jìn)行上述設(shè)定的編程。由此，每個(gè)存儲(chǔ)板的等待模式的設(shè)定被通知給了下電控制電路351和行控制電路353。
如上所述，在進(jìn)行通常動(dòng)作期間，控制信號(hào)PD1～PDn均為“H”電平。與此相對(duì)，當(dāng)處于等待狀態(tài)時(shí)，下電控制電路351在控制信號(hào)PD1仍維持“H”電平的同時(shí)，將其他控制信號(hào)PD2～PDn全部設(shè)為“L”電平。由此，與開(kāi)關(guān)元件3521維持接通的狀態(tài)相對(duì)，開(kāi)關(guān)元件3522～352n全部截止。因此，從電源電路350對(duì)與存儲(chǔ)單元區(qū)61對(duì)應(yīng)的存儲(chǔ)板持續(xù)地供電，而對(duì)存儲(chǔ)單元區(qū)62～6n對(duì)應(yīng)的存儲(chǔ)板停止電源供給。
另一方面，由于行控制電路353生成行使能信號(hào)RE1、讀出放大器使能信號(hào)SE1、預(yù)充電使能信號(hào)PE1，所以對(duì)被持續(xù)地供電的存儲(chǔ)單元區(qū)61進(jìn)行自更新。此外，對(duì)與被停止了電源供給的存儲(chǔ)單元區(qū)62～6n對(duì)應(yīng)的存儲(chǔ)板，行控制電路353不生成行使能信號(hào)、讀出放大器使能信號(hào)、預(yù)充電使能信號(hào)。這樣，由于控制了僅對(duì)處于等待狀態(tài)的存儲(chǔ)單元區(qū)61進(jìn)行自更新，所以可以將等待電流降低至1/n。
如上所述，根據(jù)本實(shí)施方式，不但可以得到與第五實(shí)施方式相同的優(yōu)點(diǎn)，而且可以根據(jù)使用者的需要和用途，從外部任意設(shè)定等待模式。除此之外，由于在本實(shí)施方式中存儲(chǔ)板共用一個(gè)電源電路350，所以即使存儲(chǔ)板的數(shù)量增加，電源電路也不會(huì)增大，與第五實(shí)施方式相比，可以減小電路規(guī)模。
以上的說(shuō)明是以第一實(shí)施方式的構(gòu)成為基礎(chǔ)來(lái)說(shuō)明本實(shí)施方式的，但其也適用于第二實(shí)施方式～第四實(shí)施方式。此外，雖然在圖24中描述的存儲(chǔ)單元區(qū)62～6n具有相同容量，但這些存儲(chǔ)單元區(qū)的容量也可以不同。此外，在以上的說(shuō)明中，對(duì)具有兩種等待模式的情況進(jìn)行了說(shuō)明，但其對(duì)如第一～第三實(shí)施方式的具有三種等待模式的情況也適用。
以上述的各實(shí)施方式(實(shí)施方式1～6)所說(shuō)明的等待模式的控制也適用于歷來(lái)的準(zhǔn)SRAM和通常的DRAM等現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置，也不限于各實(shí)施方式中采用的通常SRAM技術(shù)條件的準(zhǔn)SRAM。(第七實(shí)施方式)在上述第一實(shí)施方式～第六實(shí)施方式中，在半導(dǎo)體存儲(chǔ)裝置的內(nèi)部控制存儲(chǔ)單元陣列6、存儲(chǔ)單元區(qū)61、62、6n等的所有動(dòng)作。另一方面，本實(shí)施方式具有這樣的構(gòu)成，即不但可以與上述各實(shí)施方式相同，在半導(dǎo)體存儲(chǔ)裝置內(nèi)部控制更新操作，而且可以從半導(dǎo)體存儲(chǔ)裝置外部控制更新操作。采用這樣的構(gòu)成，通過(guò)出廠前的測(cè)試就可以挑出在更新操作時(shí)發(fā)生錯(cuò)誤的芯片。
首先，對(duì)這些錯(cuò)誤的具體內(nèi)容以及發(fā)生錯(cuò)誤的原因進(jìn)行說(shuō)明。在上述各實(shí)施方式例如第一實(shí)施方式中，根據(jù)更新控制電路4(參照?qǐng)D1)生成的更新控制信號(hào)REFA、REFB來(lái)控制更新的開(kāi)始時(shí)刻。例如在圖7所述的時(shí)序圖中，從更新控制信號(hào)REFA變?yōu)椤癏”電平(時(shí)刻t53)開(kāi)始，到經(jīng)過(guò)規(guī)定時(shí)間的時(shí)刻(時(shí)刻54)，更新控制信號(hào)REFB生成負(fù)的單觸發(fā)脈沖，從而啟動(dòng)自更新。如上所述，這些更新控制信號(hào)是根據(jù)更新控制電路4內(nèi)的更新定時(shí)器的輸出信號(hào)而生成的。
更新定時(shí)器為了生成上述輸出信號(hào)，一般是將設(shè)置在半導(dǎo)體存儲(chǔ)裝置內(nèi)部的環(huán)形振蕩器(省略圖示)的輸出分頻而得到。因此，在具有上述構(gòu)成的情況下，更新控制信號(hào)的時(shí)序依賴于環(huán)形振蕩器的周期。但是，環(huán)形振蕩器的周期是隨電源電壓、外部的溫度、制造工藝等因素而變化的，特別是外部的溫度隨著半導(dǎo)體存儲(chǔ)裝置所處的環(huán)境時(shí)刻在變化。因此，事實(shí)上無(wú)法事先預(yù)測(cè)何時(shí)響應(yīng)于更新控制信號(hào)開(kāi)始進(jìn)行自更新。換言之，從半導(dǎo)體存儲(chǔ)裝置外部看，半導(dǎo)體存儲(chǔ)裝置內(nèi)部的自更新是非同步開(kāi)始的。
另一方面，上述地址Address變化(包含芯片選擇信號(hào)/CS有效化，以下同)的時(shí)序從半導(dǎo)體存儲(chǔ)裝置看是非同步的，其時(shí)序無(wú)法預(yù)知。這樣，由于雙方的時(shí)序彼此不同步，所以僅對(duì)半導(dǎo)體存儲(chǔ)裝置進(jìn)行普通測(cè)試很難發(fā)現(xiàn)僅當(dāng)自更新的開(kāi)始時(shí)刻和地址Address的變化時(shí)刻有特定的時(shí)間關(guān)系時(shí)發(fā)生的錯(cuò)誤。
作為上述依存于時(shí)序的錯(cuò)誤，可以認(rèn)為有以下幾種。如上所述，由于地址Address變化，所以在地址變化檢測(cè)信號(hào)ATD中生成單觸發(fā)脈沖，但在半導(dǎo)體存儲(chǔ)裝置內(nèi)部生成單觸發(fā)脈沖等有時(shí)變成噪聲源。即，在自更新的開(kāi)始時(shí)刻和地址Address的變化時(shí)刻重疊的情況下，由于生成單觸發(fā)脈沖，可能使電源電壓過(guò)渡性地下降。如果這樣，由于自更新的開(kāi)始而由更新控制信號(hào)REFB生成的行使能信號(hào)RE的脈沖(例如參照?qǐng)D7的時(shí)刻t55)會(huì)在中途突然下降(即發(fā)生故障)。
如果行使能信號(hào)RE的電位下降，則字線就不會(huì)被激活，從而無(wú)法保證足夠的更新時(shí)間，更新操作半途而廢。上述更新時(shí)間不足引起下述以錯(cuò)誤的數(shù)據(jù)更新存儲(chǔ)單元的錯(cuò)誤。即，為了對(duì)DRAM存儲(chǔ)單元進(jìn)行更新(讀出也一樣)，將構(gòu)成例如圖25所示的位線對(duì)的相補(bǔ)的位線(圖中的標(biāo)號(hào)BL和標(biāo)號(hào)/BL)的電位均預(yù)充電至1/2Vcc。然后激活字線，將與該字線連接的存儲(chǔ)單元保持的電荷讀出到位線BL上。
根據(jù)上述動(dòng)作，從圖中的時(shí)刻t220開(kāi)始在位線BL、/BL之間產(chǎn)生微小的電位差，該微小的電位差通過(guò)讀出放大器可以被放大到與“0”/“1”的邏輯電位相當(dāng)?shù)碾娢徊?例如接地電位/電源電位Vcc)。該被放大的電位差作為對(duì)存儲(chǔ)單元進(jìn)行再寫入(更新)的電位差使用。因此，如果更新的時(shí)間不足，則會(huì)以未將微小電位差放大到足夠的電位差(例如在時(shí)刻t220～t222之間的電位差)，來(lái)對(duì)存儲(chǔ)單元進(jìn)行再寫入。因此，盡管存儲(chǔ)單元的數(shù)據(jù)本來(lái)應(yīng)該為“1”，但可能會(huì)再寫入數(shù)據(jù)“0”。
除了以上所述錯(cuò)誤之外，由單觸發(fā)脈沖的生成而產(chǎn)生的噪聲也可能會(huì)引起以下錯(cuò)誤。即，從字線被激活開(kāi)始到讀出放大器開(kāi)始動(dòng)作為止需要規(guī)定的時(shí)間(例如圖25所示的t220～t221期間)。在該規(guī)定時(shí)間內(nèi)，如果由于單觸發(fā)脈沖而引起的噪聲發(fā)送到位線對(duì)上，則微小電位差會(huì)由于噪聲的影響而變化，可能會(huì)使位線BL、/BL之間的電位的大小關(guān)系反轉(zhuǎn)。如果這樣，則即使讀出放大器進(jìn)行放大動(dòng)作，也不會(huì)以存儲(chǔ)在存儲(chǔ)單元內(nèi)的正確數(shù)據(jù)更新該存儲(chǔ)單元。
具有上述錯(cuò)誤的芯片不能就這樣出廠，必須對(duì)上述芯片進(jìn)行篩選，以保證不論自更新的開(kāi)始時(shí)刻和地址變化的時(shí)刻有什么樣的時(shí)間關(guān)系，都不會(huì)發(fā)生錯(cuò)誤。其根本的解決辦法是消除噪聲源，為此，強(qiáng)化電源或?qū)㈦娫聪到y(tǒng)分割為多個(gè)是有效的辦法。但是，即使采用上述辦法，也不能完全地消除噪聲，所以是否真的能消除錯(cuò)誤還需要再進(jìn)行檢驗(yàn)。
在本實(shí)施方式中，根據(jù)來(lái)自半導(dǎo)體存儲(chǔ)裝置外部(具體實(shí)例為檢測(cè)裝置)的指令，改變自更新的開(kāi)始時(shí)刻和地址Address的變化時(shí)刻之間的時(shí)間關(guān)系，來(lái)測(cè)試是否發(fā)生上述錯(cuò)誤。即，雖然在普通DRAM中也執(zhí)行自更新，但普通DRAM中沒(méi)有采用根據(jù)地址變化而生成單觸發(fā)脈沖信號(hào)的構(gòu)成，所以不會(huì)發(fā)生上述錯(cuò)誤。這意味著檢驗(yàn)錯(cuò)誤的課題是采用DRAM存儲(chǔ)單元的SRAM技術(shù)條件的本發(fā)明的半導(dǎo)體存儲(chǔ)裝置所獨(dú)有的。
以下以適用于第一實(shí)施方式的構(gòu)成的本發(fā)明的技術(shù)思想為例，來(lái)說(shuō)明其具體構(gòu)成。圖26是表示本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的框圖，對(duì)于與圖1相同的信號(hào)名稱和構(gòu)成要素標(biāo)以相同的標(biāo)號(hào)。以下對(duì)與圖1的不同點(diǎn)進(jìn)行說(shuō)明，本實(shí)施方式相對(duì)于圖1的構(gòu)成，增加了多路轉(zhuǎn)換器261、或非門262和反相器263，同時(shí)增加了從測(cè)試裝置提供的測(cè)試模式信號(hào)MODE和更新控制信號(hào)EXREFB作為輸入信號(hào)。此外，更新控制電路304還向如圖1所示的更新控制電路4提供測(cè)試模式信號(hào)MODE和更新控制信號(hào)EXREFB，根據(jù)這些信號(hào)進(jìn)行功能追加(后面詳述)。
測(cè)試模式信號(hào)MODE是用于將半導(dǎo)體存儲(chǔ)裝置從通常的動(dòng)作模式轉(zhuǎn)換為測(cè)試模式的測(cè)試模式進(jìn)入信號(hào)，更新控制信號(hào)EXREFB是用于從半導(dǎo)體存儲(chǔ)裝置外部啟動(dòng)更新的信號(hào)。此外，在圖1中向多路轉(zhuǎn)換器5和行控制電路13提供更新控制信號(hào)REFA、REFB，而本實(shí)施方式是向多路轉(zhuǎn)換器5和行控制電路13提供更新控制信號(hào)REFA′、REFB′，來(lái)代替上述信號(hào)。
當(dāng)測(cè)試模式信號(hào)MODE為“H”電平時(shí)，多路轉(zhuǎn)換器261選擇更新控制信號(hào)EXREFB，將其作為更新控制信號(hào)REFB′輸出。當(dāng)測(cè)試模式信號(hào)MODE為“H”電平時(shí)，與實(shí)施方式1相同，選擇更新控制信號(hào)，以其作為更新控制信號(hào)REFB′輸出。由或非門262和反相器263構(gòu)成的電路若測(cè)試模式信號(hào)MODE為L(zhǎng)電平，強(qiáng)制地將更新控制信號(hào)REFA′設(shè)為“L”電平，而與更新控制信號(hào)REFA的電位無(wú)關(guān)。另一方面，當(dāng)測(cè)試模式信號(hào)MODE為“L”電平時(shí)，與第一實(shí)施方式相同，將更新控制信號(hào)REFA作為更新控制信號(hào)REFA′而輸出。當(dāng)測(cè)試模式信號(hào)MODE變?yōu)椤癏”電平時(shí)，更新控制電路304由于更新控制信號(hào)EXREFB的上升沿，使內(nèi)部的地址計(jì)數(shù)器遞增1，來(lái)對(duì)更新地址R_ADD進(jìn)行更新。
這樣，通過(guò)將測(cè)試模式信號(hào)MODE設(shè)為“H”電平，轉(zhuǎn)換為測(cè)試模式，在半導(dǎo)體存儲(chǔ)裝置內(nèi)部生成的更新請(qǐng)求(以地址變化檢測(cè)信號(hào)ATD為觸發(fā)的更新以及通過(guò)更新定時(shí)器控制的自更新)無(wú)效，而來(lái)自外部的更新控制有效。在這種狀態(tài)下，從外部向更新控制信號(hào)EXREFB提供負(fù)的單觸發(fā)脈沖，由此與向更新控制信號(hào)REFB中提供負(fù)的單觸發(fā)脈沖時(shí)同樣地啟動(dòng)更新，同時(shí)進(jìn)行更新地址R_ADD的更新。另一方面，如果將測(cè)試模式信號(hào)MODE設(shè)定為“L”電平，則與第一實(shí)施方式中的情況相同，根據(jù)在半導(dǎo)體存儲(chǔ)裝置內(nèi)部生成的更新請(qǐng)求來(lái)進(jìn)行更新。
測(cè)試模式信號(hào)MODE和更新控制信號(hào)EXREFB都是僅用于出廠前的測(cè)試的信號(hào)，出廠后測(cè)試模式信號(hào)MODE被固定為“L”電平使用。此外，對(duì)于更新控制信號(hào)EXREFB，當(dāng)測(cè)試模式信號(hào)MODE為“L”電平時(shí)，其對(duì)半導(dǎo)體存儲(chǔ)裝置的動(dòng)作毫無(wú)影響，可以將其固定為“H”電平或是“L”電平使用。如下所述，只要更新控制信號(hào)EXREFB的管腳與輸出使能信號(hào)OE管腳等現(xiàn)有的管腳能夠兼容，就沒(méi)有其它的限制。
作為用于輸入測(cè)試模式信號(hào)MODE、更新控制信號(hào)EXREFB的管腳，可以分配未使用的管腳(NCNo Conection無(wú)連接)。由于在大容量的SRAM中大多有未使用的管腳，所以僅為了來(lái)自外部的更新控制，幾乎沒(méi)有必要再增加管腳數(shù)。此外，對(duì)于更新控制信號(hào)EXREFB，可以與在現(xiàn)有的信號(hào)中更新時(shí)未使用的信號(hào)兼容。作為這樣的信號(hào)的候選，可以考慮上述輸出使能信號(hào)OE、用于選擇在與外部之間輸入輸出的字節(jié)的選擇信號(hào)UB(Upper Byte)、LB(Lower Byte)(均未圖示)等。雖然在圖26中向多路轉(zhuǎn)換器261等直接輸入更新控制信號(hào)REFA、REFB，也可以通過(guò)緩沖器而輸入。
接下來(lái)，對(duì)上述構(gòu)成的半導(dǎo)體存儲(chǔ)裝置的動(dòng)作進(jìn)行說(shuō)明。由于將測(cè)試模式信號(hào)MODE設(shè)定為“L”電平時(shí)的動(dòng)作與第一實(shí)施方式完全相同，所以不再重復(fù)。因此，這里僅對(duì)將測(cè)試模式信號(hào)MODE設(shè)定為“H”電平時(shí)的測(cè)試模式的動(dòng)作進(jìn)行詳細(xì)說(shuō)明。圖27是表示從測(cè)試裝置提供給半導(dǎo)體存儲(chǔ)裝置的信號(hào)的時(shí)序和更新地址R_ADD的時(shí)序圖。此外，圖28是表示在測(cè)試裝置內(nèi)進(jìn)行的半導(dǎo)體存儲(chǔ)裝置的測(cè)試順序的流程圖。
首先，如果芯片原來(lái)就固定不良，或者有保持特性不良的存儲(chǔ)單元，則執(zhí)行更新操作測(cè)試就毫無(wú)意義，所以事前應(yīng)進(jìn)行保持試驗(yàn)(圖28的步驟S1)。保持試驗(yàn)可以按照與對(duì)普通DRAM進(jìn)行的試驗(yàn)相同的測(cè)試順序進(jìn)行。即，對(duì)存儲(chǔ)單元陣列6進(jìn)行寫入操作，當(dāng)禁止更新的狀態(tài)持續(xù)規(guī)定時(shí)間后，進(jìn)行讀出操作，調(diào)整該規(guī)定時(shí)間(即更新周期)，以使讀出數(shù)據(jù)與寫入數(shù)據(jù)一致，由此確定與保持時(shí)間最短的存儲(chǔ)單元匹配的更新周期的值。此時(shí)，在本實(shí)施方式中通過(guò)將測(cè)試模式信號(hào)MODE和更新控制信號(hào)EXREFB均設(shè)定為“H”電平，在內(nèi)部生成的更新請(qǐng)求和來(lái)自外部的更新請(qǐng)求雙方的更新操作都不進(jìn)行，所以可以很容易地實(shí)現(xiàn)禁止更新的狀態(tài)。
為了在以后的步驟(具體的說(shuō)是步驟S13)中檢驗(yàn)更新操作是否正確地執(zhí)行，測(cè)試裝置預(yù)先將測(cè)試模型寫入存儲(chǔ)單元陣列6(步驟S2)。為了測(cè)試更新操作的正常性，這里使用所有比特均為“1”(即與各存儲(chǔ)單元保持高電位的狀態(tài)相應(yīng)地?cái)?shù)據(jù))的測(cè)試模型。
然后，測(cè)試裝置將測(cè)試模式信號(hào)MODE轉(zhuǎn)換為“H”電平，使半導(dǎo)體存儲(chǔ)裝置轉(zhuǎn)換為測(cè)試模式(步驟S3，圖27的時(shí)刻t23)。當(dāng)測(cè)試模式信號(hào)MODE變?yōu)椤癏”電平時(shí)，如果更新控制信號(hào)EXREFB為“L”電平，就會(huì)立刻進(jìn)行更新，所以在測(cè)試裝置在將測(cè)試模式信號(hào)MODE設(shè)為“H”電平的同時(shí)，將更新控制信號(hào)EXREFB轉(zhuǎn)換為“H”電平。也可以在將測(cè)試模式信號(hào)MODE設(shè)為“H”電平之前將更新控制信號(hào)EXREFB設(shè)為“H”電平。
通過(guò)這樣的設(shè)定，由于在半導(dǎo)體存儲(chǔ)裝置內(nèi)部更新控制信號(hào)REFA為“L”電平，所以即使在地址變化檢測(cè)信號(hào)ATD中產(chǎn)生了單觸發(fā)脈沖，在半導(dǎo)體存儲(chǔ)裝置內(nèi)部也不會(huì)啟動(dòng)更新。此外，由于多路轉(zhuǎn)換器261選擇更新控制信號(hào)EXREFB，所以無(wú)論更新控制電路304內(nèi)的更新定時(shí)器為何種狀態(tài)，都不會(huì)對(duì)動(dòng)作產(chǎn)生影響。這樣，只有當(dāng)向更新控制信號(hào)EXREFB提供負(fù)的單觸發(fā)脈沖時(shí)，才會(huì)變成為更新?tīng)顟B(tài)。在測(cè)試裝置進(jìn)行測(cè)試期間以及其后，測(cè)試模式信號(hào)MODE始終維持為“H”電平。
然后，測(cè)試裝置將時(shí)間T的值初始化為-10ns。這里所謂的時(shí)間T是將更新控制信號(hào)EXREFB下降的時(shí)刻為基準(zhǔn)時(shí)，規(guī)定使地址Address在哪一時(shí)刻變化的時(shí)間。如果該時(shí)間T為負(fù)值，則意味著在更新控制信號(hào)EXREFB下降提前時(shí)間“-T”的時(shí)刻使地址Address發(fā)生變化。另一方面，如果時(shí)間T為正值，則意味著從更新控制信號(hào)EXREFB下降開(kāi)始經(jīng)過(guò)時(shí)間T之后使地址Address發(fā)生變化。在本實(shí)施方式中，使時(shí)間T在-10ns～+10ns范圍內(nèi)以1ns為單位(變量)變化，由此來(lái)測(cè)試是否會(huì)發(fā)生由于地址Address的變化時(shí)刻和更新開(kāi)始的時(shí)刻之間的時(shí)間關(guān)系而產(chǎn)生的錯(cuò)誤。
然后，測(cè)試裝置將更新次數(shù)R的值初始化為“0”(步驟S5)。如后所述，在本實(shí)施方式中，對(duì)于某一時(shí)間T的值進(jìn)行規(guī)定次數(shù)的更新(通常為與字線的條數(shù)相當(dāng)?shù)拇螖?shù)的更新)，對(duì)存儲(chǔ)單元陣列6全體進(jìn)行更新。即，該更新次數(shù)R相當(dāng)于用于存儲(chǔ)對(duì)各個(gè)時(shí)間T的值執(zhí)行的更新的次數(shù)的計(jì)數(shù)器。在本實(shí)施方式中，字線條數(shù)的一個(gè)例子是512條。
當(dāng)?shù)竭_(dá)時(shí)刻t231時(shí)，測(cè)試裝置改變地址Address的值，使地址變化檢測(cè)信號(hào)ATD生成正的單觸發(fā)脈沖(步驟S6)。其中，變化前后的地址Address可以為任意值，或者可以使地址Address的任意位變化。但是，由于使地址Address變化的目的是生成噪聲，所以作為地址Address的變化模式，優(yōu)選是易于載有噪聲且放大噪聲的模式。因此，作為地址Address的變化模式，優(yōu)選使地址Address的所有位同時(shí)反轉(zhuǎn)的模式。
然后，在步驟S4測(cè)試裝置對(duì)存儲(chǔ)裝置內(nèi)部的定時(shí)器(未圖示)設(shè)定初始化的時(shí)間T(當(dāng)時(shí)間T為負(fù)值時(shí)，取時(shí)間T的絕對(duì)值)(步驟S7)。然后，測(cè)試裝置在經(jīng)過(guò)該時(shí)間(此時(shí)為10ns)之前(步驟S8為否的情況)什么都不做而待機(jī)。當(dāng)從開(kāi)始時(shí)刻t231開(kāi)始經(jīng)過(guò)10ns而到達(dá)時(shí)刻t232時(shí)(步驟S8為是的情況)，測(cè)試裝置將更新控制信號(hào)EXREFB轉(zhuǎn)換為“L”電平，開(kāi)始更新操作(步驟S9)。此時(shí)，更新控制電路304內(nèi)的地址計(jì)數(shù)器輸出R1(R1＝0～511〔10進(jìn)制數(shù)))作為更新地址R_ADD的值。
此后，當(dāng)從時(shí)刻t232開(kāi)始經(jīng)過(guò)規(guī)定時(shí)間到達(dá)時(shí)刻t233時(shí)，測(cè)試裝置將更新控制信號(hào)EXREFB恢復(fù)為“H”電平，從而結(jié)束更新操作(步驟S10)。該規(guī)定時(shí)間可以為與例如圖7中所示的使更新控制信號(hào)REFB為“L”電平的時(shí)刻t54～t56相同的時(shí)間。當(dāng)?shù)竭_(dá)時(shí)刻t234時(shí)，在半導(dǎo)體存儲(chǔ)裝置內(nèi)部，由于更新控制信號(hào)EXREFB上升沿，更新控制電路304將更新地址R_ADD的值更新為R1+1，為下一次更新作好準(zhǔn)備。
因此，上述時(shí)刻t230～t234的詳細(xì)動(dòng)作與例如圖7的時(shí)刻t53～t57的動(dòng)作基本相同。但是，在本實(shí)施方式中，不是象第一實(shí)施方式那樣在地址變化檢測(cè)信號(hào)ATD下降沿等時(shí)刻更新更新地址R_ADD，而是當(dāng)測(cè)試模式信號(hào)MODE變?yōu)椤癏”電平時(shí)，通過(guò)更新控制信號(hào)EXREFB上升而對(duì)更新地址R_ADD進(jìn)行更新。
另一方面，由于與更新地址R_ADD的更新對(duì)應(yīng)，使更新次數(shù)R的值加1(步驟S11)，所以測(cè)試裝置判斷是否進(jìn)行了與字線的條數(shù)相等更新。由于此時(shí)還沒(méi)有進(jìn)行一次更新(步驟S12為否的情況)，所以測(cè)試裝置把處理返回步驟S6，不改變時(shí)間T的值，進(jìn)行與上述相同的處理。即，在時(shí)刻t235改變地址Address，在經(jīng)過(guò)10ns的時(shí)刻t236，使更新控制信號(hào)EXREFB變換為“L”電平，對(duì)地址R1+1開(kāi)始更新操作。經(jīng)過(guò)規(guī)定時(shí)間之后，使更新控制信號(hào)EXREFB恢復(fù)“H”電平，然后將更新地址R_ADD更新為下一個(gè)地址。
此后，第512條字線(在圖27中更新地址R_ADD為R1-1)的更新在時(shí)刻t241結(jié)束(步驟S12為是的情況)之前，重復(fù)同樣的動(dòng)作。即，從圖27的圖示可見(jiàn)，地址R1前后的更新地址被簡(jiǎn)單地記為R1-1、R1+1。但是正確地說(shuō)，如果地址R1的值為0，則地址R1-1的值為511(10進(jìn)制數(shù))，此外如果地址R1的值為511(10進(jìn)制數(shù))，則地址R1+1的值為0。
當(dāng)存儲(chǔ)單元陣列6全體的更新結(jié)束之后，測(cè)試裝置檢驗(yàn)是否因以地址變化為起因的噪聲，產(chǎn)生了更新操作的錯(cuò)誤。因此，測(cè)試裝置一邊從存儲(chǔ)單元陣列6順次讀出數(shù)據(jù)，一邊與在前面的步驟S2中寫入的數(shù)據(jù)碼型逐一地進(jìn)行比較(步驟S13)。其結(jié)果是，如果有存儲(chǔ)單元的數(shù)據(jù)不一致(步驟S14為否定的情況)，則進(jìn)行上述測(cè)試的芯片就是發(fā)生了上述錯(cuò)誤的不良品，將該芯片歸類為廢棄處理的芯片(步驟S15)。
從圖示可見(jiàn)，在圖28的步驟S13中對(duì)所有存儲(chǔ)單元的比較結(jié)束之后，在步驟14中可以獲得判斷檢查結(jié)果。但是，如果考慮測(cè)試時(shí)間，則只要檢測(cè)出一個(gè)比較結(jié)果不一致的存儲(chǔ)單元，就不必對(duì)剩余的存儲(chǔ)單元進(jìn)行比較，而將該芯片判斷為廢棄處理(步驟S15)，當(dāng)然沒(méi)問(wèn)題。
另一方面，如果在步驟S13中比較結(jié)果是所有的數(shù)據(jù)都一致(步驟S14為OK的情況)，則對(duì)時(shí)間T為-10ns而言，沒(méi)有發(fā)生錯(cuò)誤，所以測(cè)試裝置將時(shí)間T遞增例如1ns(步驟S16)，然后判斷該時(shí)間T是否到達(dá)了規(guī)定值。由于在本實(shí)施方式中在+10ns之前進(jìn)行測(cè)試，所以該規(guī)定值為+11ns。
由于此時(shí)時(shí)間T為-9ns(步驟S17為否的情況)，所以測(cè)試裝置把處理返回步驟S5，反復(fù)進(jìn)行與上述相同的處理(時(shí)刻t243～t250)。此時(shí)的動(dòng)作與上述動(dòng)作的不同點(diǎn)在于，從使地址Address變化開(kāi)始到更新控制信號(hào)EXREFB下降為止之間的時(shí)間為9ns(例如對(duì)最初的字線的測(cè)試中的時(shí)刻t243～t244)。
測(cè)試裝置就這樣一邊使時(shí)間T以1ns為增量遞增，一邊對(duì)時(shí)間T的各個(gè)值進(jìn)行測(cè)試。這樣，如果由于地址Address的變化而引起的噪聲的影響產(chǎn)生更新錯(cuò)誤，則該錯(cuò)誤可以通過(guò)存儲(chǔ)單元陣列檢查(步驟S13)而檢測(cè)出來(lái)。另一方面，如果沒(méi)有檢測(cè)出任何錯(cuò)誤，在-10ns～+10ns的范圍內(nèi)，對(duì)于所有的時(shí)間T步驟S14的檢查結(jié)果均為OK，則最終步驟S17的判斷結(jié)果為是，從而可以判斷作為測(cè)試對(duì)象的半導(dǎo)體存儲(chǔ)裝置不受地址Address變化所引起的噪聲的影響，是正常的芯片(優(yōu)良品)。
在上述動(dòng)作中，當(dāng)時(shí)間T的值為0時(shí)，測(cè)試裝置在使地址Address變化的同時(shí)，使更新控制信號(hào)EXREFB下降。即，此時(shí)測(cè)試裝置省略圖28的步驟S7～S8的處理，同時(shí)進(jìn)行步驟S6和步驟S9的處理。另一方面，當(dāng)時(shí)間T為正值時(shí)，測(cè)試裝置首先使更新控制信號(hào)EXREFB下降，在經(jīng)過(guò)了時(shí)間T的時(shí)刻，使地址Address變化。即，在這種情況下交替進(jìn)行圖28中的步驟S6的處理和步驟S9的處理。
如上所述，在本實(shí)施方式中，作為可以從半導(dǎo)體存儲(chǔ)裝置外部控制更新控制信號(hào)REFA′和REFB′的定時(shí)的構(gòu)成，使更新的開(kāi)始時(shí)刻和由于地址變化而引起的通常的讀出/寫入操作的時(shí)刻之間的時(shí)間關(guān)系可變。因此，在作為兩者的時(shí)間關(guān)系而取得的整個(gè)時(shí)間范圍內(nèi)，可以在出廠前檢測(cè)出由于地址變化而引起的噪聲影響產(chǎn)生的錯(cuò)誤。
在上述說(shuō)明中，在-10ns～+10ns范圍內(nèi)以1ns為單位使時(shí)間T變化，但這只是一個(gè)例子，使時(shí)間T可變的時(shí)間范圍和單位(變量)時(shí)間值可以根據(jù)各個(gè)半導(dǎo)體存儲(chǔ)裝置適當(dāng)確定。
此外，在上述說(shuō)明中，是以第一實(shí)施方式為基礎(chǔ)對(duì)本發(fā)明進(jìn)行說(shuō)明的，但適用第二實(shí)施方式～第六實(shí)施方式的情況也完全相同。即，在這些實(shí)施方式中，更新控制電路304(更新控制電路204)、多路轉(zhuǎn)換器5、行控制電路13(行控制電路313、行控制電路353)之間的連接關(guān)系與第一實(shí)施方式完全相同。因此，可以按照對(duì)圖1的構(gòu)成進(jìn)行的變形完全相同的方式對(duì)圖12、圖14、圖17、圖23和圖24的構(gòu)成進(jìn)行變化。
上述各實(shí)施方式是從例如在地址變化檢測(cè)信號(hào)ATD中生成的單觸發(fā)脈沖的上升沿開(kāi)始進(jìn)行更新的，但也可以使單觸發(fā)脈沖的邏輯反轉(zhuǎn)，從其下降沿開(kāi)始進(jìn)行更新，這對(duì)地址變化檢測(cè)信號(hào)ATD以外的各信號(hào)也完全相同。
此外，在上述各實(shí)施方式中，存儲(chǔ)單元陣列6等的各存儲(chǔ)單元是由一個(gè)晶體管和一個(gè)電容器構(gòu)成的，但存儲(chǔ)單元的構(gòu)成不限于這種方式。如果從芯片尺寸等方面考慮，這樣的存儲(chǔ)單元確實(shí)是最理想的，但本發(fā)明的存儲(chǔ)單元不排除使用一個(gè)晶體管和一個(gè)電容器以外的存儲(chǔ)單元。即，只要是比普通SRAM的存儲(chǔ)單元的構(gòu)成小的DRAM存儲(chǔ)單元，即使不是一個(gè)晶體管和一個(gè)電容器的構(gòu)成，也可以獲得與通常的SRAM相比減小芯片尺寸的效果。
此外，上述各實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置可以是將例如圖1所示的電路全體安裝在單一的芯片上的方式，但也可以是將電路全體分割為幾個(gè)功能塊，各功能塊分別安裝在不同的芯片上的方式。作為后者的例子，可以考慮將生成各種控制信號(hào)和地址信號(hào)的控制部分和存儲(chǔ)單元部分分別安裝在不同芯片(控制芯片和存儲(chǔ)芯片)上的混合IC(集成電路)。即，將各種控制信號(hào)從設(shè)置在存儲(chǔ)芯片外部的控制芯片提供到存儲(chǔ)芯片的構(gòu)成也屬于本發(fā)明的范疇。
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，該半導(dǎo)體存儲(chǔ)裝置雖然按普通SRAM技術(shù)條件動(dòng)作、且容量大，但其芯片尺寸小、消耗功率低而且價(jià)格便宜。本發(fā)明提供了這樣一種技術(shù)，即不會(huì)發(fā)生由于更新而影響通常的訪問(wèn)，或者由于連續(xù)寫入而使更新無(wú)法進(jìn)行的問(wèn)題。該技術(shù)用于實(shí)現(xiàn)即使在地址中含有時(shí)滯的情況下也不會(huì)引起訪問(wèn)延遲，或者破壞存儲(chǔ)單元的錯(cuò)誤。此外，本發(fā)明還提供這樣一種控制電路，該控制電路從形成存儲(chǔ)單元的存儲(chǔ)芯片的外部提供控制信號(hào)和地址信號(hào)，并且實(shí)現(xiàn)該存儲(chǔ)芯片和上述半導(dǎo)體存儲(chǔ)裝置。此外，本發(fā)明還提供這樣一種技術(shù)，該技術(shù)用于實(shí)現(xiàn)與普通SRAM采用相同的等待模式，并且具有在現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中不具有的獨(dú)特的低消耗功率模式的半導(dǎo)體存儲(chǔ)裝置。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，具有需要更新的多個(gè)存儲(chǔ)單元；更新地址生成電路，生成與作為所述更新對(duì)象的存儲(chǔ)單元對(duì)應(yīng)的更新地址信號(hào)；地址變化檢測(cè)電路，響應(yīng)輸入地址信號(hào)，生成地址變化檢測(cè)信號(hào)；控制電路，響應(yīng)所述地址變化檢測(cè)信號(hào)，對(duì)與所述更新地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元進(jìn)行更新，然后訪問(wèn)與所述輸入地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，所述地址變化檢測(cè)電路響應(yīng)所述輸入地址信號(hào)中的高位規(guī)定位，生成所述地址變化檢測(cè)信號(hào)，所述控制電路對(duì)于所述輸入地址信號(hào)的所述高位規(guī)定位相同的多個(gè)存儲(chǔ)單元，使由所述輸入地址信號(hào)中除所述高位規(guī)定位以外的位構(gòu)成的頁(yè)面地址變化，然后對(duì)所述多個(gè)存儲(chǔ)單元連續(xù)地進(jìn)行訪問(wèn)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，所述地址變化檢測(cè)電路響應(yīng)所述輸入地址信號(hào)或激活信號(hào)，生成所述地址變化檢測(cè)信號(hào)，所述激活信號(hào)是在訪問(wèn)所述半導(dǎo)體存儲(chǔ)裝置時(shí)有效的選擇信號(hào)。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，所述地址變化檢測(cè)信號(hào)是單觸發(fā)脈沖。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，所述控制電路將所述單觸發(fā)脈沖的生成作為一次觸發(fā)，進(jìn)行所述更新，然后進(jìn)行所述訪問(wèn)。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，所述地址變化檢測(cè)電路響應(yīng)在生成所述地址變化檢測(cè)信號(hào)中使用的所述輸入地址信號(hào)的各位或者激活信號(hào)的變化，分別生成規(guī)定寬度的脈沖，然后將這些脈沖合成，由此生成所述單觸發(fā)脈沖。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，所述地址變化檢測(cè)電路生成單觸發(fā)脈沖作為所述地址變化檢測(cè)信號(hào)，所述單觸發(fā)脈沖具有大于包含在所述輸入地址信號(hào)或激活信號(hào)中的時(shí)滯的最大值的脈寬。
8.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，所述地址變化檢測(cè)電路生成單觸發(fā)脈沖作為所述地址變化檢測(cè)信號(hào)，所述單觸發(fā)脈沖具有與從所述輸入地址信號(hào)或激活信號(hào)開(kāi)始變化到確定所述輸入地址信號(hào)或激活信號(hào)為止的待機(jī)時(shí)間相當(dāng)?shù)拿}寬。
9.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，所述控制電路在生成所述單觸發(fā)脈沖期間內(nèi)進(jìn)行所述更新。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，所述控制電路當(dāng)在進(jìn)行所述更新期間內(nèi)輸入用于激活對(duì)所述存儲(chǔ)單元進(jìn)行寫入操作的寫入使能信號(hào)時(shí)，響應(yīng)所述寫入使能信號(hào)，將輸入的寫入數(shù)據(jù)取出到寫入用的總線，在所述更新結(jié)束之后，將所述寫入數(shù)據(jù)從所述總線寫入所述存儲(chǔ)單元。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，所述控制電路當(dāng)在規(guī)定時(shí)間內(nèi)沒(méi)有生成所述地址變化檢測(cè)信號(hào)時(shí)，啟動(dòng)自更新，在一定時(shí)間間隔內(nèi)生成內(nèi)部更新請(qǐng)求，然后進(jìn)行所述更新。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)裝置，所述控制電路當(dāng)在進(jìn)行由于所述自更新而引起的更新期間生成所述地址變化檢測(cè)信號(hào)時(shí)，在進(jìn)行所述自更新之后進(jìn)行相對(duì)于所述輸入地址信號(hào)的訪問(wèn)。
13.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，所述單觸發(fā)脈沖具有分別成為所述更新和所述訪問(wèn)的觸發(fā)的第一變化點(diǎn)和第二變化點(diǎn)，所述更新地址生成電路將所述第二變化點(diǎn)作為觸發(fā)，對(duì)所述更新地址信號(hào)進(jìn)行更新。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，還包括更新控制電路，由用于控制所述更新的所述控制電路內(nèi)的電路部分和所述更新地址生成電路構(gòu)成；電壓發(fā)生電路，生成供給半導(dǎo)體存儲(chǔ)裝置內(nèi)的規(guī)定電路的電壓；模式轉(zhuǎn)換電路，用于在第一模式、第二模式和第三模式之間進(jìn)行切換，所述第一模式是向所述更新控制電路以及所述電壓發(fā)生電路雙方供電，所述第二模式是停止對(duì)所述更新控制電路供電并同時(shí)向所述電壓發(fā)生電路供電，所述第三模式是停止對(duì)所述更新控制電路和所述電壓發(fā)生電路雙方供電。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)裝置，所述模式轉(zhuǎn)換電路響應(yīng)對(duì)于規(guī)定地址為每個(gè)模式預(yù)先確定的數(shù)據(jù)的寫入請(qǐng)求，進(jìn)行模式的轉(zhuǎn)換。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，所述控制電路響應(yīng)輸入的測(cè)試模式信號(hào)，選擇輸入更新請(qǐng)求，或者基于所述地址變化檢測(cè)信號(hào)生成的內(nèi)部更新請(qǐng)求，然后根據(jù)該選擇的更新請(qǐng)求進(jìn)行所述更新。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體存儲(chǔ)裝置，通過(guò)在所述更新期間沒(méi)有被使用的管腳來(lái)輸入所述輸入更新請(qǐng)求。
18.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，所述更新地址生成電路每次進(jìn)行更新時(shí)，都更新所述更新地址信號(hào)。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，所述控制電路響應(yīng)所述地址變化檢測(cè)信號(hào)，進(jìn)行與所述更新地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元的更新，然后進(jìn)行與所述輸入地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元的讀出或?qū)懭搿?br> 20.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，所述控制電路當(dāng)輸入寫入請(qǐng)求時(shí)，響應(yīng)所述地址變化檢測(cè)信號(hào)，對(duì)與所述更新地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元進(jìn)行更新，然后對(duì)與所述輸入地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元進(jìn)行寫入，當(dāng)輸入讀出請(qǐng)求時(shí)，響應(yīng)所述地址變化檢測(cè)信號(hào)，對(duì)與所述輸入地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元進(jìn)行讀出，然后對(duì)與所述更新地址信號(hào)對(duì)應(yīng)的存儲(chǔ)單元進(jìn)行更新。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體存儲(chǔ)裝置，所述控制電路當(dāng)從所述輸入地址信號(hào)變化時(shí)開(kāi)始經(jīng)過(guò)規(guī)定時(shí)間時(shí)，判斷輸入的訪問(wèn)請(qǐng)求是讀出請(qǐng)求還是寫入請(qǐng)求。
22.一種半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，用于測(cè)試權(quán)利要求1～21其中任意一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，該測(cè)試方法包括以下各步驟將規(guī)定的測(cè)試模型寫入由所述多個(gè)存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列；禁止所有由在所述半導(dǎo)體存儲(chǔ)裝置內(nèi)部生成的更新請(qǐng)求所引起的更新；設(shè)定所述輸入地址信號(hào)的變化時(shí)刻和向所述半導(dǎo)體存儲(chǔ)裝置提供輸入更新請(qǐng)求的時(shí)刻有規(guī)定的時(shí)間關(guān)系，一邊使所述輸入地址信號(hào)變化，一邊提供所述輸入更新請(qǐng)求，對(duì)所述存儲(chǔ)單元陣列進(jìn)行更新；以及通過(guò)將從所述存儲(chǔ)單元陣列讀出的數(shù)據(jù)與所述測(cè)試模型進(jìn)行比較，來(lái)判斷所述半導(dǎo)體存儲(chǔ)裝置是優(yōu)良品還是不良品。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，還具有使所述變化時(shí)刻和發(fā)送所述輸入更新請(qǐng)求的時(shí)刻之間的所述時(shí)間關(guān)系在規(guī)定時(shí)間范圍內(nèi)可變的步驟。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，還具有保持所述時(shí)間關(guān)系一定，對(duì)所述存儲(chǔ)單元陣列上的所有字線順次進(jìn)行所述更新的步驟。
25.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)裝置的測(cè)試方法，當(dāng)使所述輸入地址信號(hào)變化時(shí)，使所述輸入地址信號(hào)的所有位同時(shí)反轉(zhuǎn)。
26.一種半導(dǎo)體存儲(chǔ)裝置，具有需要更新的多個(gè)存儲(chǔ)單元；動(dòng)作控制電路，根據(jù)從多種模式中選擇的模式，當(dāng)處于等待狀態(tài)時(shí)，使對(duì)于所述更新所必需的裝置內(nèi)的各電路動(dòng)作，或者使其動(dòng)作停止，所述多種模式是為每個(gè)電路規(guī)定了在等待狀態(tài)下是否使對(duì)于所述更新所必需的裝置內(nèi)的各電路動(dòng)作的模式。
27.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲(chǔ)裝置，當(dāng)處于所述等待狀態(tài)時(shí)，所述由多個(gè)存儲(chǔ)單元構(gòu)成的存儲(chǔ)單元陣列被分割為多個(gè)存儲(chǔ)單元區(qū)，每個(gè)存儲(chǔ)單元區(qū)被獨(dú)立地控制是否進(jìn)行所述更新，所述動(dòng)作控制電路根據(jù)對(duì)由所述存儲(chǔ)單元區(qū)和存儲(chǔ)單元區(qū)的更新所必需的外圍電路構(gòu)成的存儲(chǔ)板分別設(shè)定的所述模式，使所述各個(gè)存儲(chǔ)板動(dòng)作，或者使其動(dòng)作停止。
28.根據(jù)權(quán)利要求27所述的半導(dǎo)體存儲(chǔ)裝置，所述各個(gè)存儲(chǔ)板還具有向構(gòu)成該存儲(chǔ)板的所述存儲(chǔ)單元區(qū)和所述外圍電路進(jìn)行電源供給的電源電路，所述動(dòng)作控制電路根據(jù)對(duì)每個(gè)所述存儲(chǔ)板設(shè)定的所述模式，使為每個(gè)所述存儲(chǔ)板所設(shè)置的電源電路動(dòng)作，或者使其動(dòng)作停止。
29.根據(jù)權(quán)利要求27所述的半導(dǎo)體存儲(chǔ)裝置，該半導(dǎo)體存儲(chǔ)裝置具有在所述多個(gè)存儲(chǔ)板之間共用的電源電路，用于對(duì)多個(gè)所述存儲(chǔ)板進(jìn)行供電，所述動(dòng)作控制電路具有多個(gè)開(kāi)關(guān)電路，根據(jù)對(duì)每個(gè)所述存儲(chǔ)板設(shè)定的所述模式，對(duì)于每個(gè)所述存儲(chǔ)板，控制是否從所述電源電路向各個(gè)存儲(chǔ)板供電。
30.根據(jù)權(quán)利要求27所述的半導(dǎo)體存儲(chǔ)裝置，該半導(dǎo)體存儲(chǔ)裝置具有編程電路，用于根據(jù)輸入模式信號(hào)，對(duì)每個(gè)所述存儲(chǔ)板設(shè)定所述模式。
31.根據(jù)權(quán)利要求30所述的半導(dǎo)體存儲(chǔ)裝置，所述編程電路確定輸入的地址，同時(shí)確定具有與該地址對(duì)應(yīng)的存儲(chǔ)單元區(qū)的存儲(chǔ)板，并將由所述輸入模式信號(hào)指定的模式設(shè)定為對(duì)該確定的存儲(chǔ)板的模式。
32.根據(jù)權(quán)利要求26所述的半導(dǎo)體存儲(chǔ)裝置，所述更新所必需的裝置內(nèi)的各電路具有更新控制電路，對(duì)所述更新進(jìn)行控制；電源電路，對(duì)除了所述更新控制電路和自身的電源電路之外的規(guī)定電路進(jìn)行供電，所述動(dòng)作控制電路當(dāng)處于所述等待狀態(tài)時(shí)，根據(jù)從使所述更新控制電路和所述電源電路雙方動(dòng)作的第一模式、使所述更新控制電路的動(dòng)作停止同時(shí)使所述電源電路動(dòng)作的第二模式、以及使所述更新控制電路和所述電源電路雙方的動(dòng)作停止的第三模式中選擇的模式，使所述更新控制電路和所述電源電路動(dòng)作，或者使其動(dòng)作停止。
33.根據(jù)權(quán)利要求32所述的半導(dǎo)體存儲(chǔ)裝置，所述動(dòng)作控制電路響應(yīng)對(duì)規(guī)定的地址的每個(gè)模式預(yù)先確定的數(shù)據(jù)的寫入請(qǐng)求，進(jìn)行模式的設(shè)定。
34.一種控制電路，向選擇更新所必需的存儲(chǔ)單元的選擇電路提供地址信號(hào)，該控制電路具有更新地址生成電路，響應(yīng)于輸入地址信號(hào)的變化，生成更新地址信號(hào)；地址轉(zhuǎn)換電路，將所述更新地址信號(hào)輸出到所述選擇電路，然后將所述輸入地址信號(hào)輸出到所述選擇電路。
35.根據(jù)權(quán)利要求34所述的控制電路，所述地址轉(zhuǎn)換電路將地址信號(hào)輸出到所述選擇電路，所述地址信號(hào)用于一邊使由所述輸入地址信號(hào)中的高位規(guī)定位以外的位構(gòu)成的頁(yè)面地址變化，一邊對(duì)所述高位規(guī)定位相同的多個(gè)存儲(chǔ)單元連續(xù)地進(jìn)行訪問(wèn)。
36.根據(jù)權(quán)利要求34所述的控制電路，所述更新地址生成電路響應(yīng)所述輸入地址信號(hào)或激活信號(hào)，生成所述更新地址信號(hào)。
37.根據(jù)權(quán)利要求34所述的控制電路，所述地址轉(zhuǎn)換電路將所述輸入地址信號(hào)的變化作為一次觸發(fā)，將所述更新地址信號(hào)輸出到所述選擇電路，然后將所述輸入地址信號(hào)輸出到所述選擇電路。
38.根據(jù)權(quán)利要求34所述的控制電路，所述更新地址生成電路當(dāng)所述輸入地址信號(hào)在規(guī)定時(shí)間內(nèi)沒(méi)有變化時(shí)，啟動(dòng)自更新，以一定時(shí)間間隔生成所述更新地址信號(hào)。
39.根據(jù)權(quán)利要求38所述的控制電路，所述地址轉(zhuǎn)換電路當(dāng)在由所述自更新引起的更新進(jìn)行期間所述輸入地址信號(hào)變化時(shí)，在所述自更新進(jìn)行之后將所述輸入地址信號(hào)輸出到所述選擇電路。
40.根據(jù)權(quán)利要求34所述的控制電路，該控制電路還具有更新控制電路，至少包含所述更新地址生成電路，用于對(duì)所述更新進(jìn)行控制；模式控制電路，生成模式轉(zhuǎn)換信號(hào)，該模式轉(zhuǎn)換信號(hào)用于在第一模式、第二模式和第三模式之間進(jìn)行切換，所述第一模式是向所述更新控制電路以及電壓發(fā)生電路雙方供電，所述電壓發(fā)生電路用于生成向包含所述存儲(chǔ)單元和所述選擇電路的規(guī)定電路提供電壓；所述第二模式是停止對(duì)所述更新控制電路供電并同時(shí)向所述電壓發(fā)生電路供電，所述第三模式是停止對(duì)所述更新控制電路和所述電壓發(fā)生電路雙方供電。
41.根據(jù)權(quán)利要求40所述的控制電路，所述模式控制電路響應(yīng)用于向規(guī)定的地址寫入為每個(gè)模式預(yù)先確定的數(shù)據(jù)的寫入請(qǐng)求，生成所述模式轉(zhuǎn)換信號(hào)。
42.根據(jù)權(quán)利要求34所述的控制電路，該控制電路還具有更新請(qǐng)求選擇電路，該更新請(qǐng)求選擇電路響應(yīng)輸入的測(cè)試模式信號(hào)，選擇輸入更新請(qǐng)求或基于所述輸入地址信號(hào)的變化而生成的內(nèi)部更新請(qǐng)求之中的一個(gè)，所述地址轉(zhuǎn)換電路根據(jù)選擇的更新請(qǐng)求，將所述輸入地址信號(hào)作為所述更新地址信號(hào)輸出到所述選擇電路，或者將所述更新地址信號(hào)原封不動(dòng)地輸出到所述選擇電路。
43.根據(jù)權(quán)利要求42所述的控制電路，通過(guò)在所述更新期間沒(méi)有使用的管腳輸入所述輸入更新請(qǐng)求。
44.根據(jù)權(quán)利要求34所述的控制電路，所述更新地址生成電路在每次進(jìn)行更新時(shí)都對(duì)所述更新地址信號(hào)進(jìn)行更新。
45.根據(jù)權(quán)利要求34所述的控制電路，無(wú)論寫入請(qǐng)求還是讀出請(qǐng)求被輸入，所述地址轉(zhuǎn)換電路都將所述更新地址信號(hào)輸出到所述選擇電路，然后將所述輸入地址信號(hào)輸出到所述選擇電路。
46.根據(jù)權(quán)利要求34所述的控制電路，所述地址轉(zhuǎn)換電路當(dāng)寫入請(qǐng)求被輸入時(shí)，響應(yīng)所述地址變化檢測(cè)信號(hào)，將所述更新地址信號(hào)輸出到所述選擇電路，然后將所述輸入地址輸出到所述選擇電路，當(dāng)讀出請(qǐng)求被輸入時(shí)，響應(yīng)所述地址變化檢測(cè)信號(hào)，將所述輸入地址信號(hào)輸出到所述選擇電路，然后將所述更新地址信號(hào)輸出到所述選擇電路。
47.根據(jù)權(quán)利要求46所述的控制電路，所述地址轉(zhuǎn)換電路當(dāng)從所述輸入地址信號(hào)變化時(shí)開(kāi)始經(jīng)過(guò)規(guī)定時(shí)間時(shí)，判斷輸入的訪問(wèn)請(qǐng)求是讀出請(qǐng)求還是寫入請(qǐng)求。
48.一種控制電路，控制存儲(chǔ)單元的更新所必需的各電路的動(dòng)作，該控制電路根據(jù)從多種模式中選擇的模式，當(dāng)處于所述等待狀態(tài)時(shí)，使所述更新所必需的各電路動(dòng)作，或者使其動(dòng)作停止，所述模式是為每個(gè)電路規(guī)定在等待狀態(tài)下是否使所述各電路動(dòng)作的模式。
49.根據(jù)權(quán)利要求48所述的控制電路，所述控制電路根據(jù)為每個(gè)存儲(chǔ)板所設(shè)定的所述模式，使所述各個(gè)存儲(chǔ)板工作，或者使各所述存儲(chǔ)板的動(dòng)作停止，其中所述存儲(chǔ)板由當(dāng)處于所述等待狀態(tài)時(shí)被獨(dú)立控制是否進(jìn)行所述更新的存儲(chǔ)單元區(qū)、和該存儲(chǔ)單元區(qū)的更新所必需的外圍電路構(gòu)成。
50.根據(jù)權(quán)利要求49所述的控制電路，該控制電路根據(jù)所述為每個(gè)存儲(chǔ)板所設(shè)定的所述模式，使所述每個(gè)存儲(chǔ)板設(shè)置的電源電路動(dòng)作，或者使其動(dòng)作停止，其中所述電源電路用于對(duì)所述存儲(chǔ)單元區(qū)和所述外圍電路進(jìn)行供電。
51.根據(jù)權(quán)利要求49所述的控制電路，該控制電路還具有多個(gè)開(kāi)關(guān)電路，該開(kāi)關(guān)電路根據(jù)為所述每個(gè)存儲(chǔ)板所設(shè)定的所述模式，控制是否從用于對(duì)多個(gè)所述存儲(chǔ)板進(jìn)行供電的所述多個(gè)存儲(chǔ)板之間共用的電源電路向所述各個(gè)存儲(chǔ)板供電。
52.根據(jù)權(quán)利要求49所述的控制電路，該控制電路具有編程電路，該編程電路用于響應(yīng)輸入模式信號(hào)，對(duì)所述每個(gè)存儲(chǔ)板設(shè)定所述模式。
53.根據(jù)權(quán)利要求52所述的控制電路，所述編程電路確定輸入的地址，同時(shí)確定具有與該地址對(duì)應(yīng)的存儲(chǔ)單元區(qū)的存儲(chǔ)板，將由所述輸入模式信號(hào)指定的模式設(shè)定為對(duì)該確定的存儲(chǔ)板的模式。
54.根據(jù)權(quán)利要求48所述的控制電路，該控制電路根據(jù)從第一模式、第二模式和第三模式中選擇的模式，使更新控制電路和電源電路動(dòng)作，或者使其動(dòng)作停止，其中所述第一模式是當(dāng)處于等待狀態(tài)時(shí)，使對(duì)所述更新進(jìn)行控制的更新控制電路、以及對(duì)除了所述更新控制電路和自身的電源電路之外的規(guī)定電路供電的電源電路雙方都工作的模式，所述第二模式是使所述更新控制電路的動(dòng)作停止、同時(shí)使所述電源電路動(dòng)作的模式，所述第三模式是使所述更新控制電路和所述電源電路雙方的動(dòng)作都停止的模式。
55.根據(jù)權(quán)利要求54所述的控制電路，所述控制電路響應(yīng)對(duì)應(yīng)于規(guī)定的地址為每個(gè)模式預(yù)先確定的數(shù)據(jù)的寫入請(qǐng)求，進(jìn)行模式的設(shè)定。
全文摘要
本發(fā)明涉及一種具有與DRAM相同的存儲(chǔ)單元、以SRAM技術(shù)條件動(dòng)作的半導(dǎo)體存儲(chǔ)裝置，其目的是提供一種芯片尺寸小、消耗功率低、價(jià)格便宜，并且不會(huì)由于地址中含有時(shí)滯而引起訪問(wèn)的延遲和存儲(chǔ)單元破壞的半導(dǎo)體存儲(chǔ)裝置。ATD電路(3)根據(jù)從外部發(fā)送的地址(Address)的變化使地址變化檢測(cè)信號(hào)(ATD)生成單觸發(fā)脈沖。此時(shí)，使地址的每個(gè)字節(jié)口生成單觸發(fā)脈沖，然后進(jìn)行合成，由此即使地址中含有偏差，也產(chǎn)生一次單觸發(fā)脈沖。首先，更新控制電路(4)使用生成的更新地址(R_ADD)，在單觸發(fā)脈沖的發(fā)生期間進(jìn)行更新。然后，由于單觸發(fā)脈沖下降，生成鎖存控制信號(hào)(LC)，將地址取出到鎖存器(2)，對(duì)存儲(chǔ)單元陣列(6)進(jìn)行訪問(wèn)。
文檔編號(hào)G11C8/18GK1402873SQ00816447
公開(kāi)日2003年3月12日 申請(qǐng)日期2000年12月1日 優(yōu)先權(quán)日1999年12月3日
發(fā)明者高橋弘行, 稻葉秀雄, 草刈隆 申請(qǐng)人:日本電氣株式會(huì)社