一種基于串行數(shù)據(jù)傳輸?shù)谋嘲宓闹谱鞣椒?br>【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及電力系統(tǒng)及電力電子技術(shù)領(lǐng)域，具體為一種基于串行數(shù)據(jù)傳輸?shù)谋嘲濉?br>【背景技術(shù)】
[0002]隨著高壓變頻方式的多樣化以及對并網(wǎng)要求的提高，電力電子設(shè)備的控制策略和功率器件的控制方式越來越復(fù)雜，其對控制器的要求也越來越高。為實(shí)現(xiàn)數(shù)據(jù)共享，各個不同板卡的處理器需要對不同對象進(jìn)行數(shù)據(jù)采集，將計(jì)算后的結(jié)果在板卡間進(jìn)行實(shí)時信息交換。
[0003]針對以上問題，目前應(yīng)用到嵌入式系統(tǒng)中的傳統(tǒng)總線主要有VME、PC1、CPC1、PC1-X等，這些總線類型大多都屬于并行總線，但并行通信技術(shù)達(dá)到一定頻率后，并行傳輸?shù)臄?shù)據(jù)開始失真。而串行總線一般采用差分信號，其功耗小、信號串?dāng)_小，可以大幅提高通信的頻率，串行總線技術(shù)正在取代傳統(tǒng)的并行總線成為高速接口的主流技術(shù)。在現(xiàn)有的串行技術(shù)中，Rapid 1和PC1-E標(biāo)準(zhǔn)最具有競爭性，是一種高性能低引腳數(shù)量基于包交換的系統(tǒng)級互連架構(gòu)，是一個為滿足當(dāng)前及未來高性能嵌入式系統(tǒng)的需求而開發(fā)的標(biāo)準(zhǔn)。但是由于Rapid1內(nèi)核的FPGA型號較少，成本較高，在變流器控制領(lǐng)域很少采用Rapid 1做背板總線，通常用在通信行業(yè);而PC1-E可擴(kuò)展板卡數(shù)固定，不能多主工作。
【實(shí)用新型內(nèi)容】
[0004]針對現(xiàn)有技術(shù)中存在的問題，本實(shí)用新型提供一種擴(kuò)張能力強(qiáng)，成本低的基于串行數(shù)據(jù)傳輸?shù)谋嘲濉?br>[0005]本實(shí)用新型是通過以下技術(shù)方案來實(shí)現(xiàn):
[0006]—種基于串行數(shù)據(jù)傳輸?shù)谋嘲?，包括串行背板總線、CPU板和多個電路板，所述背板上設(shè)置總線控制器和總線開關(guān);所述CPU板和電路板分別通過串行背板總線連接背板，CPU板用于處理多個電路板之間信號;每一個電路板上安裝有總線驅(qū)動器和總線接口芯片；所述總線開關(guān)根據(jù)總線控制器的指令選擇電路板之間的數(shù)據(jù)傳輸路徑。
[0007]優(yōu)選的，至少包括一個CPU板。
[0008]優(yōu)選的，總線開關(guān)采用可編程邏輯器件。
[0009]優(yōu)選的，電路板為采樣板、通訊板、1板、存儲板或光纖板。
[0010]優(yōu)選的，CPU板采用DSP或ARM芯片。
[0011]優(yōu)選的，總線控制器包括編碼器、解碼器、發(fā)送數(shù)據(jù)緩沖器、接收數(shù)據(jù)緩沖器和主控制單元;所述解碼器的輸入端通過串行背板總線連接至CPU板，輸出端連接至接收數(shù)據(jù)緩沖器輸入端;所述接收數(shù)據(jù)緩沖器的輸出端連接至主控制單元的輸入端，主控制單元的輸出端連接至解碼器控制端;所述發(fā)送數(shù)據(jù)緩沖器的輸出端連接至編碼器的輸入端，編碼器的輸出端通過串行背板總線連接至總線開關(guān)，編碼器的控制端連接至主控制單元輸出端。
[0012]與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下有益的技術(shù)效果:
[0013]本實(shí)用新型提供了一種基于串行數(shù)據(jù)傳輸?shù)谋嘲?，通過將總線控制器和總線開關(guān)設(shè)置于背板上，每一電路板上各安裝有一個總線驅(qū)動器和一個總線接口芯片，并采用串行數(shù)據(jù)進(jìn)行數(shù)據(jù)傳輸;從而解決了在多個電路板之間的串行數(shù)據(jù)傳輸，通過總線開關(guān)實(shí)現(xiàn)各電路板間數(shù)據(jù)信息交換，不僅擴(kuò)展能力強(qiáng)，而且成本低。
[0014]進(jìn)一步的，通過CPU板采用的可編程邏輯器件的設(shè)置，能夠?qū)ζ鋽?shù)據(jù)處理實(shí)現(xiàn)靈活配置，適應(yīng)性強(qiáng)，更好的配合其擴(kuò)展。
【附圖說明】
[0015]圖1是本實(shí)用新型實(shí)例中所述的串行背板總線的系統(tǒng)連接示意圖。
[0016]圖2是本實(shí)用新型實(shí)例中所述各電路板之間數(shù)據(jù)傳輸?shù)沫h(huán)形拓?fù)浣Y(jié)構(gòu)。
[0017]圖3是本實(shí)用新型實(shí)施例1的信號傳輸示意圖。
[0018]圖4是本實(shí)用新型實(shí)例中所述各電路板之間數(shù)據(jù)傳輸?shù)木W(wǎng)狀拓?fù)浣Y(jié)構(gòu)。
[0019]圖5是本實(shí)用新型實(shí)施例2的信號傳輸示意圖。
【具體實(shí)施方式】
[0020]下面結(jié)合附圖對本實(shí)用新型做進(jìn)一步的詳細(xì)說明，所述是對本實(shí)用新型的解釋而不是限定。
[0021]參照圖1，本實(shí)用新型的優(yōu)選實(shí)施例的連接示意圖，具體結(jié)構(gòu)如下。
[0022]本實(shí)用新型實(shí)施例的基于串行數(shù)據(jù)傳輸?shù)谋嘲灏?串行背板總線、CPU板和多個電路板。通過串行背板總線將各電路板和CPU板連接于背板上，CPU板用于處理各電路板之間的信號。每個電路板上安裝有總線驅(qū)動器和總線接口芯片，背板上安裝有總線控制器和總線開關(guān)。其中，總線開關(guān)可根據(jù)總線控制器的指令選擇各電路板間的數(shù)據(jù)傳輸路徑;總線控制器與CPU板進(jìn)行數(shù)據(jù)交互，實(shí)現(xiàn)對板卡槽位的狀態(tài)監(jiān)測和功能配置。由于將總線開關(guān)安裝于背板上，并與各電路板相連接，實(shí)現(xiàn)了各電路板之間的數(shù)據(jù)傳輸，提高了背板的可擴(kuò)展性。
[0023]優(yōu)選地，本實(shí)用新型實(shí)施例背板的CPU板選擇2個，采用LVDS(LowVoltageDifferential Signaling)或LVTTL(Low Voltage Transistor-Transistor Logic)數(shù)據(jù)傳輸方式，以半雙工方式與總線開關(guān)進(jìn)行數(shù)據(jù)傳輸。在一些實(shí)施例中，CHJ板數(shù)量為I個或多個，能夠?qū)崿F(xiàn)多(PU板的控制架構(gòu)，滿足多控制器冗余，分布式計(jì)算等功能需求。
[0024]本實(shí)用新型實(shí)施例的總線開關(guān)，采用可編程邏輯器件來實(shí)現(xiàn)。電路板可以為采樣板、通訊板、1板、存儲板或光纖板，本實(shí)用新型實(shí)施例的電路板選擇采樣板、1板、存儲板和光纖板，每個電路板上分別有通道1、通道2，采用全雙工傳輸方式與總線開關(guān)進(jìn)行數(shù)據(jù)傳輸。CPU板采用DSP或ARM芯片?？偩€控制器從CPU板獲取配置信息，然后總線開關(guān)根據(jù)總線控制器的指令選擇各電路板之間的數(shù)據(jù)傳輸路徑。傳輸路徑可以是一對一方式、或多對一方式。該選擇過程和配置過程屬于常用技術(shù)，不再詳細(xì)說明。
[0025]本實(shí)用新型優(yōu)選的實(shí)施例，可實(shí)現(xiàn)環(huán)形拓?fù)浣Y(jié)構(gòu)，在兩CPU板中，CPU板I的通道I和通道2分別與采樣板的通道2和1板的通道I相連，1板的通道2與光纖板的通道2相連，光纖板的通道I與CPU板2的通道2相連，CPU板的通道I與存儲板的通道2相連，存儲板的通路I與采樣板的通道I相連，這樣就形成了一種環(huán)形拓?fù)浣Y(jié)構(gòu)，以此類推，可實(shí)現(xiàn)不同的環(huán)形拓?fù)?，如圖2?3所示。
[0026]進(jìn)一步地，本實(shí)用新型實(shí)施例還可實(shí)現(xiàn)一種網(wǎng)狀拓?fù)浣Y(jié)構(gòu)。以CPU板I為中心節(jié)點(diǎn)，通道I分別與采樣板的通道I和CPU板2的通道I相連，通道2分別與存儲板的通道2和光纖板的通道2相連，實(shí)現(xiàn)了一個最小的網(wǎng)狀結(jié)構(gòu)單元，網(wǎng)狀拓?fù)浣Y(jié)構(gòu)由多個網(wǎng)狀結(jié)構(gòu)單元構(gòu)成，如圖4?5所示。在實(shí)現(xiàn)總線拓?fù)鋾r，可根據(jù)需要選擇通道I和通道2進(jìn)行數(shù)據(jù)傳輸，可實(shí)現(xiàn)不同的網(wǎng)狀總線拓?fù)洹?br>[0027]本實(shí)用新型實(shí)施例的總線控制器，包括編碼器、解碼器、發(fā)送數(shù)據(jù)緩沖器、接收數(shù)據(jù)緩沖器、主控制單元;解碼器的輸入端通過總線連接至CPU板，輸出端連接至接收數(shù)據(jù)的緩沖器;數(shù)據(jù)緩沖器的輸出端連接至主控制單元的輸入端，主控制單元的控制端連接至解碼器;發(fā)送數(shù)據(jù)緩沖器的輸出端連接至編碼器的輸入端，編碼器的輸出端通過總線連接至總線開關(guān)，編碼器的控制端連接至主控制單元。
[0028]以上對本實(shí)用新型實(shí)施例所提供的一種基于串行數(shù)據(jù)傳輸?shù)谋嘲澹M(jìn)行了詳細(xì)介紹，本文中應(yīng)用了具體個例對本實(shí)用新型實(shí)施例的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說明只是用于幫助理解本實(shí)用新型實(shí)施例的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本實(shí)用新型實(shí)施例的思想，在【具體實(shí)施方式】及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本實(shí)用新型實(shí)施例的限制。
【主權(quán)項(xiàng)】
1.一種基于串行數(shù)據(jù)傳輸?shù)谋嘲?，其特征在于，包括串行背板總線、CPU板和多個電路板， 所述背板上設(shè)置總線控制器和總線開關(guān)； 所述CPU板和電路板分別通過串行背板總線連接背板，CPU板用于處理多個電路板之間信號;每一個電路板上安裝有總線驅(qū)動器和總線接口芯片； 所述總線開關(guān)根據(jù)總線控制器的指令選擇電路板之間的數(shù)據(jù)傳輸路徑。2.根據(jù)權(quán)利要求1所述的基于串行數(shù)據(jù)傳輸?shù)谋嘲澹涮卣髟谟?，至少包括一個CRJ板。3.根據(jù)權(quán)利要求1所述的基于串行數(shù)據(jù)傳輸?shù)谋嘲?，其特征在于，所述總線開關(guān)采用可編程邏輯器件。4.根據(jù)權(quán)利要求1所述的基于串行數(shù)據(jù)傳輸?shù)谋嘲?，其特征在于，所述電路板為采樣板、通訊板?板、存儲板或光纖板。5.根據(jù)權(quán)利要求1所述的基于串行數(shù)據(jù)傳輸?shù)谋嘲澹涮卣髟谟?，所述CPU板采用DSP或ARM芯片。6.根據(jù)權(quán)利要求1所述的基于串行數(shù)據(jù)傳輸?shù)谋嘲澹涮卣髟谟?，所述總線控制器包括編碼器、解碼器、發(fā)送數(shù)據(jù)緩沖器、接收數(shù)據(jù)緩沖器和主控制單元； 所述解碼器的輸入端通過串行背板總線連接至CPU板，輸出端連接至接收數(shù)據(jù)緩沖器輸入端； 所述接收數(shù)據(jù)緩沖器的輸出端連接至主控制單元的輸入端，主控制單元的輸出端連接至解碼器控制端； 所述發(fā)送數(shù)據(jù)緩沖器的輸出端連接至編碼器的輸入端，編碼器的輸出端通過串行背板總線連接至總線開關(guān)，編碼器的控制端連接至主控制單元輸出端。
【專利摘要】本實(shí)用新型提供一種擴(kuò)張能力強(qiáng)，成本低的基于串行數(shù)據(jù)傳輸?shù)谋嘲濉Ｆ浒ù斜嘲蹇偩€、CPU板和多個電路板，所述背板上設(shè)置總線控制器和總線開關(guān)；所述CPU板和電路板分別通過串行背板總線連接背板，CPU板用于處理多個電路板之間信號；每一個電路板上安裝有總線驅(qū)動器和總線接口芯片；所述總線開關(guān)根據(jù)總線控制器的指令選擇電路板之間的數(shù)據(jù)傳輸路徑。本實(shí)用新型提供了一種基于串行數(shù)據(jù)傳輸?shù)谋嘲澹ㄟ^將總線控制器和總線開關(guān)設(shè)置于背板上，每一電路板上各安裝有一個總線驅(qū)動器和一個總線接口芯片，并采用串行數(shù)據(jù)進(jìn)行數(shù)據(jù)傳輸；從而解決了在多個電路板之間的串行數(shù)據(jù)傳輸，通過總線開關(guān)實(shí)現(xiàn)各電路板間數(shù)據(jù)信息交換，不僅擴(kuò)展能力強(qiáng)，而且成本低。
【IPC分類】G06F13/40
【公開號】CN205247380
【申請?zhí)枴緾N201521018801
【發(fā)明人】胡秀芝, 蘇位峰, 衛(wèi)三民, 殷曉剛
【申請人】中國西電電氣股份有限公司, 北京西電華清科技有限公司
【公開日】2016年5月18日
【申請日】2015年12月9日