基于fpga的四口ram的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本專利涉及一種四口 RAM，具體是涉及一種基于FPGA的四口 RAM，應(yīng)用于多處理器并行系統(tǒng)之間的通信，保證大量的數(shù)據(jù)傳輸和交換的實時性要求。
【背景技術(shù)】
[0002]隨著數(shù)字處理技術(shù)的深入研究和廣泛應(yīng)用，不斷涌現(xiàn)的處理算法和各種現(xiàn)實需求對硬件系統(tǒng)性能的要求越來越高。由于單處理器的運(yùn)算能力往往比較有限，為了滿足現(xiàn)代數(shù)字處理系統(tǒng)的實時、高速及復(fù)雜的功能要求，克服傳統(tǒng)單處理器系統(tǒng)處理能力的瓶頸，并行、通用且處理能力強(qiáng)大的多處理器系統(tǒng)逐漸受到人們的青睞。在并行處理系統(tǒng)中，數(shù)據(jù)通信問題成為制約其性能提高的主要因素，如何提高各處理器之間的數(shù)據(jù)傳輸速度及加大數(shù)據(jù)交換量是控制系統(tǒng)設(shè)計中的一個關(guān)鍵問題。
[0003]目前，在多處理器系統(tǒng)中，多采用寄存器(即鎖存器件)、FIF0器件互連或者多口RAM器件等連接方式進(jìn)行數(shù)據(jù)通信。例如中國期刊《測控技術(shù)》朱欣華的“多機(jī)系統(tǒng)中雙口RAM的構(gòu)成方法及應(yīng)用”、《微計算機(jī)信息》王雪的“基于雙口 RAM的雙CPU并行通信的研究與實現(xiàn)”、《微計算機(jī)信息》張有為等的“基于雙口RAM的雙CPU控制系統(tǒng)設(shè)計”論述了當(dāng)處理器數(shù)量為兩個時，雙口 RAM很方便地實現(xiàn)了處理器之間的通信，但存在雙口 RAM大都容量偏小、價格昂貴的問題。若處理器數(shù)量超過兩個時，中國期刊《中國測試技術(shù)》黃銳等的“基于FPGA的多DSP系統(tǒng)端口電路設(shè)計”、《計算機(jī)工程》潘昉晟等的“基于FPGA和多DSP的并行信號處理系統(tǒng)的實現(xiàn)”論述了通過FIFO互連方式實現(xiàn)，這種方法的缺點也很明顯，就是處理器較多時，F(xiàn)IFO互連結(jié)構(gòu)復(fù)雜，系統(tǒng)實現(xiàn)困難。中國期刊《光電工程》周生兵等的“基于4XDSP的并行圖像處理系統(tǒng)”論述了通過一個同步四口 SRAM和PCI總線構(gòu)成的互連結(jié)構(gòu)，《高技術(shù)通訊》章錦文等的“基于DSP的神經(jīng)網(wǎng)絡(luò)信號處理機(jī)的研究”論述了通過多個雙口RAM作為局部存儲器，四口RAM器件作為共享存儲器進(jìn)行互連的結(jié)構(gòu)，但是這些方案同樣存在器件過多、電路復(fù)雜、價格昂貴的問題，致使PCB布線困難，系統(tǒng)設(shè)計成本巨大。

【發(fā)明內(nèi)容】

[0004]本專利的目的在于提供一種基于FPGA的四口RAM，解決現(xiàn)有技術(shù)問題中存在的器件過多、電路復(fù)雜、價格昂貴的技術(shù)問題。
[0005]建立在FPGA芯片上的四口RAM包括一個雙口RAM模塊、四個緩存模塊和兩個控制模塊，其中所述的四個緩存模塊，每個緩存模塊由3個FIFO構(gòu)成，分別為用于緩存外部處理器讀或?qū)懶盘柕拿頕IFO、緩存地址的地址FIFO和緩存數(shù)據(jù)的數(shù)據(jù)FIFO，所述的四口 RAM中雙口 RAM模塊的兩個端口和四個緩存模塊輸出端口的控制通過兩個控制模塊實現(xiàn)，所述的控制模塊由有限狀態(tài)機(jī)實現(xiàn)，一個控制模塊控制兩個緩存模塊的輸出端口和其分時復(fù)用雙口RAM的一個端口。
[0006]控制模塊中的有限狀態(tài)機(jī)實現(xiàn)步驟如下:
[0007]1)FPGA上電啟動后，有限狀態(tài)機(jī)啟動。若兩個緩存模塊的命令FIFO同時非空時，為了分時復(fù)用目的，將兩個緩存模塊分級，處于高優(yōu)先級的需要優(yōu)先處理，低優(yōu)先級則需要處理完高優(yōu)先級的操作后再處理；
[0008]此狀態(tài)下首先檢測需要優(yōu)先處理的緩存模塊的命令FIFO是否非空，若非空則進(jìn)入該緩存模塊的讀寫操作，否則檢測另外一個緩存模塊的命令FIFO是否非空，若非空則進(jìn)入該緩存模塊的讀寫操作，否則，若同時空將繼續(xù)處于空狀態(tài)；
[0009]2)給出緩存模塊的命令FIFO讀使能，讀出緩存的讀或?qū)懶盘枺⑴袛嗍亲x信號還是與?目號;
[0010]3)若步驟2)判斷為寫信號時，則給出緩存模塊的地址FIFO和數(shù)據(jù)FIFO的讀使能，讀出地址和數(shù)據(jù)，并寫入雙口 RAM;
[0011]若步驟2)判斷為讀信號時，則給出緩存模塊的地址FIFO的讀使能，讀出地址，并從雙口 RAM讀出數(shù)據(jù)；
[0012]4)若步驟2)和步驟3)操作的是高優(yōu)先級的緩存模塊，則需要檢測低優(yōu)先級緩存模塊的命令FIFO是否非空，若非空則重復(fù)步驟2)和步驟3)進(jìn)行讀寫操作，否則返回空狀態(tài);若步驟2)和步驟3)操作的是低優(yōu)先級的緩存模塊，則直接返回空狀態(tài)。
[0013]本專利具有的優(yōu)點和顯著特點是:
[0014]利用FPGA大容量、高速且集成度高、體積小、靈活可重配置、實驗風(fēng)險小等優(yōu)點，替代了價格昂貴的寄存器、FIFO器件和多口 RAM器件，不僅簡化了電路，節(jié)省了電路板的空間，而且可以很好地解決并行性和速度問題，使得基于FPGA的四口 RAM易于修改、測試及系統(tǒng)升級，可降低設(shè)計成本，縮短開發(fā)周期。
【附圖說明】
[0015]圖1是基于FPGA的四口 RAM框圖。
[0016]圖2是基于所設(shè)計的四口RAM的多處理器并行系統(tǒng)實施例框圖。
[0017]圖3是四口 RAM的雙口 RAM模塊設(shè)計示意圖。
[0018]圖4是四口RAM緩存模塊的命令FIFO設(shè)計示意圖。
[0019]圖5是四口RAM緩存模塊的地址FIFO設(shè)計示意圖。
[0020]圖6是四口RAM緩存模塊的數(shù)據(jù)FIFO設(shè)計示意圖。
[0021 ]圖7是四口 RAM控制模塊I的有限狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移總圖。
[0022]圖8是四口RAM控制模塊I的有限狀態(tài)機(jī)的DSP_1讀寫操作狀態(tài)轉(zhuǎn)移子圖。
[0023]圖9是四口RAM控制模塊I的有限狀態(tài)機(jī)的DSP_2讀寫操作狀態(tài)轉(zhuǎn)移子圖。
[0024]圖10是四口RAM控制模塊2的有限狀態(tài)機(jī)2的狀態(tài)轉(zhuǎn)移總圖。
[0025]圖11是四口RAM控制模塊2的有限狀態(tài)機(jī)的DSP_3讀寫操作狀態(tài)轉(zhuǎn)移子圖。
[0026]圖12是四口RAM控制模塊2的有限狀態(tài)機(jī)的DSP_4讀寫操作狀態(tài)轉(zhuǎn)移子圖。
【具體實施方式】
[0027]下面將結(jié)合本專利實施例中的附圖，對本專利實施例中的技術(shù)方案進(jìn)行詳細(xì)說明，顯然，所描述的實施例僅僅是本專利的一部分實施例，而不是全部的實施例。
[0028]圖1是基于FPGA的四口RAM的框圖，如圖1所示，基于FPGA的四口RAM包括三大模塊，分別為一個雙口 RAM模塊、四個緩存模塊(緩存模塊1、緩存模塊2、緩存模塊3和緩存模塊4)和兩個控制模塊(控制模塊I和控制模塊2)，其中雙口RAM作為四口RAM的存儲實體，緩存模塊用于緩存外部處理器讀寫四口 RAM的讀或?qū)懶盘?、地址和?shù)據(jù)，而控制模塊用于控制雙口RAM模塊的兩個端口和四個緩存模塊的輸出端口。
[0029]如圖1所示，四個緩存模塊，其輸出端口通過控制模塊讀取并寫入雙口RAM的兩個端口作為四口 RAM的四個端口，緩存模塊I作為端口 I，緩存模塊2作為端口 2，緩存模塊3作為端口 3，緩存模塊4作為端口 4。將四個緩存模塊分為兩組，緩存模塊I和緩存模塊2分時復(fù)用雙口RAM左邊的端口，緩存模塊3和緩存模塊4分時復(fù)用雙口RAM右邊的端口。
[0030]兩個控制模塊分別由有限狀態(tài)機(jī)實現(xiàn)，控制模塊I控制緩存模塊I和緩存模塊2的輸出端口以及雙口RAM左邊的端口，控制模塊2控制緩存模塊3和控制模塊4的輸出端口和雙口 RAM右邊的端口。
[0031 ] 如圖1所示，基于FPGA的四口 RAM兩端高度對稱，結(jié)構(gòu)簡單，易于操作。
[0032]圖2為基于所設(shè)計的四口RAM的多處理器并行系統(tǒng)實施例子框圖，具體為多處理器由四個DSP(DSP_1、DSP_2、DSP_3、DSP