一種基于pli或vpi的仿真硬件加速器的soc芯片的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于集成電路設(shè)計(jì)中仿真驗(yàn)證加速器的領(lǐng)域，尤其是涉及一種基于PLI或VPI的仿真硬件加速器的SOC芯片。
【背景技術(shù)】
[0002]深亞微米超大規(guī)模集成電路的設(shè)計(jì)中，仿真驗(yàn)證任務(wù)既是必不可少的一項(xiàng)工作，同時(shí)又因?yàn)殡S著芯片規(guī)模幾何級(jí)數(shù)的增長(zhǎng)而逐漸成為SOC芯片設(shè)計(jì)整體項(xiàng)目的瓶頸，進(jìn)行仿真就需要設(shè)計(jì)驗(yàn)證工程師根據(jù)芯片功能列表為設(shè)計(jì)項(xiàng)目建立一個(gè)測(cè)試平臺(tái)，從而提供可供觀測(cè)的輸出響應(yīng)，根據(jù)這些輸出響應(yīng)信息，工程師便可以判斷電路是否滿足預(yù)期的功能。因?yàn)槟壳癝OC芯片功能的復(fù)雜性，在保證芯片基本功能正確的測(cè)試覆蓋率都需要大量迭代的仿真回歸測(cè)試向量，從而導(dǎo)致驗(yàn)證工程師在針對(duì)復(fù)雜電路進(jìn)行仿真時(shí)，系統(tǒng)的仿真時(shí)間往往需要占據(jù)大部分的設(shè)計(jì)時(shí)間。常常會(huì)為了仿真電路的某些功能，而不得不等上幾天或者幾個(gè)星期。目前，仿真加速技術(shù)是提高仿真效率，減少仿真復(fù)雜度和縮短仿真時(shí)間的唯一途徑?，F(xiàn)有的加速器必須基于仿真器軟件，現(xiàn)有的仿真器和仿真加速器的硬件都被國(guó)外公司壟斷。
[0003]Verilog PLI或VPI即Verilog仿真器的編程語(yǔ)言接口，簡(jiǎn)單來(lái)說(shuō)，PLI或VPI提供一種接口，將用戶編寫(xiě)的C或C++程序連接到Verilog仿真器上，實(shí)現(xiàn)Verilog仿真器的功能擴(kuò)展和定制，所以基于PLI或VPI接口可以研發(fā)一種用于加速硬件仿真功能的SOC芯片。
【實(shí)用新型內(nèi)容】
[0004]本實(shí)用新型要解決的問(wèn)題是提供一種基于PLI或VPI的仿真硬件加速器的SOC芯片，所述SOC芯片是源于高性能細(xì)粒度的并行邏輯處理架構(gòu)且位于服務(wù)器的PCIE擴(kuò)展槽的仿真硬件加速卡的核心部件，包括:
[0005]用于與所述服務(wù)器的PCIE擴(kuò)展槽對(duì)應(yīng)連接的PCIE接口 ；
[0006]用于加載運(yùn)行編入程序的主控CPU ；
[0007]用于控制內(nèi)存并且實(shí)現(xiàn)將內(nèi)存與所述主控CPU進(jìn)行數(shù)據(jù)交換的DDR3控制器；由所述主控CPU控制且利用多個(gè)計(jì)算陣列同時(shí)對(duì)仿真進(jìn)行仿真硬件加速器的多個(gè)數(shù)據(jù)進(jìn)行處理的PE計(jì)算陣列。
[0008]進(jìn)一步，與PLI或VPI接口連接的仿真加速軟件通過(guò)所述PCIE接口將劃分好的大量無(wú)相關(guān)性或相關(guān)性較弱的仿真邏輯計(jì)算任務(wù)由仿真編譯器和所述主控CPU分配到所述SOC芯片內(nèi)。
[0009]進(jìn)一步，所述主控CPU位寬為64 bit。
[0010]進(jìn)一步，所述DDR3控制器的位寬為128 bit。
[0011]進(jìn)一步，所述PE計(jì)算陣列包含4096個(gè)計(jì)算陣列。
[0012]本實(shí)用新型具有的優(yōu)點(diǎn)和積極效果是:采用上述技術(shù)方案，本實(shí)用新型源于高性能細(xì)粒度并行邏輯處理架構(gòu)，通過(guò)PLI或VPI業(yè)界標(biāo)準(zhǔn)協(xié)議與軟件仿真器通訊，基于深亞微米集成電路工藝的超大規(guī)模專(zhuān)用仿真加速處理器芯片，是位于服務(wù)器的PCIE擴(kuò)展槽的仿真硬件加速卡的核心部件，本實(shí)用新型通過(guò)PCIE接口實(shí)現(xiàn)與服務(wù)器對(duì)應(yīng)連接，仿真加速軟件通過(guò)PLI接口獲得仿真數(shù)據(jù)，然后仿真加速軟件將仿真數(shù)據(jù)進(jìn)行組合邏輯和時(shí)序邏輯劃分，再進(jìn)行軟硬件劃分，本實(shí)用新型通過(guò)與服務(wù)器對(duì)應(yīng)連接的PCIE接口下載導(dǎo)入大部分硬件加速的數(shù)據(jù)，由主控CPU控制的PE計(jì)算陣列利用4096個(gè)計(jì)算陣列同時(shí)對(duì)仿真硬件加速器的多個(gè)數(shù)據(jù)進(jìn)行計(jì)算處理，計(jì)算過(guò)程中，DDR3控制器用于存儲(chǔ)計(jì)算數(shù)據(jù)后與主控CPU進(jìn)行數(shù)據(jù)交換，計(jì)算完畢后再由PCIE接口將計(jì)算結(jié)果返回到服務(wù)器CPU仿真加速軟件中，實(shí)現(xiàn)了提高仿真效率，減少仿真復(fù)雜度，縮短仿真時(shí)間的功能。
【附圖說(shuō)明】
[0013]圖1是本實(shí)用新型的結(jié)構(gòu)示意圖。
[0014]圖中:
[0015]1、PCIE 接口； 2、主控 CPU; 3、DDR3 控制器；
[0016]4、PE計(jì)算陣列。
【具體實(shí)施方式】
[0017]下面結(jié)合附圖對(duì)本實(shí)用新型的具體實(shí)施例做詳細(xì)說(shuō)明。
[0018]如圖1所示，本實(shí)用新型提供一種基于PLI或VPI的仿真硬件加速器的SOC芯片，所述SOC芯片是源于高性能細(xì)粒度的并行邏輯處理架構(gòu)且位于服務(wù)器的PCIE擴(kuò)展槽的仿真硬件加速卡的核心部件，包括:
[0019]用于與所述服務(wù)器的PCIE擴(kuò)展槽對(duì)應(yīng)連接的PCIE接口 I ;
[0020]用于加載運(yùn)行編入程序的主控CPU2 ；
[0021]用于控制內(nèi)存并且實(shí)現(xiàn)將內(nèi)存與所述主控CPU2進(jìn)行數(shù)據(jù)交換的DDR3控制器3 ;
[0022]由所述主控CPU2控制且利用多個(gè)計(jì)算陣列同時(shí)對(duì)仿真進(jìn)行仿真硬件加速器的多個(gè)數(shù)據(jù)進(jìn)行處理的PE計(jì)算陣列4。
[0023]與PLI或VPI接口連接的仿真加速軟件通過(guò)所述PCIE接口 I將劃分好的大量無(wú)相關(guān)性或相關(guān)性較弱的仿真邏輯計(jì)算任務(wù)由仿真編譯器和所述主控CPU2分配到所述SOC芯片內(nèi)。
[0024]所述主控CPU2位寬為64 bit。
[0025]所述DDR3控制器3的位寬為128 bit。
[0026]所述PE計(jì)算陣列4包含4096個(gè)計(jì)算陣列。
[0027]本實(shí)例的工作過(guò)程:本實(shí)用新型通過(guò)PCIE接口 I與服務(wù)器的PCIE擴(kuò)展槽對(duì)應(yīng)連接，仿真加速軟件通過(guò)PLI接口獲得仿真數(shù)據(jù)，然后仿真加速軟件將仿真數(shù)據(jù)進(jìn)行組合邏輯和時(shí)序邏輯劃分，再進(jìn)行軟硬件劃分，本實(shí)用新型通過(guò)與服務(wù)器對(duì)應(yīng)連接的PCIE接口 I下載導(dǎo)入大部分硬件加速的數(shù)據(jù)，由主控CPU2控制的PE計(jì)算陣列4利用4096個(gè)計(jì)算陣列同時(shí)對(duì)仿真硬件加速器的多個(gè)數(shù)據(jù)進(jìn)行計(jì)算處理，計(jì)算過(guò)程中，DDR3控制器3用于存儲(chǔ)計(jì)算數(shù)據(jù)后與主控CPU2進(jìn)行數(shù)據(jù)交換，計(jì)算完畢后再由PCIE接口 I將計(jì)算結(jié)果返回到服務(wù)器CPU仿真加速軟件中。
[0028] 以上對(duì)本實(shí)用新型的一個(gè)實(shí)施例進(jìn)行了詳細(xì)說(shuō)明，但所述內(nèi)容僅為本實(shí)用新型的較佳實(shí)施例，不能被認(rèn)為用于限定本實(shí)用新型的實(shí)施范圍。凡依本實(shí)用新型申請(qǐng)范圍所作的均等變化與改進(jìn)等，均應(yīng)仍歸屬于本實(shí)用新型的專(zhuān)利涵蓋范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:所述SOC芯片是源于高性能細(xì)粒度的并行邏輯處理架構(gòu)且位于服務(wù)器的PCIE擴(kuò)展槽的仿真硬件加速卡的核心部件，包括: 用于與所述服務(wù)器的PCIE擴(kuò)展槽對(duì)應(yīng)連接的PCIE接口 ； 用于加載運(yùn)行編入程序的主控CPU ; 用于控制內(nèi)存并且實(shí)現(xiàn)將內(nèi)存與所述主控CPU進(jìn)行數(shù)據(jù)交換的DDR3控制器；由所述主控CPU控制且利用多個(gè)計(jì)算陣列同時(shí)對(duì)仿真進(jìn)行仿真硬件加速器的多個(gè)數(shù)據(jù)進(jìn)行處理的PE計(jì)算陣列。
2.根據(jù)權(quán)利要求1所述的基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:與PLI或VPI接口連接的仿真加速軟件通過(guò)所述PCIE接口將劃分好的大量無(wú)相關(guān)性或相關(guān)性較弱的仿真邏輯計(jì)算任務(wù)由仿真編譯器和所述主控CPU分配到所述SOC芯片內(nèi)。
3.根據(jù)權(quán)利要求1所述的基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:所述主控CPU位寬為64bit。
4.根據(jù)權(quán)利要求1所述的基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:所述DDR3控制器的位寬為128bit。
5.根據(jù)權(quán)利要求1所述的基于PLI或VPI的仿真硬件加速器的SOC芯片，其特征在于:所述PE計(jì)算陣列包含4096個(gè)計(jì)算陣列。
【專(zhuān)利摘要】本實(shí)用新型提供一種基于PLI或VPI的仿真硬件加速器的SOC芯片，SOC芯片源于高性能細(xì)粒度并行邏輯處理架構(gòu)，基于深亞微米集成電路工藝的超大規(guī)模專(zhuān)用仿真加速處理器芯片，該SOC芯片是位于服務(wù)器的PCIE擴(kuò)展槽的仿真硬件加速卡的核心部件，包括：用于與服務(wù)器的PCIE擴(kuò)展槽對(duì)應(yīng)連接的PCIE接口，用于加載運(yùn)行編入程序的主控CPU，用于控制內(nèi)存并且實(shí)現(xiàn)將內(nèi)存與主控CPU進(jìn)行數(shù)據(jù)交換的DDR3控制器，以及由主控CPU控制且大量分布于片上用于仿真邏輯運(yùn)算的PE計(jì)算陣列，該計(jì)算陣列又是由多個(gè)PE數(shù)據(jù)處理單元構(gòu)成。本實(shí)用新型的有益效果是基于PLI或VPI接口，提高仿真效率，減少仿真復(fù)雜度，縮短仿真時(shí)間。
【IPC分類(lèi)】G06F11-26
【公開(kāi)號(hào)】CN204423358
【申請(qǐng)?zhí)枴緾N201420864742
【發(fā)明人】楊利民
【申請(qǐng)人】天津益華微電子有限公司
【公開(kāi)日】2015年6月24日
【申請(qǐng)日】2014年12月31日