一種全fifo電路設(shè)計(jì)方法及其通用驗(yàn)證平臺的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及大規(guī)模集成電路設(shè)計(jì)及其仿真驗(yàn)證技術(shù)領(lǐng)域，特別是一種適用于對數(shù) 字信號做分步處理的FPGA或ASIC芯片電路設(shè)計(jì)方法及其通用仿真驗(yàn)證平臺。
【背景技術(shù)】
[0002] 在今天變化快速的市場上，芯片能否盡早供應(yīng)將直接影響產(chǎn)品的市場銷售量和價 格。該就要求設(shè)計(jì)人員必須盡快完成產(chǎn)品的設(shè)計(jì)、測試和制造，然而隨著芯片集成度增加和 芯片規(guī)模擴(kuò)大，使得設(shè)計(jì)和驗(yàn)證變得更復(fù)雜，需要更長時間周期。因此如何方便、快捷地進(jìn) 行ASIC設(shè)計(jì)和驗(yàn)證成為技術(shù)人員感興趣的問題。
[0003] 從設(shè)計(jì)角度講，設(shè)計(jì)的可重用性已經(jīng)在業(yè)界推廣了很多年。設(shè)計(jì)可重用的核也思 想就是模塊化設(shè)計(jì)，把設(shè)計(jì)中特定功能包裝成一系列功能模塊，并提供標(biāo)準(zhǔn)接口用于模塊 間互聯(lián)，其中標(biāo)準(zhǔn)接口可W使用通用的片內(nèi)總線，如ARM公司的內(nèi)部先進(jìn)微控制器總線結(jié) 構(gòu)（AMBA, Internal Advanced Microcontroller Bus Architec1:ure)，IBM公司的片上設(shè)備 總線（OPB, On-Qiip化ri地eral Bus) W及OpenCores維護(hù)的Wishbone等，但是該些標(biāo)準(zhǔn) 接口是面向復(fù)雜度比較高的模塊間互聯(lián)，完成復(fù)雜的數(shù)據(jù)和控制信息的交互。在一些交互 比較單一的應(yīng)用中，也可W使用簡化的接口方式，只要是各個模塊間都使用統(tǒng)一的方式，也 滿足設(shè)計(jì)可重用性的要求。
[0004] 從驗(yàn)證角度講，隨著芯片集成度增加和芯片規(guī)模擴(kuò)大，驗(yàn)證越來越成為設(shè)計(jì)的關(guān) 鍵。在ASIC設(shè)計(jì)中，驗(yàn)證時間在整個項(xiàng)目的比重可達(dá)509T75%，因此驗(yàn)證的成敗成為了決定 整個項(xiàng)目是否成功的關(guān)鍵，如何在驗(yàn)證過程中，盡可能減少工作量成了ASIC設(shè)計(jì)中核也的 問題，所W驗(yàn)證的可重用性和驗(yàn)證自動化成為了驗(yàn)證中急需解決的問題。一般來講，驗(yàn)證分 為模塊級和芯片級驗(yàn)證兩個層次，首先對各模塊做模塊級驗(yàn)證，功能正確之后集成在一起 做芯片級驗(yàn)證。對于模塊級驗(yàn)證，每個模塊都需要搭建與之對應(yīng)的驗(yàn)證平臺，編寫測試向量 等，該些工作有很大的重復(fù)性，減少模塊級驗(yàn)證工作量能夠有效的減少驗(yàn)證的時間，加快開 發(fā)過程。
[0005] 在現(xiàn)有的加快設(shè)計(jì)與驗(yàn)證的專利中，往往都是基于單一方式，或者是基于特殊應(yīng) 用背景不具有通用性。如中國專利CN200510103217.6"-種快速生成邏輯電路的方法"使 用化rl腳本的方法自動生成CTL代碼，減少人工參與的工作量加快芯片設(shè)計(jì)過程，與本發(fā) 明通過系統(tǒng)設(shè)計(jì)加快芯片的方法完全不同。中國專利CN200810104678. 9"視頻處理芯片的 驗(yàn)證方法和系統(tǒng)"是一種如何對視頻處理芯片進(jìn)行驗(yàn)證的方法和系統(tǒng)，其應(yīng)用范圍單一，不 具有通用性。綜上所述，現(xiàn)有的專利和技術(shù)都沒有涉及到通過統(tǒng)一的電路設(shè)計(jì)和通用的驗(yàn) 證平臺提高設(shè)計(jì)和驗(yàn)證的工作效率的方法。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明旨在解決現(xiàn)有集成電路芯片接口方式復(fù)雜、缺乏通用性，同時也缺乏通用 的集成電路芯片驗(yàn)證平臺等技術(shù)問題，提供一種簡單通用的接口方式、通過統(tǒng)一的驗(yàn)證平 臺即可完成系統(tǒng)中所有模塊驗(yàn)證的全FIFO電路設(shè)計(jì)方法及其通用驗(yàn)證平臺。
[0007] 本發(fā)明的目的是通過W下技術(shù)方案實(shí)現(xiàn)的。
[0008] 本發(fā)明的一種全FIFO電路設(shè)計(jì)方法，其中電路中各功能模塊均包括輸入端、功能 邏輯單元和輸出端H個部分，功能邏輯單元位于輸入端和輸出端中間；輸入端由串接的本 級接收狀態(tài)機(jī)和本級接收FIFO電路組成，本級接收狀態(tài)機(jī)接收前一級功能模塊輸入的交 互數(shù)據(jù)并將數(shù)據(jù)存入本級接收FIFO電路；發(fā)送端由串接的本級發(fā)送FIFO電路和本級發(fā)送 狀態(tài)機(jī)組成，本級發(fā)送狀態(tài)機(jī)根據(jù)本級發(fā)送FIFO電路中是否有數(shù)據(jù)W及后一級功能模塊 是否能接收數(shù)據(jù)把數(shù)據(jù)從本級發(fā)送FIFO電路中讀出，并傳送給后一級功能模塊。
[0009] 本發(fā)明的一種全FIFO電路設(shè)計(jì)方法，其中相連的前后級功能模塊間通過特定的 標(biāo)準(zhǔn)化接口進(jìn)行通訊，該接口包含trdy,irdy,data,frame_start，frame_end五個信號，其 中data信號的位寬可由參數(shù)調(diào)整。
[0010] 本發(fā)明的一種全FIFO電路設(shè)計(jì)方法，其中本級功能模塊的trdy信號分別連接前 一級功能模塊與后一級功能模塊的irdy信號，本級功能模塊的irdy信號分別連接前一 級功能模塊與后一級功能模塊的trdy信號，本級功能模塊的data信號、化ame_start信 號、化ame_end信號分別對應(yīng)連接前一級功能模塊與后一級功能模塊的data信號、化ame_ start信號、frame_end信號。
[0011] 本發(fā)明的一種全FIFO電路設(shè)計(jì)方法，其中功能模塊間的數(shù)據(jù)傳輸包括如下步驟， 步驟一：本級發(fā)送端有數(shù)據(jù)需要發(fā)送時，有效化ame_start信號一個時鐘周期，后一級 接收狀態(tài)機(jī)收到該信號后從空閑狀態(tài)轉(zhuǎn)到接收狀態(tài)等待本級發(fā)送端的數(shù)據(jù)準(zhǔn)備好信號； 步驟二：本級發(fā)送FIFO電路內(nèi)有數(shù)據(jù)時，本級發(fā)送狀態(tài)機(jī)有效本級發(fā)送端irdy信號通 知后一級接收端，在沒有完成該數(shù)據(jù)傳輸之前irdy信號會一直有效； 步驟H;如果后一級接收FIFO電路非滿，表示其可接收數(shù)據(jù)，后一級接收狀態(tài)機(jī)有效 后一級接收端irdy信號完成一次數(shù)據(jù)傳輸，在有效irdy信號一個時鐘周期之后有效后一 級接收FIFO電路的寫指示信號，把數(shù)據(jù)存入后一級接收FIFO電路；同時會判斷后一級接收 FIFO電路狀態(tài)，如果其非滿，則會一直有效該irdy信號，否則使irdy無效表明后一級接收 端不能再接收數(shù)據(jù)； 步驟四：本級發(fā)送狀態(tài)機(jī)檢測到接口上irdy和trdy同時有效后，會判斷本級發(fā)送FIFO電路中是否還有數(shù)據(jù)需要發(fā)送，如果有，持續(xù)有效trdy并且把新的數(shù)據(jù)放在數(shù)據(jù)總線 上；如果沒有則無效trdy信號； 步驟五：完成一峽發(fā)送之后，本級發(fā)送狀態(tài)機(jī)有效化ame_end信號一個時鐘周期，后一 級接收端狀態(tài)機(jī)收到該信號后從跳到空閑狀態(tài)等待本級發(fā)送端啟動下一峽的傳輸。
[0012] 本發(fā)明的一種全FIFO電路設(shè)計(jì)方法的通用驗(yàn)證平臺，由測試用例解析模塊、前端 模塊、后端模塊、消息檢測模塊、錯誤檢測模塊構(gòu)成，被測式模塊一端連接前端模塊的輸入 輸出端口，另一端連接后端模塊的輸入輸出端口；前端模塊的輸入端口連接測試用例解析 模塊的一個輸出端口，其兩個輸出端口分別使用事件驅(qū)動的方式連接一個消息檢測模塊和 一個錯誤檢測模塊；后端模塊的輸入端口連接測試用例解析模塊的另一個輸出端口，其兩 個輸出端口分別使用事件驅(qū)動的方式連接另一個消息檢測模塊和另一個錯誤檢測模塊；前 端模塊和后端模塊分別與待測試模塊通過特定的標(biāo)準(zhǔn)化接口進(jìn)行通訊，該接口包含trdy， irdy,data,frame_start,frame_end五個信號。
[0013] 本發(fā)明的一種全FIFO電路設(shè)計(jì)方法的通用驗(yàn)證平臺，其中所述的前端模塊和后 端模塊均采用任務(wù)層、協(xié)議層和應(yīng)用層H層架構(gòu)，由上層任務(wù)調(diào)用下層任務(wù)完成各層次指 定的功能，任務(wù)的進(jìn)入和退出均設(shè)置于時鐘上升沿。
[0014] 本發(fā)明的一種全FIFO電路設(shè)計(jì)方法的通用驗(yàn)證平臺，其中所述測試用例解析模 塊通過10接口連接外部輸入設(shè)備，該模塊的操作包括如下步驟： 步驟一；根據(jù)仿真參數(shù)讀入測試用例文件； 步驟二；調(diào)用模塊中的指令解析器分析指令，之后將任務(wù)嵌入測試環(huán)境中； 步驟H;啟動仿真，并檢測仿真過程中的異常情況； 步驟四：比較