一種降低信號(hào)干擾的計(jì)算機(jī)主板的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及計(jì)算機(jī)技術(shù)領(lǐng)域，具體為一種降低信號(hào)干擾的計(jì)算機(jī)主板。
【背景技術(shù)】
[0002]隨著計(jì)算機(jī)技術(shù)的進(jìn)步，計(jì)算機(jī)以其獨(dú)有的功能和強(qiáng)大的工作能力，計(jì)算機(jī)已經(jīng)成為工業(yè)自動(dòng)化技術(shù)領(lǐng)域的核心工具了，計(jì)算機(jī)主板又叫主機(jī)板、系統(tǒng)板或母板，它安裝在機(jī)箱內(nèi)，是微機(jī)最基本的也最重要的部件之一，主板一般為矩形電路板，上面安裝了 CPU、南北橋等重要組成，目前關(guān)于CPU的互聯(lián)技術(shù)難度大，容易出現(xiàn)信號(hào)干擾的問(wèn)題，為此，本發(fā)明提出一種降低信號(hào)干擾的計(jì)算機(jī)主板。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于提供一種降低信號(hào)干擾的計(jì)算機(jī)主板，以解決上述【背景技術(shù)】中提出的問(wèn)題。
[0004]為實(shí)現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案:一種降低信號(hào)干擾的計(jì)算機(jī)主板，包括CPU、南橋芯片組、數(shù)據(jù)采集接口、第一 PCI擴(kuò)展接口、PCI擴(kuò)展接口、第二 PCI擴(kuò)展接口，所述CPU與南橋芯片組連接，所述南橋芯片組通過(guò)數(shù)據(jù)采集接口與第一 PCI擴(kuò)展接口和PCI擴(kuò)展接口連接，所述PCI擴(kuò)展接口與第二 PCI擴(kuò)展接口連接，所述CPU包括第一 CPU、第二CPU、第三CPU、第四CPU，所述第一 CPU具有彼此相連接的第一節(jié)點(diǎn)和第二節(jié)點(diǎn)，所述第二CPU具有彼此相連接的第三節(jié)點(diǎn)和第四節(jié)點(diǎn)，所述第三CPU具有彼此相連接的第五節(jié)點(diǎn)和第六節(jié)點(diǎn)，所述第四CPU具有彼此相連接的第七節(jié)點(diǎn)和第八節(jié)點(diǎn)，所述第一節(jié)點(diǎn)分別與第三節(jié)點(diǎn)和第五節(jié)點(diǎn)連接，所述第二節(jié)點(diǎn)分別與第三節(jié)點(diǎn)和第六節(jié)點(diǎn)連接，所述第三節(jié)點(diǎn)分另IJ與第五節(jié)點(diǎn)和第七節(jié)點(diǎn)連接，所述第四節(jié)點(diǎn)分別于第六節(jié)點(diǎn)和第八節(jié)點(diǎn)連接，所述第五節(jié)點(diǎn)分別與第七節(jié)點(diǎn)和第八節(jié)點(diǎn)連接。
[0005]優(yōu)選的，所述第一 PCI擴(kuò)展接口包括有六個(gè)，所述第二 PCI擴(kuò)展接口有四個(gè)。
[0006]優(yōu)選的，所述第一節(jié)點(diǎn)與第五節(jié)點(diǎn)、第二節(jié)點(diǎn)與第三節(jié)點(diǎn)、第三節(jié)點(diǎn)與第五節(jié)點(diǎn)、第三節(jié)點(diǎn)與第七節(jié)點(diǎn)、第四節(jié)點(diǎn)與第六節(jié)點(diǎn)以及第五節(jié)點(diǎn)與第八節(jié)點(diǎn)之間通過(guò)SbitHT總線連接。
[0007]優(yōu)選的，所述第一節(jié)點(diǎn)與第三節(jié)點(diǎn)、第二節(jié)點(diǎn)與第六節(jié)點(diǎn)、第四節(jié)點(diǎn)與第八節(jié)點(diǎn)、第五節(jié)點(diǎn)與第七節(jié)點(diǎn)之間通過(guò)16bitHT總線連接。
[0008]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是:該降低信號(hào)干擾的計(jì)算機(jī)主板，第一 PCI擴(kuò)展接口包括有六個(gè)，所第二 PCI擴(kuò)展接口有四個(gè)，滿足了計(jì)算機(jī)主板功能擴(kuò)展的要求，第一節(jié)點(diǎn)與第五節(jié)點(diǎn)、第二節(jié)點(diǎn)與第三節(jié)點(diǎn)、第三節(jié)點(diǎn)與第五節(jié)點(diǎn)、第三節(jié)點(diǎn)與第七節(jié)點(diǎn)、第四節(jié)點(diǎn)與第六節(jié)點(diǎn)以及第五節(jié)點(diǎn)與第八節(jié)點(diǎn)之間通過(guò)SbitHT總線連接，第一節(jié)點(diǎn)與第三節(jié)點(diǎn)、第二節(jié)點(diǎn)與第六節(jié)點(diǎn)、第四節(jié)點(diǎn)與第八節(jié)點(diǎn)、第五節(jié)點(diǎn)與第七節(jié)點(diǎn)之間通過(guò)16bitHT總線連接，通過(guò)簡(jiǎn)單的方式實(shí)現(xiàn)CPU的互聯(lián)，減少了連接線，可以有效的降低信號(hào)的干擾。
【附圖說(shuō)明】
[0009]圖1為本發(fā)明結(jié)構(gòu)示意圖；
圖2為本發(fā)明的CPU互聯(lián)方式結(jié)構(gòu)示意圖。
[0010]圖中:1-CPU、2-南橋芯片組、3-數(shù)據(jù)采集接口、4-第一 PCI擴(kuò)展接口、5-PCI擴(kuò)展接口、6-第二 PCI 擴(kuò)展接口、7-第一 CPU、8-第二 CPU、9-第三 CPU、10-第四 CPU、11-第一節(jié)點(diǎn)、12-第二節(jié)點(diǎn)、13-第三節(jié)點(diǎn)、14-第四節(jié)點(diǎn)、15-第五節(jié)點(diǎn)、16-第六節(jié)點(diǎn)、17-第七節(jié)點(diǎn)和18-第八節(jié)點(diǎn)。
【具體實(shí)施方式】
[0011]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0012]請(qǐng)參閱圖1-2，本發(fā)明提供一種技術(shù)方案:一種降低信號(hào)干擾的計(jì)算機(jī)主板，包括CPU1、南橋芯片組2、數(shù)據(jù)采集接口 3、第一 PCI擴(kuò)展接口 4、PCI擴(kuò)展接口 5、第二 PCI擴(kuò)展接口 6，所述CPUl與南橋芯片組2連接，所述南橋芯片2組通過(guò)數(shù)據(jù)采集接口 3與第一 PCI擴(kuò)展接口 4和PCI擴(kuò)展接口 5連接，所述PCI擴(kuò)展接口 5與第二 PCI擴(kuò)展接口 6連接，所述CPUl包括第一 CPU7、第二 CPU8、第三CPU9、第四CPU10，所述第一 CPU7具有彼此相連接的第一節(jié)點(diǎn)11和第二節(jié)點(diǎn)12，所述第二 CPU8具有彼此相連接的第三節(jié)點(diǎn)13和第四節(jié)點(diǎn)14，所述第三CPU9具有彼此相連接的第五節(jié)點(diǎn)15和第六節(jié)點(diǎn)16，所述第四CPUlO具有彼此相連接的第七節(jié)點(diǎn)17和第八節(jié)點(diǎn)18，所述第一節(jié)點(diǎn)11分別與第三節(jié)點(diǎn)13和第五節(jié)15點(diǎn)連接，所述第二節(jié)點(diǎn)12分別與第三節(jié)點(diǎn)13和第六節(jié)16點(diǎn)連接，所述第三節(jié)點(diǎn)13分別與第五節(jié)點(diǎn)15和第七節(jié)點(diǎn)17連接，所述第四節(jié)點(diǎn)14分別于第六節(jié)點(diǎn)16和第八節(jié)點(diǎn)18連接，所述第五節(jié)點(diǎn)15分別與第七節(jié)點(diǎn)17和第八節(jié)點(diǎn)18連接。
[0013]使用時(shí)，通過(guò)各個(gè)節(jié)點(diǎn)間的相互簡(jiǎn)單連接，減少了連接線，從而降低了信號(hào)的干擾。
[0014]盡管已經(jīng)示出和描述了本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以理解在不脫離本發(fā)明的原理和精神的情況下可以對(duì)這些實(shí)施例進(jìn)行多種變化、修改、替換和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同物限定。
【主權(quán)項(xiàng)】
1.一種降低信號(hào)干擾的計(jì)算機(jī)主板，包括CPU(l)、南橋芯片組(2)、數(shù)據(jù)采集接口(3)、第一 PCI擴(kuò)展接口(4)、PCI擴(kuò)展接口(5)、第二 PCI擴(kuò)展接口(6)，其特征在于:所述CPU(I)與南橋芯片組(2)連接，所述南橋芯片(2)組通過(guò)數(shù)據(jù)采集接口(3)與第一 PCI擴(kuò)展接口(4)和PCI擴(kuò)展接口(5)連接，所述PCI擴(kuò)展接口(5)與第二 PCI擴(kuò)展接口(6)連接，所述CPU (I)包括第一 CPU (7)、第二 CPU (8)、第三 CPU (9)、第四 CPU (10)，所述第一 CPU (7)具有彼此相連接的第一節(jié)點(diǎn)(11)和第二節(jié)點(diǎn)(12)，所述第二 CPU (8)具有彼此相連接的第三節(jié)點(diǎn)(13)和第四節(jié)點(diǎn)(14)，所述第三CPU (9)具有彼此相連接的第五節(jié)點(diǎn)(15)和第六節(jié)點(diǎn)(16)，所述第四CPU (10)具有彼此相連接的第七節(jié)點(diǎn)(17)和第八節(jié)點(diǎn)(18)，所述第一節(jié)點(diǎn)(11)分別與第三節(jié)點(diǎn)(13)和第五節(jié)(15)點(diǎn)連接，所述第二節(jié)點(diǎn)(12)分別與第三節(jié)點(diǎn)(13)和第六節(jié)(16)點(diǎn)連接，所述第三節(jié)點(diǎn)(13)分別與第五節(jié)點(diǎn)(15)和第七節(jié)點(diǎn)(17)連接，所述第四節(jié)點(diǎn)(14)分別于第六節(jié)點(diǎn)(16)和第八節(jié)點(diǎn)(18)連接，所述第五節(jié)點(diǎn)(15)分別與第七節(jié)點(diǎn)(17)和第八節(jié)點(diǎn)(18)連接。
2.根據(jù)權(quán)利要求1所述的一種降低信號(hào)干擾的計(jì)算機(jī)主板，其特征在于:所述第一PCI擴(kuò)展接口(4)包括有六個(gè)，所述第二 PCI擴(kuò)展接口(6)有四個(gè)。
3.根據(jù)權(quán)利要求1所述的一種降低信號(hào)干擾的計(jì)算機(jī)主板，其特征在于:所述第一節(jié)點(diǎn)(11)與第五節(jié)點(diǎn)(15)、第二節(jié)點(diǎn)(12)與第三節(jié)點(diǎn)(13)、第三節(jié)點(diǎn)(13)與第五節(jié)點(diǎn)(15)、第三節(jié)點(diǎn)(13)與第七節(jié)點(diǎn)(17)、第四節(jié)點(diǎn)(14)與第六節(jié)點(diǎn)(16)以及第五節(jié)點(diǎn)(15)與第八節(jié)點(diǎn)(18)之間通過(guò)8bitHT總線連接。
4.根據(jù)權(quán)利要求1所述的一種降低信號(hào)干擾的計(jì)算機(jī)主板，其特征在于:所述第一節(jié)點(diǎn)(11)與第三節(jié)點(diǎn)(13)、第二節(jié)點(diǎn)(12)與第六節(jié)點(diǎn)(16)、第四節(jié)點(diǎn)(14)與第八節(jié)點(diǎn)(18)、第五節(jié)點(diǎn)(15)與第七節(jié)點(diǎn)(17)之間通過(guò)16bitHT總線連接。
【專利摘要】本發(fā)明公開(kāi)了一種降低信號(hào)干擾的計(jì)算機(jī)主板，所述CPU與南橋芯片組連接，所述南橋芯片組通過(guò)數(shù)據(jù)采集接口與第一PCI擴(kuò)展接口和PCI擴(kuò)展接口連接，所述PCI擴(kuò)展接口與第二PCI擴(kuò)展接口連接，所述CPU包括第一CPU、第二CPU、第三CPU、第四CPU，所述第一節(jié)點(diǎn)分別與第三節(jié)點(diǎn)和第五節(jié)點(diǎn)連接，所述第二節(jié)點(diǎn)分別與第三節(jié)點(diǎn)和第六節(jié)點(diǎn)連接，所述第三節(jié)點(diǎn)分別與第五節(jié)點(diǎn)和第七節(jié)點(diǎn)連接，所述第四節(jié)點(diǎn)分別于第六節(jié)點(diǎn)和第八節(jié)點(diǎn)連接，所述第五節(jié)點(diǎn)分別與第七節(jié)點(diǎn)和第八節(jié)點(diǎn)連接，該降低信號(hào)干擾的主板不僅滿足計(jì)算機(jī)主板功能擴(kuò)展的要求，而且結(jié)構(gòu)簡(jiǎn)單，降低了信號(hào)的干擾。
【IPC分類】G06F13-40
【公開(kāi)號(hào)】CN104765708
【申請(qǐng)?zhí)枴緾N201510203909
【發(fā)明人】杜志剛
【申請(qǐng)人】杜志剛
【公開(kāi)日】2015年7月8日
【申請(qǐng)日】2015年4月27日