帶微處理器mcu可擴(kuò)展的fpga顯示系統(tǒng)、方法及電子設(shè)備的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及FPGA，尤其涉及一種帶微處理器MCU可擴(kuò)展的FPGA顯示系統(tǒng)、方法及電子設(shè)備。
【背景技術(shù)】
[0002]FPGA (Field Programmable Gate Array,現(xiàn)場可編程邏輯門陣列)是一種具有豐富硬件資源和強(qiáng)大并行處理能力的可編程邏輯器件。這些特征使得FPGA在數(shù)據(jù)處理、通信、網(wǎng)絡(luò)等很多領(lǐng)域得到了越來越多的廣泛應(yīng)用。隨著多媒體設(shè)備，尤其是LCD (LiquidCrystal Display，液晶屏幕)和消費(fèi)類電子設(shè)備的不斷發(fā)展，消費(fèi)者對屏幕顯示的需求在不斷的增加。隨著顯示屏幕的不斷增大，對硬件系統(tǒng)的要求也在不斷增加。MCU(Microcontroller Unit,微處理器)已經(jīng)遠(yuǎn)遠(yuǎn)不能滿足顯示的需求。傳統(tǒng)的做法是加入FPGA和外部存儲器，使FPGA接受來自MCU的數(shù)據(jù)和指令不斷的對外部存儲器進(jìn)行操作，以達(dá)到硬件加速驅(qū)動顯示屏幕的作用。圖1為現(xiàn)有技術(shù)中帶MCU可擴(kuò)展的FPGA視頻顯示方法。在圖1中，F(xiàn)PGA中的MCU模塊根據(jù)MCU發(fā)送的指令，將數(shù)據(jù)和相應(yīng)的地址發(fā)送到外部存儲控制器中，通過外部存儲控制器將數(shù)據(jù)寫入到外部存儲器中，同時(shí)IXD模塊產(chǎn)生顯示地址和控制，使外部存儲控制器將對應(yīng)的數(shù)據(jù)從外部存儲器中讀出并輸出到LCD顯示屏中，完成顯不過程。
[0003]但是通常這種帶MCU的FPGA顯示結(jié)構(gòu)，對外部存儲器帶寬的利用率很低。為了保證顯示正確，通常外部存儲控制器會把來自MCU和IXD的地址請求做時(shí)分切換，例如:時(shí)刻一是MCU對外部存儲器操作，時(shí)刻二是將數(shù)據(jù)從外部存儲器讀出作LCD顯示，以此類推，這樣的操作方式，均不是MCU和LCD屏幕對外部存儲器進(jìn)行連續(xù)的操作，是以“點(diǎn)”為單位交替的“點(diǎn)”式操作。因此這樣會造成外部存儲器輸出地址的頻繁大幅變化，導(dǎo)致FPGA設(shè)計(jì)時(shí)序緊張并且不能充分的利用外部存儲器的帶寬。此外，隨著顯示屏幕的增大，對帶寬和時(shí)序的要求也會相應(yīng)的增高，所以這樣的設(shè)計(jì)方式不能滿足大屏幕的顯示輸出。更重要的是不同分辨率的屏幕對輸出的pclk(pixie clock,像素時(shí)鐘)的要求不同,傳統(tǒng)設(shè)計(jì)中的pclk通常來自系統(tǒng)時(shí)鐘的不同分頻，這樣使設(shè)計(jì)移植到不同規(guī)格的顯示屏?xí)r，改動會非常大，因此可移植性低。此外，當(dāng)FPGA處理來自異步時(shí)鐘域MCU的指令和數(shù)據(jù)時(shí)，通常存在一定的安全隱患。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供一種帶微處理器MCU可擴(kuò)展的FPGA顯示系統(tǒng)、方法及電子設(shè)備。
[0005]第一方面，本發(fā)明提供了一種帶微處理器MCU可擴(kuò)展的FPGA顯示系統(tǒng)，將MCU的數(shù)據(jù)加載至外部存儲器，同時(shí)基于顯示屏的當(dāng)前顯示狀態(tài)，將所述外部存儲器中的數(shù)據(jù)讀出以供顯示屏顯示，所述系統(tǒng)包括:
[0006]至少一個(gè)第一 FIFO (First In First Out,先進(jìn)先出存儲器)，用于接收MCU不同工作模式時(shí)的數(shù)據(jù)；
[0007]邏輯模塊，用于計(jì)算所述數(shù)據(jù)的顯示地址；
[0008]第二異步FIFO，用于按照顯示屏的有效視頻區(qū)域信號產(chǎn)生的有效地址讀取外部存儲器的數(shù)據(jù)IXD模塊，根據(jù)顯示屏的顯示參數(shù)，將來自第二異步FIFO的數(shù)據(jù)驅(qū)動顯示屏；
[0009]IXD地址生成器，根據(jù)顯示屏的有效視頻信號區(qū)域信號產(chǎn)生有效地址；
[0010]狀態(tài)機(jī)控制器，在狀態(tài)機(jī)的控制下，根據(jù)至少一個(gè)第一 FIFO的請求，將至少一個(gè)第一 FIFO中的數(shù)據(jù)按照顯示地址輸入到外部存儲器；根據(jù)第二異步FIFO的請求，從外部存儲器讀出數(shù)據(jù)到第二異步FIFO。
[0011]第二方面，本發(fā)明提供了一種包括第一方面所述的系統(tǒng)和外部MCU、外部存儲器和顯示屏的電子設(shè)備。
[0012]第三方面，本發(fā)明提供了一種帶微處理器MCU可擴(kuò)展的FPGA顯示方法，包括:
[0013]接收MCU在不同工作模式下的數(shù)據(jù)，將所述數(shù)據(jù)寫入到至少一個(gè)第一 FIFO中；
[0014]計(jì)算出所述數(shù)據(jù)的顯示地址；
[0015]將至少一個(gè)第一 FIFO中的數(shù)據(jù)按照顯示地址輸入到外部存儲器；
[0016]根據(jù)第二異步FIFO的請求，從外部存儲器讀出數(shù)據(jù)到第二異步FIFO ;其中，根據(jù)顯示屏的有效視頻區(qū)域信號產(chǎn)生有效地址，并且將有效地址對應(yīng)的數(shù)據(jù)提供給異步FIFO ；
[0017]根據(jù)顯示屏的顯示參數(shù)，IXD模塊將來自第二異步FIFO的數(shù)據(jù)驅(qū)動顯示屏。
[0018]本發(fā)明充分利用了 FPGA的硬件資源和特性，使用戶可以快速靈活的實(shí)現(xiàn)產(chǎn)品移植，提高了系統(tǒng)對外部存儲器帶寬的使用率，可以支持對不同分辨率甚至高清屏幕的輸出。此外，該方法還能進(jìn)一步減少傳統(tǒng)設(shè)計(jì)中的安全隱患。
【附圖說明】
[0019]圖1為本發(fā)明現(xiàn)有技術(shù)帶微處理器MCU的FPGA顯示方法；
[0020]圖2為本發(fā)明實(shí)施例一中帶微處理器MCU的FPGA在FIFO為全異步時(shí)的結(jié)構(gòu)圖；
[0021]圖3為本發(fā)明實(shí)施例二中帶微處理器MCU的FPGA在FIFO為同步整形化和同步時(shí)的結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0022]下面通過附圖和實(shí)施例，對本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
[0023]FPGA處理異步MCU的指令和數(shù)據(jù)，可根據(jù)MCU的時(shí)鐘情況使用第一 FIFO為異步FIFO或第一 FIFO為同步整形化加同步FIFO兩種方式，消除設(shè)計(jì)的安全隱患。異步設(shè)計(jì)，即在FPGA設(shè)計(jì)中采用多個(gè)時(shí)鐘設(shè)計(jì)。
[0024]實(shí)施例一
[0025]圖2為本發(fā)明實(shí)施例中帶MCU的FPGA在FIFO為全異步時(shí)的結(jié)構(gòu)圖。在圖2中，本發(fā)明實(shí)施例在FIFO為全異步時(shí)的結(jié)構(gòu)圖包括:至少一個(gè)第一 FIFO為異步FIFO、邏輯模塊、第二異步FIFO、IXD模塊、IXD地址生成器及狀態(tài)機(jī)控制器。
[0026]帶微處理器MCU可擴(kuò)展的FPGA電子設(shè)備，包括上述各個(gè)模塊以及MCU、外部存儲器和顯示屏。
[0027]具體地，狀態(tài)機(jī)控制器在不同的狀態(tài)中使FPGA對外部存儲器進(jìn)行不同的操作。狀態(tài)機(jī)控制器需要控制的狀態(tài)包括:空閑狀態(tài)，即無操作；顯示輸出狀態(tài)，根據(jù)第二異步FIFO的空、滿狀態(tài)將外部存儲器中的數(shù)據(jù)讀入以供顯示輸出，從而保證顯示屏幕時(shí)刻有數(shù)據(jù)顯示；其他狀態(tài)，根據(jù)外部MCU的功能，產(chǎn)生相應(yīng)功能的第一 FIFO，根據(jù)對應(yīng)的第一 FIFO的空、滿狀態(tài)產(chǎn)生不同的請求，得到響應(yīng)后將第一 FIFO中的數(shù)據(jù)輸出到外部存儲器中。
[0028]顯示方法的要求是必須時(shí)刻保證屏幕的輸出，因此狀態(tài)機(jī)控制器優(yōu)先級最高的是第二異步FIFO的請求和響應(yīng)，剩下的狀態(tài)可以根據(jù)MCU的工作模式設(shè)置相應(yīng)的優(yōu)先級。
[0029]根據(jù)不同屏幕大小可配置顯示輸出模塊，該顯示輸出模塊包括IXD模塊和IXD地址生成器，通過對IXD模塊和IXD地址生成器的配置，可產(chǎn)生對應(yīng)屏幕的不同參數(shù)。
[0030]通常這些參數(shù)包括:pclk,DE (Data Enable,數(shù)據(jù)有效)，hsync (HorizontalSynchronsat1n,行同步)和 vsync (Vertical Synchronsat1n,場同步)。
[0031 ] 像素時(shí)鐘控制第二異步FIFO讀取外部存儲器中數(shù)據(jù)的速率，使所述數(shù)據(jù)經(jīng)IXD模塊按序輸出到顯示屏。其中pclk可以通過FPGA器件中的PLL(Phase-Locked Loop,鎖相環(huán))靈活的產(chǎn)生。
[0032]hsync和vsync在IXD模塊和IXD地址生成器模塊中以參數(shù)的方式定義，行同步和場同步控制顯示屏的有效視頻信號區(qū)間，使IXD地址生成器生成有效視頻信號的顯示地址，只把有效信號顯示數(shù)據(jù)存入到第二異步FIF0，最大限度提升系統(tǒng)效率使FPGA對外部存儲器帶寬的使用率達(dá)到最大化。
[0033]不同規(guī)格的屏幕對pclk的要求不同。因此對第二異步FIFO和IXD模塊采用異步設(shè)計(jì)，即通過pclk驅(qū)動，當(dāng)需要設(shè)計(jì)移植時(shí)，只需改變pclk的頻率和輸出參數(shù)(像素時(shí)鐘的頻率與顯示屏的分辨率有關(guān))即可完成方案移植，使該結(jié)構(gòu)的可移植性得到了大大的加強(qiáng)，在MCU帶時(shí)鐘時(shí)，可以配置相應(yīng)的第一 FIFO操作，這樣使得整個(gè)方法的可拓展移植性得到加強(qiáng)。通過這些顯示參數(shù)的設(shè)置，從而方便方案的移植，可以將方案移植到不同顯示參數(shù)的顯示屏上。
[0034]需要說明的是，根據(jù)不同的處理數(shù)據(jù)需求，外部存儲器也可以靈活的選擇。例如:靜態(tài)隨機(jī)存儲器Static Random Access Memory (SRAM),同步動態(tài)隨機(jī)存儲器SynchronousDynamic Access Memory (SDRAM),甚至雙倍數(shù)據(jù)動態(tài)隨機(jī)存儲器 Double Data RateSDRAM(DDRSDRAM)均可被用來當(dāng)做外部存儲器；顯示屏并不局限于LCD液晶屏，例如手機(jī)的OLED屏等，也可以作為顯示屏。
[0035]實(shí)施例二
[0036]圖3為本發(fā)明實(shí)施例二中帶MCU的FPGA在FIFO為同步整形化和同步時(shí)的結(jié)構(gòu)圖。在圖3中，MCU不帶時(shí)鐘，至少一個(gè)第一 FIFO是同步整形化加同步FIF0，系統(tǒng)還包括至少兩個(gè)寄存器，寄存器對MCU的數(shù)據(jù)進(jìn)行同步整形化處理后，將所述數(shù)據(jù)寫入到同步FIFO中。整形化是指將輸入的信號根據(jù)系統(tǒng)時(shí)鐘調(diào)整為脈沖信號。FPGA接收的信號先經(jīng)過多個(gè)寄存器將從來自較慢的時(shí)鐘域的控制信號和數(shù)據(jù)經(jīng)行多次采樣并進(jìn)行邏輯組合，完成同步整形化，將數(shù)據(jù)發(fā)送到第一 FIFO中。
[0037]以同步整形化和同步FIFO結(jié)構(gòu)中采用該顯示方法為例，外部MCU的模式分別有寫單點(diǎn)、八點(diǎn)、填充和搬移。寫單點(diǎn)模式為MCU每次操作時(shí)寫一個(gè)點(diǎn)。寫八點(diǎn)模式為MCU每次操作時(shí)連續(xù)寫八個(gè)點(diǎn)。因?yàn)镸CU不提供外部時(shí)