專利名稱：用于雙數(shù)據(jù)率定時的時鐘等待時間補償電路的制作方法
與集成電路有關(guān)的數(shù)據(jù)輸出轉(zhuǎn)移以與到該集成電路的系統(tǒng)時鐘同步的方式發(fā)生，這點是很重要的。所說的集成電路例如存儲器(動態(tài)隨機存取存儲器(DRAM)或靜態(tài)隨機存取存儲器(SRAM))或者其他定時要求嚴格的器件。經(jīng)常用時鐘對數(shù)據(jù)等待時間描述數(shù)據(jù)輸出與系統(tǒng)時鐘缺乏同步。
在過去通過應用延遲鎖相環(huán)(DLL)，已提出等待時間問題，DLL用

圖1的原理圖說明。在DLL中，相位比較器2控制延遲線4，從而使時鐘信號CKin和CKout之間的相位差為零。當信號CKin和CKout之間的延遲是K*T時，由延遲線4提供的時間延遲得以穩(wěn)定，此處T是時鐘信號CKin的周期，K是自然數(shù)。為清除時鐘對數(shù)據(jù)等待時間，早先的技術(shù)方案中通常參考時鐘的上升沿操作。對于時鐘下降沿的等待時間問題未被提出。因而，這種方案不適宜于雙數(shù)據(jù)率的應用，例如，有關(guān)雙數(shù)率同步動態(tài)隨機存取存儲器(DDR SDRAM)的應用。存在為雙數(shù)據(jù)率應用固有的時鐘對數(shù)據(jù)等待時間進行補償?shù)男枰?br> 圖1為常規(guī)延遲鎖相環(huán)路(DLL)的原理圖。
圖2為本發(fā)明最佳實施例的原理圖的說明。
圖3為圖2電路工作時的時序圖的說明。
參考號數(shù)和符號已預先附帶。
本發(fā)明通過實施兩個時鐘解決雙數(shù)據(jù)率時鐘對數(shù)據(jù)等待時間問題。兩個時鐘中，一個由系統(tǒng)時鐘的上升邊沿觸發(fā)，另一個由系統(tǒng)時鐘下降沿觸發(fā)。所說的被生成的兩個時鐘通過共用控制器的延遲線調(diào)節(jié)相位。
圖2是本發(fā)明的最佳實施例的原理圖的說明，其可由集成電路構(gòu)成。圖2中的電路使來自集成電路的數(shù)據(jù)輸出同輸入到集成電路的系統(tǒng)時鐘的上升和下降沿同步。這種電路適宜與雙數(shù)據(jù)率一起應用。接收機6接收系統(tǒng)時鐘信號CLK，產(chǎn)生兩個時鐘信號分別為CLK1和CLK2,CLK1和CLK2給入到各自的延遲線4和延遲線5，延遲線4同相位比較器2一起構(gòu)成延遲鎖相環(huán)(DLL)。延遲線4可以由有源的或無源的可變阻抗電路構(gòu)成，或者它能由微型電子計算機、微型控制器或數(shù)字信號處理器派生得到。在其最佳實施例中，接收機6包含兩個常規(guī)的單穩(wěn)態(tài)多諧振蕩器電路或單觸發(fā)電路，一個電路由系統(tǒng)時鐘上升沿觸發(fā)，另一個電路由系統(tǒng)時鐘下降沿觸發(fā)。單穩(wěn)多諧振蕩器電路或單觸發(fā)電路可如同具有一個穩(wěn)態(tài)的觸發(fā)器那樣來實現(xiàn)。延遲R是濾及接收機6的傳播延遲。延遲D是涉及包含驅(qū)動器8和或門10的驅(qū)動器電路7的傳播延遲。延遲元件12經(jīng)一DLL環(huán)(它包括經(jīng)過元件2、4和12的路徑)。通過在環(huán)中引入相位延遲τ=R+D提供補償。當同步被達到時，輸出信號相對于給入時鐘的延遲是K*T。于是，進入驅(qū)動器7的信號相對于輸入時鐘的延遲是K*T-D，此處D是驅(qū)動器7的傳播延遲。相位比較器2不需要輸出相位補償產(chǎn)生的數(shù)據(jù)到延遲線4和5，那時由相位比較器2比較輸入的相位引起相位比較器2的輸入端14上的信息相對于相位比較器2輸入端16的信息有K*T的延遲。(在輸入端16上的R延遲以及在輸入端14上τ+K*T-D=R+D+K*T-D=R+K*T)假如這個關(guān)系不存在，經(jīng)來自相位比較器2輸出端18的控制信號的作用相位比較器2使延遲線4增加或減小與延遲線4有關(guān)的延遲，以便達到在輸入端14和16上上述的R延遲條件。延遲線4和5輸出在延遲線4和5的輸入端上的各自的時移型式的時鐘信號(例如CLK1′是CLK1的時移型式，CLK2′是CLK2的時移型式)。包含時鐘信號CLK1′和CLK2′相或的邏輯電路產(chǎn)生一個對驅(qū)動器8的輸入，驅(qū)動器8亦接收來輸出端數(shù)據(jù)9的輸入，產(chǎn)生數(shù)據(jù)信號DQ。
圖2電路工作時的時序圖示于圖3。圖3中，前述的整數(shù)K被假定為1。因為來自輸出端18的同樣的控制信號被用來控制延遲線4和5(并因為延遲線4和5的各自的結(jié)構(gòu)基本上是相同的)時鐘信號CLK1和CLK2之間的延遲保持恒定。此外，假定涉及時鐘CLK1和CLK2的偽時鐘占空度(按從時鐘CLK1的上升沿到時鐘CLK2上升沿的時間除以CLK1或CLK2的周期來定義)，由圖2電路而被保持等于系統(tǒng)時鐘CLK的占空度。該時鐘占空度被定義為時鐘信號上升時間除以時鐘周期。如圖3所示，時鐘信號CLK1被跟隨一個時鐘延遲R的系統(tǒng)時鐘CLK上升沿所觸發(fā)，而時鐘信號CLK2被系統(tǒng)時鐘CLK的下降沿觸發(fā)。時鐘信號CLK1′以這樣方式被觸發(fā)，即使CLK1′上升沿和緊隨的系統(tǒng)時鐘的上升沿之間的延遲精確地為輸出驅(qū)動器的延遲D。如從CLK1波形到CLK1′波形的因果關(guān)系箭頭所示，信號CLK1觸發(fā)跟隨一個延遲時間的信號CLK1′，該延遲時間等于由延遲線4所貢獻的時鐘延遲。同樣，從時鐘信號CLK2到時鐘信號CLK2＇的因果關(guān)系箭頭說明信號CLK2觸發(fā)跟隨一個延遲時間的信號CLK2′，該延遲時間也等于延遲線5貢獻的時間延遲。數(shù)據(jù)信號DQ包含與此有關(guān)的應用數(shù)據(jù)輸出，例如來自DRAM的數(shù)據(jù)。如圖3中的因果關(guān)系箭頭所示，信號DQ上的數(shù)據(jù)變化分別由時鐘信號CLK1＇和CLK2＇的上升沿觸發(fā)。時鐘CLK1′和時鐘CLK2′的上升沿之間的距離與時鐘CLK1的上升沿和時鐘CLK2的上升沿之間的距離是相同的。于是，關(guān)于時鐘CLK1′和CLK2′的偽時鐘占空度(定義為從時鐘CLK1′的上升沿到時鐘CLK2′的上升沿的時間除以CLK1′或CLK2′的周期)由圖2的電路保持，使得等于系統(tǒng)時鐘CLK的時鐘占空度。如此，上述發(fā)明能用于使輸出數(shù)據(jù)的傳輸同步于給定集成電路上系統(tǒng)時鐘CLK的上升沿或下降沿。例如，DQ上的變化與系統(tǒng)時鐘CLK的上升沿和下降沿同步。該變化定時清楚地由數(shù)據(jù)選通信號DQS說明，DQS代表如由信號CLK1′和CLK2′引起的那樣的在信號DQ上的定時變化的波形。數(shù)據(jù)選通信號DQS的產(chǎn)生對應于，例如，數(shù)據(jù)在DDR SDRAM的集成電路引腳上成為有效的時刻。因此，該DQS信號(一個這樣的信號涉及多個輸出，例如16個輸出)能夠被控制器用于更準確地設(shè)置數(shù)據(jù)有效窗口，和再同步來自多個集成電路，例如雙聯(lián)機存儲器模塊的數(shù)據(jù)。
雖然在此參考最佳實施例以及某些已描述的比較方案對本發(fā)明已進行了詳細描述，但是要理解到，它僅作為舉例說明，不被認為是有局限的意思。還要理解到，本發(fā)明的實施例和另外的實施例的許多細節(jié)變化對于本專業(yè)技術(shù)人員來說是明顯的，并且可參考本說明書由他們做出。還要預料的是，所有這些變化和另外的實施例都包含在下面權(quán)利要求的本發(fā)明的精神和真實范圍之內(nèi)。
權(quán)利要求
1．用于與至少一個集成電路相關(guān)聯(lián)的系統(tǒng)的時鐘對數(shù)據(jù)等待時間補償電路包括一個接收機，所說的接收機是可用來接收一系統(tǒng)時鐘信號和輸出第一時鐘信號和第二時鐘信號；延遲電路是可用來接受所說的第一和第二時鐘信號和輸出相對于所說的第一和第二時鐘信號的時移時鐘信號；和一相位比較器，可用來控制所說延遲線電路，與在所說的第一和第二時鐘信號以及所說的第一和第二時鐘信號相對應的所說的時移信號之間的相移的檢測有關(guān)。
2．按權(quán)利要求1的數(shù)據(jù)對時鐘等待時間補償電路，其更進一步包括具有一個輸出和至少一個輸入的邏輯電路，所說的邏輯電路可用來接收來自所說的延遲電路的所說的時移信號。
3．按權(quán)利要求2的數(shù)據(jù)對時鐘等待時間補償電路，其進一步包含一驅(qū)動器，驅(qū)動器有連接到所說邏輯電路輸出端的第一輸入端和可接收數(shù)據(jù)的第二輸入端，所說的驅(qū)動器可用來輸出所說數(shù)據(jù)，以致它可被與所說的系統(tǒng)時鐘的上升沿和下降沿同步。
4．按權(quán)利要求1的數(shù)據(jù)對時鐘等待時間補償電路，其中所說的接收機包含至少一個單穩(wěn)態(tài)多諧振蕩器電路。
5．按權(quán)利要求1的數(shù)據(jù)對時鐘等待時間補償電路，其中所說的延遲電路包括由以下電路組成的電路可變無源阻抗電路；可變有源阻抗電路；微控制器電路；微型電子計算機電路；數(shù)字信號處理電路；或者它們的組合。
6．一同步的隨機存取存儲器集成電路芯片，其包括權(quán)利要求1中列舉的時鐘等待時間補償電路。
7．一同步的隨機存取存儲器系統(tǒng)，包括許多按權(quán)利要求6所列舉的存儲器集成電路芯片，在每個補償電路上包括所說的可用于產(chǎn)生數(shù)據(jù)選通信號的集成電路芯片，所說的存儲器系統(tǒng)包括一個控制器用在同步來自所說的多個集成電路芯片的數(shù)據(jù)方面。
8．用于系統(tǒng)的時鐘等待時間補償?shù)姆椒?，包括產(chǎn)生第一時鐘信號和第二時鐘信號以響應系統(tǒng)時鐘的上升和下降沿；在所說信號傳播時間之后，通過可調(diào)節(jié)電路處理和傳播所說的第一和第二時鐘信號；以及在所說傳播時間之后，在用所說用于調(diào)節(jié)的電路傳播通過和處理之前和后，響應至少所說第一和第二時鐘信號之一的相位比較，控制所說傳播時間的調(diào)節(jié)。
9．按權(quán)利要求8的方法，其更進一步包括在所說傳播之后，在傳播通過所說可調(diào)節(jié)的電路之后，用布爾邏輯更進一步處理所說的第一和第二信號，并應用布爾邏輯處理的第一和第二信號將數(shù)據(jù)與所說的系統(tǒng)時鐘信號的所說的上升和下降沿同步。
全文摘要
提供一種時鐘等待時間電路、方法和系統(tǒng)，它使數(shù)據(jù)按照系統(tǒng)時鐘的上升沿和下降沿同步。
文檔編號G06F1/06GK1238485SQ9910719
公開日1999年12月15日 申請日期1999年6月9日 優(yōu)先權(quán)日1998年6月9日
發(fā)明者J·M·多爾圖, A·M·楚 申請人:西門子公司, 國際商業(yè)機器公司