專利名稱：存儲器替代方法及其裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲器替代方法及其裝置，用于在執(zhí)行由外部載入程序的高速中央處理器系統(tǒng)中以快速靜態(tài)隨機(jī)可讀寫存儲器替代各類高速只讀存儲器。
按，現(xiàn)今中央處理器系統(tǒng)在執(zhí)行由外部載入的程序時，用以儲存程序的存儲器一般可為各類只讀存儲器(ROM)，而隨著中央處理器技術(shù)的快速發(fā)展，中央處理器的執(zhí)行速度愈來愈快，如即時處理數(shù)字信號的中央處理器(Digital SignalProcessor，簡稱DSP)等，這些處理器對所配置的存儲器的讀取時間一般均要求小于25納秒或更快，然而，高速的只讀存儲器(ROM)不僅價格昂貴，且由于使用量較小，故在市面上一般較難購得。
目前，在高速中央處理器系統(tǒng)中執(zhí)行由全部載入的程序時，倘已盡可能選取了較快速的只讀存儲器(ROM)，但若該只讀存儲器的讀取時間仍然不夠時，只得藉由在該高速中央處理器的執(zhí)行程序中加入“等待”的指令，以降低該高速中央處理器的讀取速度，以適應(yīng)低速的只讀存儲器(ROM)。在這種傳統(tǒng)的變通處理方法中，不僅所選取的高速只讀存儲器(ROM)不易采購，且其零件價格又相當(dāng)昂貴，且當(dāng)所選取的快速只讀存儲器的讀取時間無法滿足高速中央處理器的要求時，該高速中央處理器的高速處理性能即無法充分予以利用。
有鑒于前述傳統(tǒng)高速中央處理器系統(tǒng)在執(zhí)行由外部載入的程序時，所配置的快速只讀存儲器的讀取時間無法滿足高速中央處理器要求的缺失，發(fā)明人研究出一種無須藉助使用高速只讀存儲器(ROM)，即可滿足高速中央處理器的要求，并在不降低處理性能的前提下，有效提高由外部載入程序的執(zhí)行效率的方法，期藉由本發(fā)明的方法及其裝置，令使用者僅需采用習(xí)知的廉價快速靜態(tài)隨機(jī)可讀寫存儲器(AMSR)，即可滿足高速中央處理器在執(zhí)行由外部載入程序時，對于存儲器的讀取時間的要求。
本發(fā)明主要是在高速中央處理器系統(tǒng)中，藉增設(shè)一個或利用原系統(tǒng)中的低速中央處理器及相關(guān)的低速只讀存儲器(ROM)、快速靜態(tài)隨機(jī)可讀存寫存儲器(SRAM)…等，利用該低速中央處理處理器控制該快速靜態(tài)隨機(jī)可讀寫存儲器與其系統(tǒng)總線的連接狀態(tài)，以自低速只讀存儲器中將預(yù)先存放的高速中央處理器的程序代碼全部拷貝至快速靜態(tài)隨機(jī)可讀寫存儲器中，然后該低速中央處理器再輸出另一控制信號，令該快速靜態(tài)隨機(jī)可讀寫存儲器的總線與該低速中央處理器隔離，而與該高速中央處理器的系統(tǒng)總線相連接，如此，當(dāng)該低速中央處理器發(fā)出一重置信號時，該高速中央處理器即可開始執(zhí)行該快速靜態(tài)隨機(jī)可讀寫存儲器中的由外部載入的程序。


圖1所示為傳統(tǒng)方法的硬件連接示意圖；圖2所示為本發(fā)明方法的硬件連接示意圖；圖3所示為本發(fā)明的低速中央處理器的程序流程示意圖。
本發(fā)明針對高速中央處理器系統(tǒng)在執(zhí)行由外部載入的程序時，以快速靜態(tài)隨機(jī)為讀寫存儲器(SRAM)替代各類高速只讀存儲器(ROM)的方法及其裝置，茲為令本發(fā)明的設(shè)計理念能在此作一清晰明確的說明，僅以一DSP的高速中央處理器為實施例，詳細(xì)說明如下，但，在本發(fā)明實施時，其構(gòu)成及應(yīng)用并不局限于該實施例按，DSP的高速中央處理器是一種即時處理數(shù)字信號的中央處理器(DigitalSignal processor，簡稱DSP)。參閱圖1所示，這種處理器對所配置的存儲器的讀取時間一般均要求小于25納秒或更快，主要用于對模擬信號進(jìn)行pu時分析處理，而一般習(xí)用的DSP的高速中央處理系統(tǒng)的電路構(gòu)造主要包含高速只讀存儲器(可為一EPROM晶片)1及DSP高速中央處理器2，其中高速只讀存儲器1為讀取速度為25納秒的晶片，以CYPRESS公司所生產(chǎn)的編號CY7C271A-25WC的晶片為例，其目前的售價達(dá)US ＄ 48。
參閱圖2所示，本發(fā)明的高速中央處理系統(tǒng)中主要包含低速中央處理器3、DSP中央處理器4、低速只讀存儲器(可為一EPROM晶片)5、快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6及用于隔離中央處理器3與DSP中央處理器4間總線的三態(tài)緩沖器7、8、9、10，其中DSP中央處理器4可為16位元高速的DSP晶片，其要求的存儲器速度應(yīng)不大于25納秒，該系統(tǒng)的低速中央處理器3及低速只讀存儲器(EPROM)5在習(xí)用的高速中央處理系統(tǒng)中用于執(zhí)行系統(tǒng)控制，低速只讀存儲器(EPROM)5可采用一般常速度為150納秒編號為27C512等的只讀存儲器(EPROM)，其讀取時間可大于150納秒；快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6可采用如WINBOND公司生產(chǎn)的編號W24257-15的晶片，其價格低于US ＄ 1；而三態(tài)緩沖器7、8、9、10可采用極為常見的編號74LS244等產(chǎn)品。由于，在本發(fā)明的實施例系統(tǒng)中，DSP中央處理器4上設(shè)有總線懸掛控制端HOLD，故可省去如圖2中虛線框內(nèi)所述的三態(tài)緩沖器9、10。
本發(fā)明的實施例系統(tǒng)執(zhí)行前，先將該DSP中央處理器4的程序代碼儲存至只讀存儲器5的某一段地址中，當(dāng)系統(tǒng)啟動時，低速中央處理器3先發(fā)出令HOLD有效的控制信號，并將其傳送至DSP中央處理器4的總線懸掛控制端HOLD，令通過系統(tǒng)總線(即數(shù)據(jù)總線DATA BUS1及地址總線ADDRESS BUS1)傳送至DSP中央處理器4的數(shù)據(jù)、地址及控制等信號全部被設(shè)定成高阻抗?fàn)顟B(tài)，使DSP中央處理器4脫離與系統(tǒng)總線DATA BUS1及ADDRESS BUS1的連線狀態(tài)；同時，低速中央處理器3發(fā)出令BCS有效的控制信號，并將該控制信號BCS傳送至三態(tài)緩沖器7、8的片選端，令傳送至三態(tài)緩沖器7、8的片選端被選通，使低速中央處理器3的系統(tǒng)總線DATA BUS2、ADDRESS BUS2可與該快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6相連接。
然后，該低速中央處理器3再自該只讀存儲器5中將預(yù)先存放的DSP中央處理器4的程序代碼讀出，并寫入快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6，待DSP中央處理器4的程序完全寫入快速靜態(tài)隨機(jī)可讀與存儲器(SRAM)6后，低速中央處理器3再發(fā)出令BCS無效的控制信號，并將該控制信號傳送至三態(tài)緩沖器7、8的片選端，令其不被選通，使該快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6脫離低速中央處理器3的系統(tǒng)總線DATA BUS2、ADDRESS BUS2；同時，該低速中央處理器3發(fā)出令HOLD無效的控制信號，并將該控制信號傳送至DSP中央處理器4的總線懸掛控制端HOLD，令傳送到DSP中央處理器4的數(shù)據(jù)、地址及控制等信號全部被設(shè)定為低阻抗，使快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6可連接至DSP中央處理器4的系統(tǒng)總線DATA BUS1、ADDRESS BUS1上。
此時，由于DSP中央處理器4的程序已完全寫入快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6中，且快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6及DSP中央處理器4均已脫離該低速中央處理器3的系統(tǒng)總線DATA BUS2、ADDRESS BUS2，而藉系統(tǒng)總線DATA BUS1、ADDRESS BUS1，成為彼此相連線的獨立單元。故在低速中央處理器3對DSP中央處理器4發(fā)出RESET信號，令其復(fù)位后，DSP中央處理器4即可正常執(zhí)行由外部載入快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6中的程序。因此，由DSP中央處理器4的立場觀之，快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6的作用實與圖1所示的高速只讀存儲器1無異。
本發(fā)明的各構(gòu)成單元，在系統(tǒng)實施時，其動作流程如下，參閱圖3所示1)本發(fā)明的系統(tǒng)啟動后，低速中央處理器3將執(zhí)行系統(tǒng)程序，對各構(gòu)成單元設(shè)定初始化、變量、源地址及目標(biāo)地址指針等初始值，此時，源地址指針指向低速只讀存儲器(EPRPM)5中預(yù)先存放該DSP中央處理器4的程序代碼的地址起始處，而且標(biāo)地址指針則指向快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6的起始地址；2)低速中央處理器3輸出控制信號HOLD及BCS，令三態(tài)緩沖器9、10選通無效，切斷DSP與系統(tǒng)總線的連接，同時選通三態(tài)緩沖器7、8，令快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6與低速中央處理器3的總線相連接；3)低速中央處理器3自低速只讀存儲器(EPROM)5中將預(yù)先存放的DSP中央處理器4的程序代碼拷貝至快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6中，每次循環(huán)拷貝一個BYTE；4)低速中央處理器3改變源地址及目標(biāo)地址指針，令二者均指向下一個地址；5)低速中央處理器3比較源地址指針是否到達(dá)低速只讀存儲器(EPROM)5中存放DSP中央處理器4程序代碼的結(jié)束地址，以確認(rèn)完成全部拷貝；6)低速中央處理器3再輸出令HOLD及BCS無效的控制訊號，使三態(tài)緩沖器7、8選通信號無效，同時選通三態(tài)緩沖器9、10，令快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6的總線與低速中央處理器3隔離，而連接至DSP中央處理器4的系統(tǒng)總線上；7)低速中央處理器3發(fā)出控制信號RESET，令DSP中央處理器4開始執(zhí)行快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)6中的由外部載入的程序。
如此，即完成由低速中央處理器3轉(zhuǎn)移DSP中央處理器4程序的全部流程。
在上述本發(fā)明的實施例系統(tǒng)中，若DSP中央處理器4不具有總線懸掛控制端HOLD時，僅須將圖2所示虛線框內(nèi)的三態(tài)緩沖器9、10的片選端連接至中央處理器3的HOLD控制線即可，如此，將對DSP中央處理器的總線響應(yīng)時間造成少許延遲。
由于，快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)的存取時間已可達(dá)到5～7納秒，市場上有較多不同容量及速率類型的快速靜態(tài)隨機(jī)可讀寫存儲器(SRAM)可供選擇；而中央處理器、低速只讀存儲器(ROM)、及三態(tài)緩沖器都很普通，且價格低廉，因此本發(fā)明所設(shè)計的整個系統(tǒng)應(yīng)極易構(gòu)成，此外，在本發(fā)明所述的系統(tǒng)中，即使原系統(tǒng)中沒有中央處理器3、低速只讀存儲器(EPROM)5，而須另外增加中央處理器3、低速只讀存儲器(EPROM)5，該系統(tǒng)的構(gòu)成成本亦遠(yuǎn)低于如圖1所示利用傳統(tǒng)方法所構(gòu)成的系統(tǒng)成本。
以上所述，僅為本發(fā)明較佳實施例，但，本發(fā)明所主張的權(quán)利范圍，并不局限于此，按凡熟悉該技術(shù)者，依據(jù)本發(fā)明所揭露的技術(shù)內(nèi)容，可輕易思及的等效變化，均應(yīng)屬不脫離本發(fā)明的保護(hù)范疇。
權(quán)利要求
1．一種存儲器替代方法，用于在執(zhí)行由外部載入程序的高速中央處理器系統(tǒng)中以快速靜態(tài)隨機(jī)可讀寫存儲器替代各類高速只讀存儲器，其特征在于，該方法包括下列步驟1)系統(tǒng)啟動后，低速中央處理器將執(zhí)行系統(tǒng)程序，對各構(gòu)成單元設(shè)定初始值，并輸出一控制信號，令快速靜態(tài)隨機(jī)可讀寫存儲器與該低速中央處理器的總線相連接；2)該低速中央處理器將自一低速只讀存儲器中將預(yù)先存放的一高速中央處理器的程序代碼逐一拷貝至該快速靜態(tài)隨機(jī)可讀寫存儲器中，直到完成全部拷貝為止；3)該低速中央處理器再輸出另一控制信號，令該快速靜態(tài)隨機(jī)可讀寫存儲器的總線與該低速中央處理器隔離，而連接至該高速中央處理器的系統(tǒng)總線上；4)該低速中央處理器發(fā)出一重置控制信號，令該高速中央處理器開始執(zhí)行該快速靜態(tài)隨機(jī)可讀寫存儲器中的由外部載入的程序。
2．如權(quán)利要求1所述的方法，其特征在于，該方法還包括該低速中央處理器可藉輸出一控制信號，同時選通或不選通一組以上的三態(tài)緩沖器，使該低速中央處理器的系統(tǒng)總線可與該快速靜態(tài)隨機(jī)可讀寫存儲器相連接或相隔離。
3．如權(quán)利要求1所述的方法，其特征在于，該方法還包括該低速中央處理器可藉輸出一控制信號，同時選通或不選通一組以上的三態(tài)緩沖器，使該高速中央處理器的系統(tǒng)總線可與該快速靜態(tài)隨機(jī)可讀寫存儲器相連接或相隔離。
4．如權(quán)利要求1、2或3所述的方法，其特征在于，該系統(tǒng)總線指該低速中央處理器及該高速中央處理器的數(shù)據(jù)總線及地址總線。
5．如權(quán)利要求2或3所述的方法，其特征在于，該三態(tài)緩沖器可藉在該高速中央處理器上設(shè)一總線懸掛控制端予以取代，使該低速中央處理器可藉輸出一控制信號，令該高速中央處理器的系統(tǒng)總線與該快速靜態(tài)隨機(jī)可讀寫存儲器相連接或隔離。
6．如權(quán)利要求2或3所述的方法，其特征在于，該高速中央處理器可為一DSP中央處理器。
7．如權(quán)利要求2或3所述的方法，其特征在于，該低速只讀存儲器可為一EPROM、PROM、MASK ROM或FLASH。
8．如權(quán)利要求2或3所述的方法，其特征在于，該快速靜態(tài)隨機(jī)可讀寫存儲器可為一SRAM晶片。
9．一種存儲器替換裝置，用于在執(zhí)行由外部載入程序的高速中央處理器系統(tǒng)中以快速靜態(tài)隨機(jī)可讀寫存儲器替代各類高速只讀存儲器，其特征在于，該裝置包括低速中央處理器，用以執(zhí)行系統(tǒng)程序，對各構(gòu)成單元設(shè)定初始值，該處理器分別藉由系統(tǒng)總線、重置線及控制線與低速只讀存儲器、高速中央處理器及至少一組以上的三態(tài)緩沖器相連接；低速只讀存儲器，用以預(yù)先儲存該高速中央處理器的程序代碼；快速靜態(tài)隨機(jī)可讀寫存儲器，用以儲存自該低速只讀存儲器拷貝的該高速中央處理器的程序代碼，并通過至少一組以上的三態(tài)緩沖器分別與該低速中央處理器及高速中央處理器的系統(tǒng)總線相連接；高速中央處理器，用以執(zhí)行該快速靜態(tài)隨機(jī)可讀寫存儲器中的由外部載入的程序；系統(tǒng)啟動時，該低速中央處理器將經(jīng)由控制線輸出一控制信號，令該三態(tài)緩沖器使該快速靜態(tài)隨機(jī)可寫存儲器與該低速中央處理器的總線相連接，并隔離該高速中央處理器，以將預(yù)先存放其中的程序代碼全部拷貝至該快速靜態(tài)隨機(jī)可讀寫存儲器中；然后該低速中央處理器再輸出另一控制信號，令該三態(tài)緩沖器使該快速靜態(tài)隨機(jī)可讀寫存儲器的總線與該低速中央處理器隔離，而與該高速中央處理器的系統(tǒng)總線相連接；當(dāng)該低速中央處理器經(jīng)由重置線輸出一重置信號時，該高速中央處理器即開始執(zhí)行該快速靜態(tài)隨機(jī)可讀寫存儲器中的由外部載入的程序。
10．如權(quán)利要求9所述的裝置，其特征在于，該系統(tǒng)總線指該低速中央處理器及該高速中央處理器的數(shù)據(jù)總線及地址總線。
11．如權(quán)利要求9或10所述的裝置，其特征在于，該三態(tài)緩沖器可藉在該高速中央處理器上設(shè)一總線懸掛控制端予以取代，使該低速中央處理器可藉輸出一控制信號，令該高速中央處理器的系統(tǒng)總線與該快速靜態(tài)隨機(jī)可讀寫存儲器相連接或相隔離。
12．如權(quán)利要求9或10所述的裝置，其特征在于，該高速中央處理器可為一DSP中央處理器。
13．如權(quán)利要求9或10所述的裝置，其特征在于，該低速只讀存儲器可為一EPROM、PROM、MASK ROM或FLASH。
14．如權(quán)利要求9或10所述的裝置，其特征在于，該快速靜態(tài)隨機(jī)可讀寫存儲器可為一SRAM晶片。
全文摘要
本發(fā)明涉及存儲器替代方法和裝置,用于在執(zhí)行由外部載入程序的高速中央處理器系統(tǒng)中以快速靜態(tài)隨機(jī)可讀寫存儲器替代各類高速只讀存儲器,藉增設(shè)一個或利用原系統(tǒng)中的低速中央處理器,令高速中央處理器的程序代碼可預(yù)先暫存于低速只讀存儲器中,并在系統(tǒng)啟動后,由該低速中央處理器將該高速中央處理器的程序代碼完整地拷貝至快速靜態(tài)隨機(jī)可讀寫存儲器中,以在該高速中央處理器復(fù)位后,可立即執(zhí)行快速靜態(tài)隨機(jī)可讀寫存儲器中的程序。
文檔編號G06F12/00GK1205477SQ9811611
公開日1999年1月20日 申請日期1998年7月16日 優(yōu)先權(quán)日1998年7月16日
發(fā)明者張景嵩, 張輝 申請人:英業(yè)達(dá)股份有限公司