專利名稱：用以保持高速緩沖存儲(chǔ)器完整性的方法與裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及維護(hù)一種計(jì)算系統(tǒng)中高速緩沖存貯器數(shù)據(jù)完整性的方法和裝置，這個(gè)計(jì)算系統(tǒng)包括一個(gè)中央處理器(CPU)和與此相關(guān)聯(lián)的高速緩沖存貯器，隨機(jī)存取存貯器(RAM)，只讀存貯器(ROM)，以及一個(gè)控制CPU與上述存儲(chǔ)器間協(xié)調(diào)的局部存貯控制器。更具體地，本發(fā)明涉及維護(hù)一種計(jì)算機(jī)系統(tǒng)(如上所述的那種系統(tǒng))中高速緩沖存貯器完整性的方法和裝置，這種系統(tǒng)支持ROM到RAM映射的操作方式，且在允許ROM到RAM方式的映射時(shí)，執(zhí)行一個(gè)CPU對(duì)ROM的寫(xiě)操作。
眾所周知的計(jì)算機(jī)系統(tǒng)，如IBM PS/2 Model70個(gè)人計(jì)算系統(tǒng)，支持從ROM到RAM的映射以改進(jìn)系統(tǒng)的運(yùn)行速度。術(shù)語(yǔ)IBM和IBM PS/2是國(guó)際商用機(jī)器公司的注冊(cè)商標(biāo)。
在一個(gè)計(jì)算機(jī)中執(zhí)行“探測(cè)(Snoop)”操作也為眾所周知，這種操作(如在這里定義的)由一個(gè)系統(tǒng)設(shè)備執(zhí)行以查尋一個(gè)或一組預(yù)先定義信號(hào)的出現(xiàn)(或相反，未出現(xiàn))。例如，在一個(gè)包括高速緩沖存貯器的計(jì)算機(jī)系統(tǒng)中，由局部存貯控制器啟動(dòng)探測(cè)周期以查尋對(duì)主存的外部寫(xiě)操作(如，由外部總線控制器執(zhí)行的寫(xiě)操作)，這涉及特定存貯控制器控制下的一個(gè)高速緩沖存貯器的數(shù)據(jù)。如果在一個(gè)局部存貯控制器探測(cè)周期內(nèi)發(fā)現(xiàn)了這種寫(xiě)操作，此控制器將作出已定的答復(fù)向局部CPU發(fā)一個(gè)無(wú)效信號(hào)和高速緩沖存貯器地址信號(hào)使得相應(yīng)的高速緩沖存貯器的入口被局部CPU宣布無(wú)效。
但是，據(jù)我們所知，沒(méi)有這樣的計(jì)算機(jī)系統(tǒng)(1)支持ROM到RAM的映射并且(2)如果在啟動(dòng)所述映射期間執(zhí)行CPU對(duì)ROM的寫(xiě)操作時(shí)(這個(gè)系統(tǒng))將保護(hù)數(shù)據(jù)不被破壞。雖然一個(gè)寫(xiě)ROM操作不能修改ROM內(nèi)容，但是如果在CPU對(duì)ROM的寫(xiě)操作之前把ROM數(shù)據(jù)映射到RAM上且存在高速緩沖存貯器內(nèi)等待存取，那么在執(zhí)行CPU到ROM的寫(xiě)操作時(shí)存在非常明顯的可能性建立無(wú)效高速緩沖存貯器數(shù)據(jù)。存在這種可能性是因?yàn)槊總€(gè)CPU一般都負(fù)責(zé)修改任何與此處理器關(guān)聯(lián)的高速緩沖存貯器中的數(shù)據(jù)，使非現(xiàn)有高速緩沖存貯器數(shù)據(jù)值無(wú)效等。
因此，希望提供方法和裝置以確保在ROM映射到RAM期間執(zhí)行CPU寫(xiě)ROM操作時(shí)高速緩沖存貯器中數(shù)據(jù)的完整性。還需要這種方法和裝置只需現(xiàn)有系統(tǒng)部件(存貯控制器，CPU等)就可實(shí)施，不需要在計(jì)算機(jī)系統(tǒng)中另加硬件。
而且，希望所考慮的方法和裝置可在執(zhí)行必要的功能以維護(hù)高速緩沖存貯器完整性的同時(shí)，并行執(zhí)行CPU到ROM的寫(xiě)操作。
進(jìn)一步希望，利用一個(gè)與已定CPU相關(guān)的存貯控制器執(zhí)行探測(cè)循環(huán)操作，使得該CPU(具有映射到RAM的ROM)所執(zhí)行的ROM寫(xiě)操作被檢測(cè)出來(lái)。
進(jìn)一步地，希望上述查尋CPU寫(xiě)ROM操作的探測(cè)循環(huán)能與現(xiàn)有使高速緩沖存貯器入口無(wú)效的信號(hào)協(xié)議一起使用，使得此計(jì)算機(jī)系統(tǒng)的整體設(shè)計(jì)和復(fù)雜性不會(huì)因執(zhí)行所需使高速緩沖存貯器無(wú)效的過(guò)程而改變。
本發(fā)明的主要目的是提供一種方法與裝置以確保在ROM映射到RAM操作方式期間，CPU對(duì)ROM執(zhí)行寫(xiě)操作時(shí)，高速緩存的數(shù)據(jù)完整性。
本發(fā)明的另一目的是提供方法與數(shù)置以檢測(cè)當(dāng)計(jì)算機(jī)系統(tǒng)支持的并以為是可行的從ROM到RAM態(tài)映射時(shí)的CPU對(duì)ROM的寫(xiě)操作。
本發(fā)明的另一目的是提供方法和裝置，這種方法和裝置在ROM被映射到RAM期間執(zhí)行CPU寫(xiě)ROM操作時(shí)，利用現(xiàn)有使高速緩沖存貯器的入口無(wú)效的信號(hào)協(xié)議來(lái)維護(hù)高速緩沖存貯器的完整性。
本發(fā)明的另一目的是能采用局部存貯控制器來(lái)執(zhí)行本發(fā)明所考慮的功能，這是通過(guò)在這種存貯器中實(shí)施一個(gè)探測(cè)周期以查尋ROM被映射到RAM時(shí)的CPU寫(xiě)ROM操作來(lái)實(shí)現(xiàn)的。
根據(jù)本發(fā)明，當(dāng)CPU執(zhí)行一個(gè)寫(xiě)ROM空間的操作，同時(shí)啟動(dòng)ROM到RAM的映射時(shí)，通過(guò)一條局部總部線與此CPU相連的局部存貯控制器(1)實(shí)施一個(gè)探測(cè)周期以查尋CPU寫(xiě)ROM操作，且如果查到這種操作，(2)向CPU發(fā)一個(gè)高速緩沖存貯器的無(wú)效信號(hào)。CPU用這個(gè)無(wú)效信號(hào)，和已在局部總線上的無(wú)效地址(CPU指出的ROM寫(xiě)地址)一起，使得與CPU寫(xiě)ROM操作所定主存地址對(duì)應(yīng)的任何高速緩沖存貯器的數(shù)據(jù)入口無(wú)效。無(wú)效發(fā)生在寫(xiě)操作進(jìn)行期間。
本發(fā)明具有下面特色，這種方法和裝置在ROM映射到RAM期間CPU執(zhí)行寫(xiě)ROM操作時(shí)，在支持ROM到RAM映射操作方式的計(jì)算系統(tǒng)中維護(hù)高速緩沖存貯器的完整性。
本發(fā)明的另外的特征包括實(shí)施和應(yīng)用一個(gè)存貯控制器的探測(cè)周期來(lái)查尋在啟動(dòng)從ROM到RAM映射操作方式的期間的CPU寫(xiě)ROM操作;如果在ROM被映射到RAM期間查到一個(gè)CPU寫(xiě)RAM操作，則利用上述存貯控制器發(fā)出高速緩沖存貯器入口無(wú)效的信號(hào);無(wú)論何時(shí)局部存貯控制器向CPU發(fā)出上述無(wú)效信號(hào)，CPU可利用在局部總線上的地址信號(hào)(CPU執(zhí)行寫(xiě)ROM操作時(shí)存在此的)來(lái)確定置無(wú)效的與高速緩存相關(guān)的任何入口地址。
在閱讀下述詳細(xì)的描述及其附圖后，熟悉本領(lǐng)域的人將承認(rèn)這些和其它目的和特征。


圖1是實(shí)施本發(fā)明的個(gè)人計(jì)算機(jī)的透視圖。
圖2是圖1的個(gè)人計(jì)算機(jī)某些元件的分解圖。
圖3是圖1和圖2所示個(gè)人計(jì)算機(jī)系統(tǒng)的框圖，它詳細(xì)描繪了一種可較好應(yīng)用的本發(fā)明的計(jì)算機(jī)體系結(jié)構(gòu)。
圖4是如圖3所示的、對(duì)解釋本發(fā)明原理有用的計(jì)算機(jī)系統(tǒng)特殊部分的簡(jiǎn)略框圖。具體地，圖4圖示了CPU、與此相聯(lián)的高速緩沖存貯器以及ROM和RAM之間的互連，其中利用一個(gè)局部存貯控制器來(lái)管理CPU和上述存貯器間的合作。
圖5顯示了利用本發(fā)明的技術(shù)，具有探測(cè)循環(huán)功能的局部存貯控制器的主要功能的流程圖。該存貯控制器如果發(fā)現(xiàn)在ROM映射到RAM時(shí)，CPU執(zhí)行對(duì)ROM的寫(xiě)操作，即可向CPU發(fā)出一個(gè)無(wú)效信號(hào)。
圖6是圖示先有技術(shù)局部存貯控制器實(shí)施和應(yīng)用一個(gè)探測(cè)周期來(lái)維護(hù)高速緩沖存貯器數(shù)據(jù)完整性時(shí)所發(fā)生的典型事件序列的時(shí)序圖。
圖7是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例用一個(gè)局部存貯控制器來(lái)維護(hù)在ROM映射到RAM期間執(zhí)行CPU寫(xiě)ROM操作時(shí)高速緩沖存貯器數(shù)據(jù)的完整性期間所發(fā)生的典型事件序列的時(shí)序圖。
以下將參考圖詳細(xì)地描述了本發(fā)明，并示出示意性實(shí)施例，詳細(xì)描述本發(fā)明之前，應(yīng)當(dāng)理解同行專家可修改這里所述發(fā)明并能取得本發(fā)明想取得的良好結(jié)果。因此，下面的描述應(yīng)理解成是廣泛的，指導(dǎo)同行專家的教學(xué)式公開(kāi)文件，并非要限制本發(fā)明的范圍。
現(xiàn)在具體參照附圖，一般用10標(biāo)明實(shí)施(和支持)本發(fā)明的微機(jī)(圖1)。計(jì)算機(jī)系統(tǒng)10可具有相聯(lián)的監(jiān)控器11，鍵盤(pán)12和打印機(jī)或繪圖機(jī)14。計(jì)算機(jī)10具有一個(gè)由裝飾性外層16和內(nèi)屏蔽層18組層的外殼15，內(nèi)屏蔽層18和機(jī)架19一起定義了一個(gè)封閉的、屏蔽的空間，容納電動(dòng)的數(shù)據(jù)處理和存貯部件以處理和存貯數(shù)字化信息。在安裝于機(jī)架19上的平板20上至少裝有一定量的這種部件并為計(jì)算機(jī)10的部件(包括上述部件和其它有關(guān)部件，如軟盤(pán)驅(qū)動(dòng)器，各種形式的直接存取存貯設(shè)備，輔助插件和插板等)間的電子互連提供一種手段。
機(jī)架19有一個(gè)由22標(biāo)明的底板，由24標(biāo)明前板和由25標(biāo)明的后板(見(jiàn)圖2)。前板至少有一個(gè)開(kāi)間格(所示機(jī)型中有四個(gè)間格)用來(lái)接納數(shù)據(jù)存貯設(shè)備如磁盤(pán)或光盤(pán)驅(qū)動(dòng)器、后備磁帶驅(qū)動(dòng)器等。在所示機(jī)型中，有一對(duì)高間格26和28，和一對(duì)底部格29和30。高間格26用來(lái)接納第一尺寸的外設(shè)驅(qū)動(dòng)器(如3.5英寸驅(qū)動(dòng)器)而另一間格28用來(lái)接納兩種尺寸驅(qū)動(dòng)器(如3.5英寸和5.25英寸)中所選定的一個(gè)，兩個(gè)低間格只用來(lái)接納一種尺寸(3.5英寸)的設(shè)備。
在把上述結(jié)構(gòu)與本發(fā)明聯(lián)系起來(lái)之前，先回憶一下個(gè)人計(jì)算機(jī)系統(tǒng)10的功能概要。參見(jiàn)圖3，它圖示了描繪計(jì)算機(jī)系統(tǒng)10各種部件的個(gè)人計(jì)算系統(tǒng)框圖。圖3所示系統(tǒng)包括裝在平板20上的部件和把此平板連到此個(gè)人計(jì)算機(jī)系統(tǒng)的I/O端口和其它硬件的連線。連到此平板的有包含微處理器(如圖3所示的80486微處理器)的系統(tǒng)處理機(jī)32。此處理機(jī)又通過(guò)總線控制計(jì)時(shí)器35與一個(gè)高速CPU局部總線相連，而總線控制計(jì)時(shí)器35連到易失的隨機(jī)存取存貯器(RAM)38上。
在以下參照?qǐng)D3所示系統(tǒng)框圖的一部分(更具體地，這些部分將在圖4中用實(shí)線示出)詳細(xì)描述本發(fā)明之前，必須理解本發(fā)明可應(yīng)用于其它硬件配置。例如，為便于描述，圖3圖示的CPU32為80486微處理器。此80486微處理器包括高速緩沖存貯器(在CPU32內(nèi)由虛線和參考號(hào)99示出)。但是在一種不同的硬件配置中，高速緩沖存貯器可放在一個(gè)處理器如80386的外面(仍然與它相聯(lián))，而不違背這里所述發(fā)明的精神和范圍。
現(xiàn)在回到圖3，CPU局部總線34(包括數(shù)據(jù)，地址和控制部件34D，34A，34C)把微處理器32與一個(gè)數(shù)學(xué)協(xié)同處理器39(可選)連接起來(lái)。緩沖器51也與此CPU局部總線34相連。緩沖器51自己與Micro Channel總線52相連。Micro Channel是國(guó)際商用機(jī)器公司的注冊(cè)商標(biāo)?？偩€34還與包含中央判優(yōu)裝置49和DMA控制器50的DMA裝置48相連。緩沖器51提供一個(gè)局部總線34和可選總線(如Micro Channel總線52)間的接口。許多I/O端口連到總線52上以接納適配器插件，每塊插件又與I/O設(shè)備或存貯器相連。
判優(yōu)控制總線57把DMA控制器50和判優(yōu)單元49與I/O端口54和軟磁盤(pán)適配器56連起來(lái)。同時(shí)包含存貯控制器59，地址轉(zhuǎn)換開(kāi)關(guān)60和數(shù)據(jù)緩沖器61的存貯控制單元56也連到此局部總線34上。存貯控制單元36又經(jīng)過(guò)總線120-122與一個(gè)由RAM模塊38表示的隨機(jī)存取存貯器相連?？偩€120傳輸存貯器的數(shù)據(jù)，總線121傳輸控制信號(hào)，總線122傳輸?shù)刂沸盘?hào)。
存貯控制單元36包括把微處理器32的來(lái)去地址映射到RAM38的特定區(qū)域的邏輯電路。此邏輯電路可用來(lái)，例如，回收由基本輸入輸出系統(tǒng)(BIOS)先已占用的RAM。BIOS是眾所周知的、用于系統(tǒng)10的附加I/O設(shè)備和微處理器32操作系統(tǒng)之間交互的系統(tǒng)。BIOS一般存在ROM64中并在計(jì)算機(jī)系統(tǒng)10啟動(dòng)和支持ROM到RAM的映射時(shí)可拷貝到RAM38中以縮短BIOS的執(zhí)行時(shí)間。這種情形(即，ROM被映射到RAM)提供了一個(gè)用本發(fā)明有利于確保與CPU32相聯(lián)的高速緩沖存貯器中數(shù)據(jù)完整性的良好例子。
在圖3所示計(jì)算機(jī)系統(tǒng)中，存貯控制單元36還生成一個(gè)ROM選擇信號(hào)(ROM SEL)，這個(gè)信號(hào)可用來(lái)允許或禁止使用ROM64。如果啟動(dòng)ROM64，則BIOS在ROM外執(zhí)行。如果禁止使用ROM64，則ROM不響應(yīng)來(lái)自微處理器32的查詢地址(即，BIOS在RAM外執(zhí)行)。
為便于描述起見(jiàn)，參照具有1MB(兆位)RAM模塊38的微機(jī)系統(tǒng)10來(lái)描述本發(fā)明。同行專家知道可互連另外的存貯器，如圖3所示的可選存貯模塊65-67。應(yīng)該注意RAM38在這里有時(shí)被稱為“主存”。
圖3還圖示了另一個(gè)緩沖器68，它連于總線52和一個(gè)平面I/O總線之間。緩沖器68是總線52和69間的有效接口。平面I/O總線69分別包括地址，數(shù)據(jù)和控制部件。與此平面總線69相連的有各種I/O適配器和其它部件，如顯示適配器70(它被用來(lái)驅(qū)動(dòng)監(jiān)控器11)，時(shí)鐘72，非易失性RAM74(以后稱為NVRAM)，RS232適配器76，并行適配器78，多個(gè)計(jì)時(shí)器80，前述軟盤(pán)適配器56，中斷控制器84，和前述ROM64。如前所術(shù)，ROM64可用來(lái)存貯BIOS以及其它重要程序和數(shù)據(jù)集，如IBM PS/2Model70系統(tǒng)的初始化程序“POST”。
圖3所示時(shí)鐘72可用來(lái)計(jì)算時(shí)間和日期。NVRAM可用來(lái)存貯系統(tǒng)配置數(shù)據(jù)。例如，在支持本發(fā)明的一種計(jì)算機(jī)體系結(jié)構(gòu)中，MVRAM可用來(lái)存貯描述固定磁盤(pán)或軟盤(pán)容量，顯示類型，存貯量，時(shí)間，日期以及系統(tǒng)10是否支持ROM到RAM操作方式的映射等信息。
例如，存貯控制器59可用NVRAM數(shù)據(jù)位來(lái)確定ROM是否被映射到RAM(經(jīng)過(guò)一個(gè)方式啟動(dòng)位);BIOS是否在ROM或RAM外執(zhí)行;是否打算收回由BIOS RAM占用的RAM空間等。換句話說(shuō)，這種信息可局部地存貯于存貯控制器內(nèi)。
如前所述，本發(fā)明可用于與圖3所示的不同的計(jì)算機(jī)體系結(jié)構(gòu)中，例如，存貯控制器經(jīng)總線接口單元(BIU)與Micro Channel總線52相連作為存貯控制器與Micro CHannel總線間的接口;例如，存貯控制器包含前述的狀態(tài)位等。因此，同行專家參照下面的描述將非常理解，便于應(yīng)用本發(fā)明的特定計(jì)算機(jī)體系結(jié)構(gòu)不會(huì)從本質(zhì)上限制本發(fā)明范圍。
在描述了便于應(yīng)用本發(fā)明的一種計(jì)算機(jī)體系結(jié)構(gòu)之后，請(qǐng)看圖4，它以簡(jiǎn)單形式圖示了這種計(jì)算機(jī)系統(tǒng)的那些對(duì)解釋本發(fā)明原理有用的部份。
更具體地，圖4中的簡(jiǎn)化框圖集中突出CPU、與此相聯(lián)的高速緩沖存貯器、RAM和ROM間的互連上。其中采用一個(gè)局部存貯控制器來(lái)管理CPU和所述存貯器間的協(xié)調(diào)。
圖3和圖4間的設(shè)備和總線的對(duì)應(yīng)如下CPU432(圖4的)對(duì)應(yīng)于CPU32(圖3的);存貯控制器459對(duì)應(yīng)于存貯控制器59;數(shù)據(jù)緩沖器461對(duì)應(yīng)于數(shù)據(jù)緩沖器61;RAM438對(duì)應(yīng)于RAM38;ROM464對(duì)應(yīng)于ROM64;Micro CHannel總線452對(duì)應(yīng)于Micro Channel總線52;局部總線434對(duì)應(yīng)于局部總線34;局部總線434的地址，控制和數(shù)據(jù)部件(434A，434C和434D)分別對(duì)應(yīng)于局部總線34的部件34A，34C和34D;總線420-422分別對(duì)應(yīng)于總線120-122。
圖4還圖示了存貯控制器459和經(jīng)過(guò)Micro Channel總線452連到ROM464上的CPU432。這些連接(經(jīng)總線480，482，483和485)，與Micro Channel總線452、總線接口單元481和緩沖器484一起全用虛線所示，表明(1)本發(fā)明可用于一種如圖3所示的計(jì)算機(jī)體系結(jié)構(gòu)(即，具有經(jīng)一個(gè)平面總線，與Micro Channel總線相連的ROM、鎖存器/緩沖器解碼器等)，不需要BIU;(2)另一方面，本發(fā)明可用于另一種計(jì)算機(jī)體系結(jié)構(gòu)，如采用全部圖4所示部件(包括用虛線示出的部件)，即，存貯控制器459經(jīng)BIU481與ROM464相連，數(shù)據(jù)在Micro Channel總線452和CPU432間通過(guò)緩沖器484被緩沖;(3)本發(fā)明可用于沒(méi)有Micro Channel總線的計(jì)算機(jī)體系結(jié)構(gòu)。例如，其ROM經(jīng)局部總線與存貯控制器相連;以及(4)可用于其它的計(jì)算機(jī)體系結(jié)構(gòu)，所有這些都不違背本發(fā)明的精神或范圍。
認(rèn)識(shí)到以下一點(diǎn)是至關(guān)重要的，那就是通過(guò)在一種特殊存貯控制器中加入探測(cè)循環(huán)功能(將在圖5，7中描述)，便可使本發(fā)明用于各種支持從ROM映射到RAM計(jì)算機(jī)系統(tǒng)中。如前所述，圖3所示NVRAM(RAM74)僅是一種用來(lái)存貯前述狀態(tài)位的工具，此位被存貯控制器用來(lái)確定ROM是是否被映射到RAM上。另一方面，如前面所指出的，存貯控制器自己可被用來(lái)存貯方式信息等。
根據(jù)本發(fā)明的一個(gè)實(shí)施例，本發(fā)明所考慮的特殊目的探測(cè)周期以圖5的流程圖所示方式工作?，F(xiàn)在參照?qǐng)D4和圖5敘述此周期。
更具體地，存貯控制器459首先確定存貯器的寫(xiě)周期是否啟動(dòng)(圖5的框501)。如果是，確定ROM地址是否在局部總線434上(圖5的框502)。這是一種為實(shí)現(xiàn)本發(fā)明由存貯控制器459實(shí)施的探測(cè)形式?？苫谟纱尜A控制器459在局部總線434上(經(jīng)過(guò)局部總線部件434A和434C)提供的控制和地址信號(hào)來(lái)作出圖5的框501和502處的判定(判定順序不重要)
如果在圖5的框501，502或503處的判定是“否”，那么顯然不需控制器459作任何進(jìn)一步的判定以維護(hù)高速緩沖存貯器的完整性，支持本發(fā)明的前述目的。例如，如果正在執(zhí)行一個(gè)ROM的讀操作，如果ROM被映射到RAM且占用了RAM的128K空間(例如在RAM中的地址為896K到1024K);那么在CPU ROM讀期間，任何到地址空間896K-1024K的取操作一般可高速緩存。即，在CPU ROM讀期間，如果目標(biāo)數(shù)據(jù)不在高速緩存器中，則可直接從地址空間896K-1024K取數(shù)據(jù);在其它情況下，CPU將從高速緩存器中取數(shù)據(jù)。
熟悉本領(lǐng)域的專家會(huì)欣然同意，盡管ROM讀操作不可能有害地影響高速緩存器的完整性，但是在CPU寫(xiě)ROM操作期間就不一樣了。
如上所述，CPU寫(xiě)ROM操作不應(yīng)當(dāng)發(fā)生。但是，如果執(zhí)行了一個(gè)這種操作，則存貯控制器將向Micro CHannel總線發(fā)送一個(gè)CPU周期信號(hào)(其中ROM經(jīng)圖4所示的Micro Channel總線被連到此存貯控制器上)。在非Micro CHannel總線的體系結(jié)構(gòu)里，CPU周期信號(hào)將被送往，例如，局部總線等。在以下的描述里，為描述方便起見(jiàn)，假設(shè)此計(jì)算機(jī)體系結(jié)構(gòu)包括Micro Channel總線。
幾乎在存貯控制器459向Micro Channel總線452發(fā)送CPU周期信號(hào)(為在ROM被映射到RAM期間的一個(gè)寫(xiě)ROM操作而發(fā))的同時(shí)，如果目標(biāo)ROM的數(shù)據(jù)事先被高速緩存的話CPU432將修改與之相關(guān)聯(lián)的高速緩存器。修改與CPU432相聯(lián)的高速緩存器的數(shù)據(jù)可導(dǎo)致破壞存貯在高速緩存器內(nèi)的ROM數(shù)據(jù)。
為解決這個(gè)問(wèn)題，本發(fā)明需要存貯控制器459在ROM被映射到RAM期間查到一個(gè)CPU寫(xiě)ROM操作時(shí)，向CPU432提供一個(gè)高速緩存器入口無(wú)效信號(hào)。CPU432在執(zhí)行寫(xiě)ROM操作的同時(shí)響應(yīng)這個(gè)信號(hào)，使對(duì)應(yīng)于寫(xiě)ROM操作目標(biāo)的高速緩存器入口無(wú)效。
為了了解這些是如何完成的，請(qǐng)參照?qǐng)D5所示流程圖。如果對(duì)存貯器寫(xiě)周期是否開(kāi)始和ROM地址是否在局部總線上的回答是“是”，那么根據(jù)本發(fā)明的實(shí)施例，存貯控制器459能檢查是否啟動(dòng)了ROM到RAM的映射方式。如上所述，做這項(xiàng)工作的一種方式是檢查方式狀態(tài)位的值。
如果對(duì)圖5的框503所示問(wèn)題的回答還是“是”(即，啟動(dòng)了ROM到RAM的映射操作方式)，那么存貯控制器459只需經(jīng)局部總線434向CPU432發(fā)一個(gè)前述無(wú)效信號(hào)即可，這些都可在CPU周期被發(fā)往Micro Channel總線的同時(shí)有效地發(fā)生。
在圖4所示的計(jì)算機(jī)系統(tǒng)中，存貯控制器459還向鏈480發(fā)一個(gè)系統(tǒng)地址狀態(tài)信號(hào)(SADS)。假設(shè)Micro Channel總線452在鏈482上連接一個(gè)BIU，Micro Channel總線452將響應(yīng)存貯控制器(位BIU)發(fā)出的地址和控制信號(hào)，禁止ROM空間的寫(xiě)操作。
與此并行，CPU432將響應(yīng)經(jīng)局部總線收到的無(wú)效信號(hào);使與已在局部總線上地址(CPU自己放在那的)對(duì)應(yīng)的高速緩存器入口無(wú)效。這與已知的高速緩存器無(wú)效信號(hào)協(xié)議的方式類似，在此協(xié)議中，處理器使特定高速緩存器入口無(wú)效所需的只是無(wú)效地址和無(wú)效信號(hào)。
這種協(xié)議被IBM PS/2Modcl70用來(lái)查尋到主存的外部寫(xiě)致(如，外部總線主控執(zhí)行的寫(xiě)操作)，這涉及在特定局部存貯控制器控制下的高速緩存器的數(shù)據(jù)。如果在一個(gè)局部存貯控制器的探測(cè)周期內(nèi)查到了這種寫(xiě)操作，已定的響應(yīng)(如前所述)是，存貯控制器向局部CPU發(fā)送無(wú)效信號(hào)和高速緩存器地址信號(hào)使得局部CPU宣布相應(yīng)的高速緩存器的入口無(wú)效。
圖6是一個(gè)圖示先有技術(shù)局部存貯控制器實(shí)施和應(yīng)用一個(gè)探測(cè)周期以維護(hù)高速緩存器數(shù)據(jù)完整性時(shí)所發(fā)生的典型事件序列的時(shí)序圖。
更具體地，在圖6的行1(“ADD-BUS”所標(biāo)明)里，圖示了由CPU發(fā)往局部總線的CPU432地址，“AAAA FEH”(輸出到圖4的局部總線434)直到周期2開(kāi)始結(jié)束(圖6圖示了周期1-7)。
圖6的行2，由“A-HOLD”標(biāo)明，是一個(gè)由圖4的存貯控制器459(例如，裝在PS/2Model70上的那種存貯控制器)輸出的信號(hào)使得CPU432釋放局部總線。存貯控制器(采用先前的探測(cè)技術(shù))，例如，在查尋到一個(gè)總線主控進(jìn)行對(duì)可高速緩存空間的寫(xiě)操作時(shí)(如前所述)發(fā)出這種信號(hào)。
另一方面，先有技術(shù)存貯控制器也可設(shè)計(jì)為識(shí)別由Micro Channel總線上的另一臺(tái)微處理器(例如，另一臺(tái)80486)執(zhí)行的到可高速緩存空間的寫(xiě)操作，或甚至識(shí)別由局部總線上的其它微處理器執(zhí)行的到可高速緩存空間的寫(xiě)操作。
同行專家都會(huì)知道，在任何涉及到可高速緩存空間(與ROM映射到RAM時(shí)的寫(xiě)ROM空間操作不同)寫(xiě)操作的上述情形里，存貯控制器將接管局部總線(經(jīng)一個(gè)如圖6第二行所示的A-HOLD信號(hào))，然后經(jīng)此局部總線向有關(guān)的CPU發(fā)送將被該CPU宣布無(wú)效的高速緩存器入口的地址和無(wú)效信號(hào)以觸發(fā)無(wú)效過(guò)程。
這些事件序列在圖6中示出，A-HOLD在周期1升高(示意存貯控制器接管局部總線)，CPU在周期2期間釋放此局部總線;存貯控制器把無(wú)效地址放到局部總線的地址部分(在周期3內(nèi)，如圖6第一行所示)，然后在周期4內(nèi)存貯控制器發(fā)送一個(gè)無(wú)效信號(hào)。IBM PS/2Model70的無(wú)效信號(hào)協(xié)議所用的無(wú)效信號(hào)是外部地址狀態(tài)信號(hào)(EADS)。相應(yīng)地，圖6的行3信號(hào)被標(biāo)為EADS。
在經(jīng)局部總線收到無(wú)效地址和無(wú)效信號(hào)(都由存貯控制器發(fā)出)后，CPU可進(jìn)行處理使得相應(yīng)的高速緩存器入口無(wú)效。
作為比較，圖7圖示了根據(jù)本發(fā)明的一個(gè)實(shí)施例用一局部存貯控制器來(lái)維護(hù)在ROM映射到RAM期間執(zhí)行CPU寫(xiě)ROM操作時(shí)高速緩存器數(shù)據(jù)的完整性所發(fā)生的典型事件的時(shí)序圖。
更具體地，圖7的行1也圖示了局部總線的地址部份(ADD-BUS)。但在這個(gè)例子里，在周期1開(kāi)始后的某個(gè)時(shí)間，執(zhí)行CPU寫(xiě)RAM操作，其典型的ROM地址為FFFFOH，出現(xiàn)在局部總線上。圖7的行2、3和4圖示了由CPU發(fā)出的另外一些信號(hào)以執(zhí)行到ROM的寫(xiě)操作。
更具體地，行2圖示了“M/IO”信號(hào)。為便于描述，假設(shè)低代表I/O周期，高代表存貯周期。因此參照?qǐng)D7可以看到行2的信號(hào)在寫(xiě)ROM操作開(kāi)始的同時(shí)升高。
圖7的行3信號(hào)是地址狀態(tài)信號(hào)(“ADS”)。此信號(hào)低時(shí)一般用來(lái)通知存貯控制器開(kāi)始了一個(gè)周期(存貯或I/O周期)。也可以看到CPU在執(zhí)行寫(xiě)ROM操作期間發(fā)生這個(gè)信號(hào)。
圖7的行4信號(hào)(也由CPU發(fā)出)是一個(gè)寫(xiě)/讀信號(hào)(“W/R”)。為便于描述，假設(shè)此信號(hào)在寫(xiě)周期內(nèi)為高。參照?qǐng)D7可以看到在CPU執(zhí)行寫(xiě)ROM操作期間W/R信號(hào)為高。
圖7的下兩行(行5和行6)圖示了根據(jù)本發(fā)明的技術(shù)，在查到CPU寫(xiě)ROM操作后，由存貯控制器發(fā)生的信號(hào)。
在解釋圖7的行5和行6的目的之前，應(yīng)當(dāng)注意本發(fā)明所考慮的探測(cè)操作可由存貯控制器執(zhí)行，檢查(1)ADD-BUS信號(hào)(圖7的行1所示)是否在ROM空間內(nèi)(在ROM被映射到RAM時(shí))，(2)什么時(shí)候進(jìn)行存貯器寫(xiě)周期(可從圖7的行2和行4所示的CPU輸出信號(hào)判斷出)。這些判定與圖5中框501和502所示的判定對(duì)應(yīng)。
至于圖7的行5和行6，(行5)示出了在周期4期間由存貯控制器發(fā)出的前述SADS信號(hào)(在本發(fā)明的一個(gè)說(shuō)明性實(shí)施例中被用來(lái)向Micro Channel總線發(fā)送CPU周期信號(hào))，(行6)示出了在周期4期間也由存貯控制器發(fā)送的無(wú)效信號(hào)(IBM PS/2Model70的外部地址狀態(tài)信號(hào)“EADS”)。參照?qǐng)D4，應(yīng)該注意，SADS信號(hào)在總線480上輸出，EADS信號(hào)在局部總線434上輸出。
還應(yīng)當(dāng)注意，CPU所需無(wú)效地址已在局部總線的地址部分(在執(zhí)行寫(xiě)ROM操作時(shí)由CPU自己放在那兒的)。因此，對(duì)照?qǐng)D6所示的事件序列，存貯控制器不需生成A-Hold信號(hào)來(lái)獲得圖7所示事件序列的期望結(jié)果。
最后，圖7的行7圖示了由存貯控制器發(fā)出的“Ready”信號(hào)以指示寫(xiě)周期結(jié)束。
上述詳細(xì)描述的是達(dá)到前述所有目的的方法、裝置和計(jì)算機(jī)系統(tǒng)。如前面指出的，同行專家會(huì)承認(rèn)上述說(shuō)明只是為了便于描述和說(shuō)明，并不打算把本發(fā)明窮舉或死板地限制在所公開(kāi)的形式內(nèi)。顯然，借鑒上面所授可做許多修改和變化。
這里發(fā)表實(shí)施例和例子是為了最好地解釋本發(fā)明的原理和實(shí)際應(yīng)用，使得同特專家能在各種實(shí)施例中最好地應(yīng)用本發(fā)明，并可根據(jù)特定應(yīng)用作各修改。
權(quán)利要求
1.在一個(gè)計(jì)算機(jī)系統(tǒng)中維護(hù)高速緩沖存貯器完整性的方法，此計(jì)算機(jī)系統(tǒng)包括一個(gè)中央處理單元(CPU)，與所述CPU相聯(lián)的高速緩沖存貯器，隨機(jī)存取存貯器(RAM)，只讀存貯器(ROM)，及為控制所述CPU、高速緩沖存貯器、RAM和ROM間協(xié)作的局部存貯控制器，以及互連所述局部存貯控制器與所述CPU的局部總線，其中所述計(jì)算機(jī)系統(tǒng)支持ROM到RAM映射的操作方式。其特征為以下步驟(a).執(zhí)行一個(gè)局部存貯控制器探測(cè)周期以檢測(cè)在啟動(dòng)所述ROM到RAM的映射期間的CPU寫(xiě)ROM操作；(b).在ROM映射到RAM期間查到一個(gè)CPU寫(xiě)ROM操作時(shí)，向該CPU發(fā)出一個(gè)高速緩存器入口無(wú)效的信號(hào)。
2.權(quán)利要求1所述方法，其特征為經(jīng)過(guò)所述局部總線向所述CPU發(fā)出所述高速緩存器入口無(wú)效信號(hào)。
3.權(quán)利要求1所述方法，所述步驟特征為所述CPU響應(yīng)所述無(wú)效信號(hào)使得與CPU寫(xiě)ROM操作目標(biāo)地址處數(shù)據(jù)入口相對(duì)應(yīng)的任何高速緩存器中高速緩存入口無(wú)效。
4.權(quán)利要求1所述方法，其特征為以下步驟(a).把CPU寫(xiě)ROM操作的目標(biāo)地址放到所述局部總線上;(b).一旦所述無(wú)效信號(hào)發(fā)往所述CPU時(shí)，所述CPU使任何對(duì)應(yīng)于所述局部總線上地址的高速緩存器的入口無(wú)效。
5.權(quán)利要求1所述方法，其中執(zhí)行一個(gè)局部存貯控制器探測(cè)周期的所述步驟的特征為以下步驟(a).判定所述CPU是否啟動(dòng)了一個(gè)存貯寫(xiě)周期;(b).判定ROM空間地址是否在所述總線上;(c).判定所述系統(tǒng)是否允許ROM到RAM的映射操作方式。
6.用一個(gè)存貯控制器來(lái)維護(hù)一個(gè)計(jì)算機(jī)系統(tǒng)中高速緩沖存貯器完整性的方法，此計(jì)算機(jī)系統(tǒng)包括一個(gè)中央處理單元(CPU)，與所述CPU相聯(lián)的高速緩沖存貯器，隨機(jī)存取存貯器(RAM)，只讀存貯器(ROM)，以及互連所述存貯控制器和所述CPU的局部總線，其中所述計(jì)算機(jī)系統(tǒng)能支持ROM到RAM的映射的操作方式，其特征為以下步驟(a).監(jiān)控所述局部總線以判定所述CPU是否已啟動(dòng)了一個(gè)存貯器寫(xiě)周期;(b).判定一個(gè)ROM空間地址是否在所述局部總線上;(c).判定所述系統(tǒng)是否啟動(dòng)ROM到RAM的映射操作方式;(d).在所述存貯控制器判定存貯器寫(xiě)周期已開(kāi)始，且局部總線上的地址在ROM空間內(nèi)，以及所述系統(tǒng)啟動(dòng)所述ROM到RAM的映射操作時(shí)，向所述CPU發(fā)送一個(gè)高速緩存器入口無(wú)效的信號(hào)。
7.在一個(gè)計(jì)算機(jī)系統(tǒng)中維護(hù)高速緩沖存貯器完整性的裝置，此計(jì)算機(jī)系統(tǒng)包括一個(gè)中央處理單元(CPU)，與所述CPU相聯(lián)的高速緩沖存貯器，隨機(jī)存取存貯器(RAM)，只讀存貯器(ROM)，控制所述CPU、高速緩沖存貯器、RAM和ROM間協(xié)作的局部存貯控制器，以及互連所述局部存貯控制器和所述CPU的一條局部總線，其中所述計(jì)算機(jī)系統(tǒng)支持ROM到RAM映射操作方式。其特征為(a).檢測(cè)器件，經(jīng)所述局部總線與所述CPU相連，用來(lái)檢測(cè)在所述系統(tǒng)啟動(dòng)ROM到RAM的映射方式期間的CPU寫(xiě)ROM操作;(b).信號(hào)傳輸器件，經(jīng)所述局部總線與所述CPU相連，它響應(yīng)由上述檢測(cè)器對(duì)CPU寫(xiě)ROM操作的檢測(cè)。在ROM被映射到RAM期間發(fā)生CPU寫(xiě)ROM操作時(shí)，向所述CPU發(fā)送一個(gè)高速緩存器入口無(wú)效信號(hào)。
8.權(quán)利要求7所述裝置，其特征為在響應(yīng)所述無(wú)效信號(hào)時(shí)，可操作使所述高速存貯器中任何與所述CPU寫(xiě)ROM操作目標(biāo)地址處數(shù)據(jù)入口相對(duì)應(yīng)的高速緩沖存貯器入口無(wú)效。
9.權(quán)利要求7所述裝置，其特征為所述CPU可把所述CPU寫(xiě)ROM操作的目標(biāo)地址放到所述局部總線上且為響應(yīng)所述無(wú)效信號(hào)使得任何對(duì)應(yīng)于所述局部總線上地址的高速緩存入口無(wú)效。
10.權(quán)利要求7中所述的裝置其特征為，檢測(cè)器還包括(a).判定是否進(jìn)行一個(gè)存貯器寫(xiě)周期的器件;(b).判定ROM空間的地址是否在所述局部總線上的器件;(c).判定所述系統(tǒng)是否啟動(dòng)從ROM到RAM的映射方式的器件。
11.用于在計(jì)算機(jī)系統(tǒng)中維護(hù)高速緩存器完整性的存貯控制器，其特征在于此計(jì)算機(jī)包括一個(gè)中央處理器(CPU)、與CPU相聯(lián)的高速緩存器、隨機(jī)存貯器(RAM)、只讀存貯器(RAM)、以及互連上述存貯器與CPU的局部總線，并且此計(jì)算機(jī)系統(tǒng)支持ROM到RAM的映射，存貯控制器特征如下(a).存貯器寫(xiě)周期檢測(cè)器，連到所述局部總線上，用以判定所述CPU是否啟動(dòng)了一個(gè)存貯器寫(xiě)周期;(b).ROM地址空間檢測(cè)器，連到所述局部總線上，用以判定一個(gè)ROM空間地址是否在所述局部總線上;(c).方式判定器件，用以判定所述系統(tǒng)是否啟動(dòng)ROM到RAM的映射;(d).發(fā)射信號(hào)裝置，用來(lái)當(dāng)存貯控制器判定存貯器寫(xiě)周期已經(jīng)開(kāi)始，放在局部總線上的地址在ROM空間內(nèi)，且系統(tǒng)允許ROM到RAM的映射時(shí)，向CPU發(fā)送一個(gè)高速緩存入口無(wú)效的信號(hào)。
12.權(quán)利11所述的存貯控制器其特征為該存貯控制器至少包含一個(gè)狀態(tài)位以指示所述計(jì)算機(jī)系統(tǒng)的運(yùn)行方式。
13.一個(gè)計(jì)算機(jī)系統(tǒng)，它含有支持ROM到RAM的映射操作方式，并可在映射期間執(zhí)行CPU寫(xiě)ROM操作時(shí)，維護(hù)高速緩存器完整性的高速緩沖存儲(chǔ)器，其特征如下(a).一個(gè)中央處理器(CPU);(b).一個(gè)與所述CPU相聯(lián)的高速緩存器;(c).一個(gè)隨機(jī)存貯器(RAM);(d).一個(gè)只讀存貯器(ROM);(e).一個(gè)控制上述CPU，高速緩存器，RAM、ROM間協(xié)作的局部存貯控制器;(f).一條將所述局部存貯控制器與CPU相連的局部總線;(g).檢測(cè)器，它經(jīng)上述局部總線連到CPU上，用來(lái)檢測(cè)系統(tǒng)在啟動(dòng)ROM到RAM映射時(shí)是否有CPU寫(xiě)ROM的操作;(h).傳輸信號(hào)裝置，它經(jīng)所述局部總線連到CPU上，以響應(yīng)上述檢測(cè)器對(duì)CPU寫(xiě)ROM操作的檢測(cè)，在ROM映射到RAM期間若發(fā)生CPU寫(xiě)ROM操作時(shí)，它將向CPU發(fā)送一個(gè)使高速緩存入口無(wú)效的信號(hào)。
14.權(quán)利要求13所述的計(jì)算機(jī)系統(tǒng)，其特征為所述CPU為響應(yīng)上述無(wú)效信號(hào)將使在高速緩存內(nèi)任何與CPU寫(xiě)ROM操作目標(biāo)地址處數(shù)據(jù)入口相對(duì)應(yīng)的高速緩存入口無(wú)效。
15.權(quán)利要求13所述計(jì)算機(jī)系統(tǒng)，其特征為所述CPU將CPU寫(xiě)ROM操作的目標(biāo)地址放在局部總線上，并且響應(yīng)無(wú)效信號(hào)使任何對(duì)應(yīng)于該局部總線上地址的高速緩存入口無(wú)效。
16.權(quán)利要求13所述計(jì)算機(jī)系統(tǒng)，其特征為其檢測(cè)器還包括(a).判定存貯器寫(xiě)周期是否在進(jìn)行的器件;(b).判定ROM空間地址是否在局部總線上的器件;(c).判定系統(tǒng)是否啟動(dòng)ROM映射的器件。
17.一個(gè)含有一個(gè)維護(hù)高速緩存器完整性的存貯控制器的計(jì)算機(jī)系統(tǒng)，該系統(tǒng)包括中央處理器(CPU)、與CPU相聯(lián)的高速緩存器，隨機(jī)存貯器(RAM)，只讀存貯器(ROM)，和一個(gè)連接上述存貯控制器與CPU的局部總線，同時(shí)該系統(tǒng)支持ROM到RAM的映射操作方式，該系統(tǒng)特征在于(a).用以判定是否由CPU啟動(dòng)存貯器寫(xiě)周期的檢測(cè)裝置;(b).用以判定ROM空間地址是否在總線上的ROM空間地址檢測(cè)裝置;(c).用以判定是否啟動(dòng)該系統(tǒng)的ROM到RAM映射操作方式的模式判別裝置;(d).用以一旦發(fā)現(xiàn)下述三種情況并存時(shí)，向CPU發(fā)送高速緩存入口無(wú)效信號(hào)的裝置;即寫(xiě)存貯器周期被啟動(dòng);同時(shí)ROM空間地址在總線上;并且啟動(dòng)時(shí)操作該系統(tǒng)的ROM到RAM的映射方式。
18.權(quán)利17要求的計(jì)算機(jī)系統(tǒng)，其特征在于上述的存貯器寫(xiě)周期檢測(cè)裝置、ROM空間地址判定裝置、模式判別裝置、發(fā)出高速緩存入口無(wú)效信號(hào)的裝置，都包括在所述的存貯控制器中。
全文摘要
維護(hù)計(jì)算機(jī)系統(tǒng)中高速緩存數(shù)據(jù)完整性的方法與裝置。該系統(tǒng)包括CPU、RAM、ROM及一個(gè)局部存貯控制器，該控制器控制上述CPU、RAM、ROM間的協(xié)調(diào)。該系統(tǒng)支持ROM到RAM的映射?？刂破鬟€有以下功能①提供探測(cè)周期以檢查CPU是否執(zhí)行對(duì)ROM的寫(xiě)操作，如果是，②向CPU提供一高速緩存無(wú)效信號(hào)。利用該信號(hào)，結(jié)合連接CPU與控制器的局部總線上的無(wú)效地址，使對(duì)應(yīng)于CPU與ROM操作的主存目標(biāo)地址的高速緩存入口無(wú)效。
文檔編號(hào)G06F5/14GK1060916SQ9110963
公開(kāi)日1992年5月6日 申請(qǐng)日期1991年10月11日 優(yōu)先權(quán)日1990年10月26日
發(fā)明者宋紅蘭 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司