專利名稱：大容量高速緩沖存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于高速接口的大容量高速緩沖存儲器，尤指一種用于計算機系統(tǒng)大容量數(shù)據(jù)實時傳輸?shù)拇笕萘扛咚倬彌_存儲器。
背景技術(shù)：
在目前的計算機結(jié)構(gòu)中，為了提高處理器數(shù)據(jù)存取的速度，通常在處理器和主存儲器之間設(shè)置高速緩沖存儲器(Cache)。隨著計算機處理速度不斷提高，用戶對于數(shù)據(jù)帶寬要求的不斷增大，端口數(shù)據(jù)的傳輸速率也越來越高。在要求實時大容量數(shù)據(jù)傳輸，特別是在為多用戶傳輸實時視頻數(shù)據(jù)時，傳統(tǒng)的在接口芯片中加入緩沖器的方法已經(jīng)不能滿足為高速接口提供高速緩沖存儲器的要求，所以需要額外的大容量高速緩沖存儲器來滿足用戶的需求。
為了給高速接口提供大容量的高速緩沖存儲器，很多設(shè)計中采用了硬盤作為高速緩沖器的方法，采用直接存儲器存儲(Direct Memory Access，以下簡稱DMA)的方式來為高速接口緩存輸入輸出數(shù)據(jù)。處理器單元將要發(fā)送的數(shù)據(jù)首先送入硬盤中緩存，然后高速接口單元采用DMA方式從硬盤讀出數(shù)據(jù)送給用戶。然而，硬盤端口讀寫數(shù)據(jù)速率比較小，最大帶寬數(shù)百兆比特每秒，且硬盤端口讀寫的時間間隔比較長，讀寫間隔時間數(shù)毫秒，不僅影響高速接口帶寬，還影響實時數(shù)據(jù)的響應(yīng)速度。因此，當(dāng)高速接口速率提高，特別是接口的速率達到千兆比特以后，采用硬盤作為高速緩沖器就不能滿足用戶的要求了。
與此同時，雙數(shù)據(jù)速率同步動態(tài)隨機存儲器內(nèi)存條(Double DateSynchronous Dynamic Random Access Memory DIMM，以下簡稱DDRSDRAM DIMM)相比硬盤具有如“讀寫反應(yīng)快速，可以提高高速接口實時數(shù)據(jù)傳輸?shù)男阅堋奔啊皢蝹€DDR SDRAM DIMM的帶寬可以達到數(shù)千兆比特每秒”的優(yōu)點，完全可以滿足高速接口單元高帶寬大流量實時不間斷數(shù)據(jù)存取的要求。
鑒于上述原因，本發(fā)明提出一種采用DDR SDRAM DIMM代替硬盤作為高速接口的大容量高速緩沖存儲器。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種大容量高速緩沖存儲器，以滿足高速接口訪問帶寬及實時高速傳輸?shù)男枨蟆?br> 本發(fā)明目的通過以下技術(shù)方案實現(xiàn)大容量高速緩沖存儲器，包括高速緩沖存儲控制器及由DDR SDRAM內(nèi)存條陣列組成的高速緩沖存儲器單元，各DDR SDRAM內(nèi)存條存儲空間的地址依陣列序輪序變化。
該高速緩沖存儲控制器通過現(xiàn)場可編程門陣列(Field ProgrammableGate Array，F(xiàn)PGA)實現(xiàn)。
該高速緩沖存儲器單元中，各DDR SDRAM內(nèi)存條陣列對稱分組，高速緩沖存儲控制器將數(shù)據(jù)依照字節(jié)地址、對應(yīng)DDR SDRAM內(nèi)存條的存儲空間地址，對各DDR SDRAM內(nèi)存條組進行操作。
更進一步地說，DDR SDRAM內(nèi)存條對稱分為二組，在進行寫操作時，高速緩沖存儲控制器將數(shù)據(jù)按照字節(jié)的奇偶地址、對應(yīng)DDR SDRAM內(nèi)存條的存儲奇偶地址，交替地對兩個DDR SDRAM內(nèi)存條組進行寫操作。
在進行讀操作時，高速緩沖存儲控制器按照字節(jié)地址奇偶同時從兩個DDR SDRAM內(nèi)存條組里將數(shù)據(jù)讀出來并組合。
各DDR SDRAM內(nèi)存條的存儲空間按照塊定義，各存儲空間地址依組序輪序變化。
高速緩沖存儲控制器在對DDR SDRAM內(nèi)存條進行讀寫操作時，對該組內(nèi)的DDR SDRAM內(nèi)存條進行刷新操作。
大容量高速緩沖存儲器，包括高速緩沖存儲控制器及由DDR SDRAM內(nèi)存條陣列組成的高速緩沖存儲器單元，各DDR SDRAM內(nèi)存條存儲空間地址輪序變化，高速緩沖存儲控制器對DDR SDRAM內(nèi)存條進行讀寫操作時，對該陣列內(nèi)其他DDR SDRAM內(nèi)存條進行刷新操作。
當(dāng)所述高速緩沖存儲控制器對DDR SDRAM內(nèi)存條的讀寫操作和刷新操作沖突時，高速緩沖存儲控制器通過調(diào)整刷新時間避免沖突。
與現(xiàn)有技術(shù)相比，本發(fā)明大容量高速緩沖存儲器采用DDR SDRAM內(nèi)存條陣列作為高速接口的緩沖存儲器，可以為高速接口提供比較大的訪問帶寬和比較大的緩沖存儲器容量，還可以為高速接口提供比較小的讀寫訪問延時。


圖1為本發(fā)明大容量高速緩沖存儲器的實現(xiàn)框圖。
圖2為本發(fā)明大容量高速緩沖存儲器中高速緩沖存儲控制器與2×2陣列DDR Array之間的連接關(guān)系。
圖3為本發(fā)明大容量高速緩沖存儲器中DDR Array的物理存儲空間地址結(jié)構(gòu)圖。
具體實施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面結(jié)合附圖對本發(fā)明做進一步說明。
請參閱圖1所示，本發(fā)明大容量高速存儲緩沖器在高速接口芯片和數(shù)據(jù)處理模塊之間加入由雙數(shù)據(jù)速率同步動態(tài)隨機存儲器內(nèi)存條陣列(DDRSDRAM DIMM Array，以下簡稱DDR Array)組成的Cache單元以及用現(xiàn)場可編程門陣列(Field Programmable Gate Array，以下簡稱FPGA)實現(xiàn)的Cache控制器單元。數(shù)據(jù)處理模塊可在DDR Array組成的Cache單元中存放數(shù)據(jù)，或者從Cache單元中根據(jù)需要讀取數(shù)據(jù)，高速接口單元通過Cache控制器與Cache單元交互數(shù)據(jù)。
DDR Array依照數(shù)據(jù)按字節(jié)地址奇偶或突發(fā)(Burst)的存儲/讀取方式，對應(yīng)對稱地分為2或2n(n＞1)組。每組共享一數(shù)據(jù)總線，同時每一DIMM均由Cache控制器單元獨立控制進行讀寫操作。在地址的物理空間分布上，各DIMM統(tǒng)一分配存儲地址空間，并依陣列按字節(jié)遞增，且各組組內(nèi)DIMM的存儲空間地址同為奇偶；或地址換算為2n進制時，第m組DIMM的存儲空間地址尾數(shù)同為2n-m-1(2n＞m≥0)。以下僅以數(shù)據(jù)按字節(jié)地址奇偶存儲/讀取，DDR Array分為2組的情況對本發(fā)明進行說明。
如圖2所示為Cache控制器和Cache單元內(nèi)2×2陣列DDR Array之間的連接關(guān)系圖。Cache單元由4個DIMM構(gòu)成，分成兩個DIMM組。DIMM1、DIMM2組成DIMM組一，共享數(shù)據(jù)總線一；DIMM3、DIMM4作為DIMM組二，共享數(shù)據(jù)總線二。每一個DIMM由Cache控制器單獨控制。所有DIMM的存儲空間按照塊定義，每一塊存儲空間的大小足夠一次讀寫訪問。在Cache地址的物理空間分布上，DIMM1、DIMM2、DIMM3、DIMM4統(tǒng)一分配存儲空間地址。其中，DIMM1、DIMM2物理空間如存儲塊1、3、5、7存儲空間的地址全部是偶數(shù)，并且是按照字節(jié)地址遞增的順序；DIMM3、DIMM4物理空間如存儲塊2、4、6、8存儲空間的地址全部是奇數(shù)，也是按照字節(jié)地址遞增的順序。各存儲空間的地址交替變化。DIMM1、DIMM2物理空間存儲的數(shù)據(jù)的字節(jié)地址全部是偶數(shù)，DIMM3、DIMM4物理空間存儲的數(shù)據(jù)的字節(jié)地址全部是奇數(shù)。
請進一步參閱圖3所示，DIMM組一和DIMM組二是結(jié)構(gòu)上完全對稱的兩個物理存儲空間，兩者配置都完全相同。Cache控制器同時控制兩個DIMM組的讀寫，并且按照塊進行讀寫操作，每一塊存儲空間的大小足夠一次讀寫訪問，使得一次讀寫訪問不會跨越同一個DIMM組的兩個DIMM。在進行寫數(shù)據(jù)操作時，Cache控制器將數(shù)據(jù)按照字節(jié)的奇偶地址交替地存儲在兩個DIMM組，偶數(shù)字節(jié)地址的數(shù)據(jù)存儲在偶數(shù)地址空間，當(dāng)存儲塊1存滿時，數(shù)據(jù)接著存儲在下一個偶數(shù)地址空間存儲塊3；奇數(shù)字節(jié)地址的數(shù)據(jù)存儲在奇數(shù)地址空間，同理，當(dāng)存儲塊2存滿時，數(shù)據(jù)接著存儲在存儲塊4。這樣一塊連續(xù)地址的數(shù)據(jù)被存儲在兩個DIMM組中，偶數(shù)字節(jié)地址數(shù)據(jù)存儲在DIMM組一，奇數(shù)字節(jié)地址數(shù)據(jù)存儲在DIMM組二。在進行讀數(shù)據(jù)操作時，Cache控制器按照字節(jié)地址奇偶同時從兩個DIMM組里將數(shù)據(jù)讀出來并組合。
由于DDR SDRAM是動態(tài)存儲器，必須進行定期刷新(Refresh)，而DDRSDRAM在Refresh期間不能進行訪問，但是高速接口單元又要實時對Cache進行訪問，為了避免讀取DIMM數(shù)據(jù)與DIMM Refresh之間的沖突，Cache控制器可以在讀寫DIMM1、3的同時，對DIMM2、4發(fā)出DDR Refresh命令。這樣就可以實現(xiàn)在讀寫當(dāng)前DIMM的同時，對其他DIMM進行DDRRefresh，避免了讀寫DIMM和DDR Refresh同時操作。同時，采用如圖3所示的地址空間分布，可以避免對當(dāng)前DIMM的連續(xù)長時間訪問，讓當(dāng)前DIMM在讀寫的空隙進行DDR Refresh，從而大大減少讀取DIMM數(shù)據(jù)與DIMM刷新沖突的概率。
由于Cache控制器控制著DIMM的讀寫和刷新，因此可以通過對這兩種操作的調(diào)度，進一步降低讀取DIMM數(shù)據(jù)與DIMM刷新沖突的概率，Cache的DIMM讀寫控制策略如下(a)DIMM讀寫操作與DDR Refresh不沖突寫數(shù)據(jù)操作時，偶數(shù)字節(jié)地址的數(shù)據(jù)寫入DIMM組一，奇數(shù)字節(jié)地址的數(shù)據(jù)寫入DIMM組二；讀數(shù)據(jù)操作時，從DIMM組一讀出的偶數(shù)字節(jié)地址的數(shù)據(jù)和從DIMM組二讀出的奇數(shù)字節(jié)地址的數(shù)據(jù)合并起來傳給高速接口。
(b)DIMM讀寫操作與DDR Refresh沖突當(dāng)讀寫操作與DDR Refresh沖突時，如果讀寫操作正在進行，則通過滯后DDR Refresh的時間，等當(dāng)前讀寫操作完成之后再進行DDR Refresh。如果讀寫操作還沒有進行，由于讀寫采用塊操作，所以，Cache控制器可以預(yù)知DIMM讀寫操作的時間，根據(jù)DIMM讀寫操作的時間可以動態(tài)調(diào)整DDRRefresh，向前提前或者向后推遲DDR Refresh。
本發(fā)明采用DDR SDRAM DIMM作為高速接口，利用DDR SDRAMDIMM存取速度快、單個DDR SDRAM DIMM帶寬可達數(shù)千兆比特每秒的特點，可以很好地滿足高速接口高速實時數(shù)據(jù)傳輸?shù)囊?，為高速接口提供比較小的讀寫訪問延時；同時采用并聯(lián)DDR數(shù)據(jù)總線，可以很好地為高速接口提供大的訪問帶寬。
以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.大容量高速緩沖存儲器，其特征在于該高速緩沖存儲器包括高速緩沖存儲控制器及由DDR SDRAM內(nèi)存條陣列組成的高速緩沖存儲器單元，各DDR SDRAM內(nèi)存條存儲空間的地址依陣列序輪序變化。
2.如權(quán)利要求1所述的大容量高速緩沖存儲器，其特征在于該高速緩沖存儲控制器通過現(xiàn)場可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)實現(xiàn)。
3.如權(quán)利要求1所述的大容量高速緩沖存儲器，其特征在于所述高速緩沖存儲器單元中，各DDR SDRAM內(nèi)存條陣列對稱分組，高速緩沖存儲控制器將數(shù)據(jù)依照字節(jié)地址、對應(yīng)DDR SDRAM內(nèi)存條的存儲空間地址，對各DDR SDRAM內(nèi)存條組進行操作。
4.如權(quán)利要求3所述的大容量高速緩沖存儲器，其特征在于所述DDRSDRAM內(nèi)存條對稱分為二組，在進行寫操作時，高速緩沖存儲控制器將數(shù)據(jù)按照字節(jié)的奇偶地址、對應(yīng)DDR SDRAM內(nèi)存條的存儲奇偶地址，交替地對兩個DDR SDRAM內(nèi)存條組進行寫操作。
5.如權(quán)利要求3所述的大容量高速緩沖存儲器，其特征在于所述DDRSDRAM內(nèi)存條對稱分為二組，在進行讀操作時，高速緩沖存儲控制器按照字節(jié)地址奇偶同時從兩個DDR SDRAM內(nèi)存條組里將數(shù)據(jù)讀出來并組合。
6.如權(quán)利要求3所述的大容量高速緩沖存儲器，其特征在于各DDRSDRAM內(nèi)存條的存儲空間按照塊定義，各存儲空間地址依組序輪序變化。
7.如權(quán)利要求3所述的大容量高速緩沖存儲器，其特征在于所述高速緩沖存儲控制器在對DDR SDRAM內(nèi)存條進行讀寫操作時，對該組內(nèi)的其他DDR SDRAM內(nèi)存條進行刷新操作。
8.如權(quán)利要求7所述的大容量高速緩沖存儲器，其特征在于當(dāng)所述高速緩沖存儲控制器對DDR SDRAM內(nèi)存條的讀寫操作和刷新操作沖突時，高速緩沖存儲控制器通過調(diào)整刷新時間避免沖突。
9.大容量高速緩沖存儲器，其特征在于該高速緩沖存儲器包括高速緩沖存儲控制器及由DDR SDRAM內(nèi)存條陣列組成的高速緩沖存儲器單元，各DDR SDRAM內(nèi)存條存儲空間地址輪序變化，高速緩沖存儲控制器對DDR SDRAM內(nèi)存條進行讀寫操作時，對陣列內(nèi)其他DDR SDRAM內(nèi)存條進行刷新操作。
10.如權(quán)利要求9所述的大容量高速緩沖存儲器，其特征在于當(dāng)所述高速緩沖存儲控制器對DDR SDRAM內(nèi)存條的讀寫操作和刷新操作沖突時，高速緩沖存儲控制器通過調(diào)整刷新時間避免沖突。
全文摘要
本發(fā)明大容量高速緩沖存儲器，包括高速緩沖存儲控制器及由DDRSDRAM內(nèi)存條陣列組成的高速緩沖存儲器單元，各DDR SDRAM內(nèi)存條存儲空間的地址依陣列序輪序變化。本發(fā)明采用DDR SDRAM內(nèi)存條陣列作為高速接口的緩沖存儲器，可以為高速接口提供比較大的訪問帶寬和比較大的緩沖存儲器容量，還可以為高速接口提供比較小的讀寫訪問延時。
文檔編號G11C8/00GK1967713SQ20061015709
公開日2007年5月23日 申請日期2006年11月27日 優(yōu)先權(quán)日2006年11月27日
發(fā)明者王曰孟 申請人:華為技術(shù)有限公司