專利名稱：帶有高速緩沖存儲器的中心處理機優(yōu)先控制的制作方法
技術領域：
本發(fā)明通常涉及計算機系統(tǒng)，特別是包含數(shù)據(jù)總線的計算機系統(tǒng);該數(shù)據(jù)總線可能受控于含主處理機的多個主裝置(masters)，且系統(tǒng)依據(jù)預定判優(yōu)方案分配總線時間。
眾所周知，在計算機系統(tǒng)(如與IBM公司的微通道結構一致的系統(tǒng))中，有多種可以獨自通過系統(tǒng)數(shù)據(jù)總線安排數(shù)據(jù)傳輸?shù)闹餮b置(mastors)。這些主裝置的作用在于將中央處理器CPU從輸入/輸出口(I/012)與主存儲器之間及I/O裝置之間數(shù)據(jù)傳輸?shù)姆彼髫摀薪饷摮鰜?。去掉這些負擔，CPU就可以集中更多效能于數(shù)據(jù)處理，安排由其它裝置執(zhí)行的數(shù)據(jù)傳輸。
在此系統(tǒng)中，數(shù)據(jù)總線上各裝置分配總線時間的優(yōu)先權是安排好的。CPO被賦予缺席(default)或后效(residual)優(yōu)先權，承認總線上的主要工作被合理地分配給其它裝置。如果發(fā)生排隊，各裝置包括CPU竟爭占用總線，則每次判優(yōu)循環(huán)，優(yōu)先權第一者先用。因為脈沖裝置可能連續(xù)地堅持其優(yōu)先權，故有一“公平”限制常與脈沖裝置連用以迫使它支持，在當前隊列消失后，方可重新入隊。
此工作過程除非在數(shù)據(jù)總線處于高負荷時，都能很好地分配總線時間。在高負荷狀態(tài)，CPU偶爾有機會如預定判優(yōu)方案允許占用總線。若有其它裝置搶先占取總線，則CPU會在一個總線周期后被“彈出”。這種狀態(tài)，將CPU鎖定在不能完成數(shù)據(jù)傳輸?shù)臏蕚浠蚱渌绱鎯ζ鞔嫒∷蟮墓ぷ?。當出現(xiàn)此狀態(tài)，整個系統(tǒng)性能變壞，在極端狀態(tài)，不可能損壞系統(tǒng)。在含有高速緩沖存儲器的系統(tǒng)中，克服上述鎖定問題是很困難的。其原因為主處理10可能一串地命中高速緩沖存儲器，從而避開了捕捉數(shù)據(jù)總線以完成所需信息傳輸?shù)男枰?br> 本發(fā)明的基本目的是保證這樣系統(tǒng)的CPU有一定的可靠預選時間，即使在高負荷周期也可以通過主數(shù)據(jù)線進行數(shù)據(jù)傳輸。
發(fā)明的進一步目的是在不重新組織系統(tǒng)判優(yōu)程序的情況下，提供上述傳輸時間。發(fā)明的另一個目的是考慮當主處理器占用總線時，進行主處理器高速緩沖器傳輸。
本發(fā)明在CPU占用數(shù)據(jù)總線時，通過建立一個受控優(yōu)先(Controlled Prefereco)，防止CPU被擠出數(shù)據(jù)總線。這一優(yōu)先最好通過修改到達中心判優(yōu)控制器的總線需求信號的邏輯引入。通過如此控制總線需求線C在CPU占用數(shù)據(jù)總線時)使需求信號上有只有在成功地完成一個規(guī)范的高速緩存儲器存取周期后才能傳輸?shù)街行呐袃?yōu)控制，CPU便有機會在承認高速緩沖存儲器的動作為通過數(shù)據(jù)總線存取主存儲器的又一選擇的同時進行必要的數(shù)據(jù)總線傳輸。通過在第一個取消總線需求到達后的預選時限內(nèi)，測定這一取消總線需求的時間，本發(fā)明的一個目前優(yōu)先可取的執(zhí)行程序(implementation)能夠保證滿足動態(tài)主存儲器的刷新要求。
全面了解本發(fā)明將通過下面目前較佳的具體實施例詳細描述。附圖只提供示例圖示，而不限制本發(fā)明的范圍。附圖為


圖1.為本發(fā)明目前較佳系統(tǒng)的具體化框示。
圖2.為控制信號施加于中心判優(yōu)控制，以及以前直接存儲器存取(DMA)控制器的框示。
圖3.為本發(fā)明產(chǎn)生改變總線請求信號的目前較佳邏輯框示。
圖4.為本發(fā)明使用的中心判優(yōu)控制改變的總線請求信號及目前較佳的具體化執(zhí)行程序用于本發(fā)明的直接存儲器存取(DMA)控制器的框示。
圖5.本發(fā)明前較佳的具體化執(zhí)行程序判優(yōu)順序時序圖。
結合附圖，現(xiàn)在詳細介紹本發(fā)明的一個目前較佳的具體化執(zhí)行程序。參見圖1，為一本發(fā)明的目前較佳執(zhí)行程序系統(tǒng)。系統(tǒng)包含一個CPU100，如英特公司(Intel corporation)80386微處理器，一個高速緩沖存儲器105，以及一個高速緩沖存儲器控制器110，這些與其它系統(tǒng)單元連接通過CPU信號總線裝置140，總線包括一控制總線125，一數(shù)據(jù)總線130，和一地址總線135。CPU信號總線140與相應的系統(tǒng)總線裝置140′通過一緩沖器裝置170隔開。緩沖器170允許CPU發(fā)出指令和數(shù)據(jù)。緩沖器170在指令和數(shù)據(jù)存于高速緩沖存儲器105時，可以單獨向總線140發(fā)出指令和數(shù)據(jù)，而與系統(tǒng)總線140′無關，與總線裝置140相連的有一主存儲器145，主存儲器可直接動態(tài)讀/寫存儲尋地。一個帶有判優(yōu)控制器的存儲控制器150和一直接存儲器存取控制器(DMA Controller)用于控制直接存儲器通過總線裝置140進行傳輸。
對于本發(fā)明系統(tǒng)，可取的是提供一連接點165，使總線與接口裝置170相連，這樣的總線裝置能控制數(shù)據(jù)總線與系統(tǒng)總線140′的連接。這些連接通常采用與一般所用方式相同，把帶有連接邊線路扦板，扦入扦槽固定和方式(圖1表示了側視)。接口裝置170可以與多種其它裝置連接，如輸入/輸出裝置(I/O口)180相連。這種裝置180可以包括象軟盤驅(qū)動器或磁帶機裝置(沒有在圖中表示出來)。這樣的一個系統(tǒng)裝置包括接口裝置170(其可能為總線裝置)，和在IBM公司的微通道結構中給出的控制數(shù)據(jù)總線，詳細說明見“IBM個人系統(tǒng)Ⅱ硬件接口技術手冊”。對于這一系統(tǒng)，一個中心判優(yōu)控制器155構成優(yōu)先裝置控制數(shù)據(jù)總線130′，而一個直接存儲器存取控制器按已知方式協(xié)調(diào)實際的上述總線傳輸。一個典型的判優(yōu)先等級配制表見表1。
表 1判優(yōu) 基本等級 配制-2 存儲器刷新-1 錯誤校驗0 直接存儲器存取端口01 直接存儲器存取端口12 直接存儲器存取端口23 直接存儲器存取端口34 直接存儲器存取端口45 直接存儲器存取端口56 直接存儲器存取端口67 直接存儲器存取端口78 備用9 備用A 備用B 備用C 備用D 備用E 備用F 系統(tǒng)板處理器(CPU)
現(xiàn)在參見圖2，以前工藝包括一組連線210組成控制總線125′(見圖1)的一部分，其信號控制數(shù)據(jù)總線130′的主權。
一個通道220載有一個+ARB/-GRANT信號，其分時區(qū)發(fā)送，當判優(yōu)形成總線主權其為判優(yōu)(ARB)，而后為選定區(qū)間(GRANT)，而且各種裝置170可按各自配制所有權起作用。一個通道240當一個或多個主裝置，例如裝置170及包括CPU100等待存取數(shù)據(jù)總線130′時發(fā)送-PREEMPT信號(搶先信號)。一通道250，當裝置170占用數(shù)據(jù)總線130′時，發(fā)送-BURST信號，表時裝置為并行或串行傳輸。
同樣，與中心判優(yōu)控制器155相連的判優(yōu)總線260，由4線(0～3)組成，通過此總線維持完成數(shù)據(jù)總線130′占有權。而后，在GRANT期間維持通道220，表示總線擁有者。
現(xiàn)在參見圖3，通過一與門310，-PREEMPT.+HOLD，+ARB/GRANT和ARBBUS四個信號，產(chǎn)生一個CPUPRE信號(111＝F對應于CPU100)，表明CPU占用數(shù)據(jù)總線130′。此+CPUPRE信號在主存儲器145刷新期間，觸發(fā)一時間延遲器315產(chǎn)生一預定時間先擇信號，以便不破壞系統(tǒng)規(guī)則及引起數(shù)據(jù)丟失。一個計數(shù)器320通過高速緩沖存儲器控制器110記錄高速緩沖存儲器脈沖，而當達到一預定的記數(shù)，(更可取地為2個)，產(chǎn)生一個+2HIT信號。選擇兩個脈沖，是因為這是叫表明此脈沖串，而這時CPU可以放棄總線130′。信號+DELAY與+2HIT的反向通過一個與門330產(chǎn)生一個BLK信號。BLK信號反向與一PREEMPT信號的反向通過一個與門340產(chǎn)生一個G信號。G信號和+CPUHEHIT/-MISS信號的反向施加于與門350，產(chǎn)生一個-P′信號。此-P′信號就是當CPU占用總線130′，直至兩個相鄰的高速緩沖存儲器脈沖出現(xiàn)或在此占有總線期間第一個請求到達后，延時期終了的-PREEMPT信號塊請求改善。
現(xiàn)在再看圖4，圖4結構是依據(jù)申請的執(zhí)行程序?qū)D2的修正。這里線240發(fā)送-P′信號，-P′信號是上述-PREEMPT請求信號的改變。這一請求信號-PREEMPT的改變實施參見圖5中兩個時序圖。第一個表示兩個高速緩沖存儲器脈沖狀態(tài)，第二個表示延時輸出狀態(tài)。
本發(fā)明通過參考目前較佳的實施例進行了詳細描述，本技術領域內(nèi)的一般技術人員據(jù)此可推得各種本發(fā)明的變換形式，所以在確定本發(fā)明范圍時，應當根據(jù)權利要求書考慮到所有其等同形式，這些同屬本申請人的權利。以下是權利要求的主要內(nèi)容在一計算機系統(tǒng)，含有一數(shù)據(jù)總線和一個復合主裝置(包含一主處理機)，它們通過信號途徑件輸表明當前占有者判優(yōu)控制邏輯的總線請求信號竟爭所述數(shù)據(jù)總線，所述系統(tǒng)含有一高速緩沖存儲器存儲系統(tǒng)，連接協(xié)助主處理機從高速緩沖存儲器緩沖器中提供數(shù)據(jù)，并且，當對每一請求此數(shù)據(jù)提供后發(fā)出第一邏輯信號，一個供選擇主處理器電路，其特征為裝置相連接收所述總線信號，檢測間隔，這時主處理器相當于數(shù)據(jù)總線占有者，而產(chǎn)生第二邏輯信號，裝置接收并記數(shù)所述第一邏輯信號，而當預定數(shù)記到后產(chǎn)生第三邏輯信號，
一個相連的門電路接收上述第二和第三邏輯信號及總線請求信號。當上述第二邏輯信號有效，而上述第三邏輯信號無效時，門信號塊傳送。
一個邏輯裝置檢測總線請求信號存在，同時上述第二邏輯信號有效，并在預定延時后觸發(fā)第四邏輯信號，第四邏輯信號施于上述門，否定上述總線請求信號塊。
所述預定記數(shù)值為2。
所述計算機系統(tǒng)包含主存儲器，主存儲器要求定期刷新，而預選定延時短于所述主存儲器的刷新周期。
權利要求
1.在一計算機系統(tǒng)，含有一數(shù)據(jù)總線和一個復合主裝置(包含一主處理機)，它們通過信號途徑件輸表明當前占有者判優(yōu)控制邏輯的總線請求信號競爭所述數(shù)據(jù)總線，所述系統(tǒng)含有一高速緩沖存儲器存儲系統(tǒng)，連接協(xié)助主處理機從高速緩沖存儲器緩沖器中提供數(shù)據(jù)，并且，當對每一請求此數(shù)據(jù)提供后發(fā)出第一邏輯信號，一個供選擇主處理器電路其特征為裝置相連接收所述總線信號，檢測間隔，這時主處理器相當于數(shù)據(jù)總線占有者，而產(chǎn)生第二邏輯信號，裝置接收并記數(shù)所述第一邏輯信號，而當預定數(shù)記到后產(chǎn)生第三邏輯信號，一個相連的門電路接收上述第二和第三邏輯信號及總線請求信號，當上述第二邏輯信號有效，而上述第三邏輯信號無效時，門信號塊傳送。
2.根據(jù)權利要求1所述的電路，其特征為一個邏輯裝置檢測總線請求信號存在，同時上述第二邏輯信號有效，并在預定延時后觸發(fā)第四邏輯信號，第四邏輯信號施于上述門，否定上述總線請求信號塊。
3.根據(jù)權利要求1和權利要求2所述的電路，其特征為所述預定記數(shù)值為2。
4.根據(jù)權利要求2所述電路，其特征為所述計算機系統(tǒng)包含主存儲器，主存儲器要求定期刷新。而預選定延時短于所述主存儲器的刷新周期。
全文摘要
在一個數(shù)據(jù)總線上支持多種裝置的計算機系統(tǒng)判優(yōu)邏輯中插入一邏輯控制門。在這樣一個數(shù)據(jù)總線所有權判優(yōu)的系統(tǒng)中，門被如此控制使得對數(shù)據(jù)總線的競爭者只有在達到一定的系統(tǒng)條件下，才能迫使中央處理器(CPU)彈出數(shù)據(jù)總線。特別是，CPU“命中”高速緩沖存儲器，就被認為是CPU讓出數(shù)據(jù)總線的機會。
文檔編號G06F13/366GK1050936SQ9010843
公開日1991年4月24日 申請日期1990年10月15日 優(yōu)先權日1989年10月27日
發(fā)明者布魯斯·阿蘭·史密斯, 洛克·蒂恩·特恩 申請人:國際商業(yè)機器公司