專利名稱：具有可編程鎖定功能控制的雙總線微計算機系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及微計算機系統(tǒng)，特別是使用高速緩沖存儲器子系統(tǒng)并對鎖定功能提供可編程控制的微計算機系統(tǒng)。
在微計算機系統(tǒng)中使用高速緩沖存儲器子系統(tǒng)導致不少引人入勝的操作優(yōu)點。使用高速緩沖存儲器子系統(tǒng)的微計算機系統(tǒng)實際上是雙總線微計算機。CPU(中央處理單元)與高速緩沖存儲器子系統(tǒng)是通過可稱為一條CPU本地總線連接在一起的。獨立于該CPU本地總線有一條系統(tǒng)總線，在它上面可以連接其它的設備(I/O(輸入/輸出)設備，附加存儲器等)。高速緩沖存儲器子系統(tǒng)的存在將系統(tǒng)總線從任何讀存儲器訪問中解脫到這樣的程度，即所尋找的信息也可在高速緩沖存儲器子系統(tǒng)中找到，因為并非所有需要的信息都可以在高速緩沖存儲器子系統(tǒng)中找到，而且寫操作通常既指向高速緩沖存儲器子系統(tǒng)又指向存儲器，當然在系統(tǒng)總線與CPU本地總線之間必須有某種連接。
盡管如此，在某些情況中，對于某些命令CPU與/或高速緩沖存儲器控制器是安排成禁止高速緩沖存儲器操作的。例如，80386CPU包括一個用于多處理器與多主機設計的LOCK(鎖定)信號。這一信號通知其它總線主機該處理器正在執(zhí)行一個不允許中斷的多總線周期操作。例如，80386在中斷認可總線周期期間當更新段描述符和頁表時和當它執(zhí)行交換指令時自動請求LOCK。80386的制造廠商推薦將80386的LOCK輸出連接到高速緩沖存儲器控制器的LOCK輸入上。由于高速緩沖存儲器控制器既可見到CPU本地總線(高速緩沖存儲器位于它上面)又可見到系統(tǒng)總線(主存儲器及其它存儲器位于其上)，所以它有能力允許一次高速緩沖存儲器操作或禁止這一高速緩沖存儲器操作。典型地，高速緩沖存儲器控制器(例如一個82385)會在任何提交LOCK輸入的周期上阻止一次高速緩沖存儲器操作。
80386與82385設備的特征在“微處理器與外部設備手冊”“82385高性能32位高速緩沖存儲器控制器”和“80386導論”以及80386硬件參考手冊中均有說明，以上資料都是英特爾(Intel)出版的。在“82385高性能32位高速緩沖存儲器控制器”中指出(3、4、2節(jié))當(80386)提交LOCK輸出時，不管序列中所引用的地址是否位于高速緩沖存儲器中在系統(tǒng)總線上流過一個序列。換言之，一次讀命中將如同一次讀未命中一樣運行。
盡管上文是這樣說明的，在大多數(shù)個人計算機(PC)環(huán)境中，描述符在系統(tǒng)處理器之間是不共享的。結果，提交LOCK信號的后果導致顯著的性能降低，尤其是當在80386保護方式中操作時。這一性能降低的出現(xiàn)是由于82385高速緩沖存儲器控制器將一切鎖定的操作為非高速緩沖存儲的來對待的。
為了解決這一問題，本發(fā)明提供了耦合在(例如80386的)一個LOCK輸出端與(例如82385的)LOCK輸入端之間的一個附加的邏輯(電路)。這一附加邏輯包括一個可以取兩個二值狀態(tài)之一的控制輸入端。附加邏輯的控制輸入端受一個選擇的I/O端口的一個特定位的驅動。當該I/O端口的該特定位被提交時，它在邏輯上的作用是禁阻(80386的)LOCK輸出與(82385的)LOCK輸入之間的一切關系。更具體地，當該I/O端口的選擇位激活時，(82385的)LOCK輸入是不激活的，不管80386的LOCK輸出如何。另一方面，在該I/O端口的該選擇位在非激活狀態(tài)時，該邏輯允許82385的LOCK輸入隨80386的LOCK輸出狀態(tài)變動。
從而，該I/O端口的選擇位的狀態(tài)或者啟動微計算機系統(tǒng)的LOCK功能或者禁阻該LOCK功能。在本發(fā)明的一個較佳實施例中，這是在本申請的受讓人所制造的PS/2″微計算機系統(tǒng)上實現(xiàn)的，這是一種單處理器或單總線主機系統(tǒng)，當在OS/2″操作系統(tǒng)下操作時，禁阻LOCK功能能夠明顯地提高性能(高達6%)。這一性能提高對于使用高速緩沖存儲器子系統(tǒng)來達到增強性能作出了貢獻。在沒有本發(fā)明時，在規(guī)定的操作條件下，CPU與高速緩沖存儲器控制器禁止使用高速緩沖存儲器子系統(tǒng)(及其性能優(yōu)點)。
在本發(fā)明的一個較佳實施例中，LOCK輸入與輸出是低電平激活，附加邏輯包括一個單一的或(OR)門。在這一實施例中，LOCK功能被一個從該I/O端口的特定位到該或門的一個高電平控制輸入所禁阻。另一方面，當該I/O端口的特定位處于低電平狀態(tài)時，LOCK功能與先有技術中同樣地操作。
由于對附加邏輯的控制輸入提供了可編程性，當I/O口的特定位(控制位)為低電平時，允許微計算機系統(tǒng)如同附加邏輯并不存在那樣地操作。另一方面，當特定位即控制輸入為高電平時，則LOCK功能受到禁阻。如熟悉本技術的人員所清楚的，借此，對LOCK功能的控制是放在軟件中的，該軟件控制所選擇的I/O端口的特定位的狀態(tài)。
因而，本發(fā)明提供了一種多總線微計算機系統(tǒng)包括以一條CPU本地總線連接在一起的一個CPU及一個高速緩沖存儲器子系統(tǒng)，所述高速緩沖器子系統(tǒng)包括一個82385高速緩沖存儲器控制器及一個高速緩沖存儲器，將所述82385連接到一個隨機訪問存儲器及多個可尋址功能單元的系統(tǒng)總線裝置，所述CPU有一個LOCK輸出及所述82385有一個LOCK輸入，以及耦合在所述CPU的所述LOCK輸出與所述82385的所述LOCK輸入之間的邏輯裝置，所述邏輯裝置包括一個用于禁阻所述LOCK輸出與所述LOCK輸入之間的任何關系的控制輸入。
熟悉本技術的人員將會理解，本發(fā)明可應用于不使用80386CPU，82385高速緩沖存儲器控制器，或兩者中之一的微計算機系統(tǒng)。更具體地，本發(fā)明可應用于任何包括一個高速緩沖存儲器子系統(tǒng)的任何多總線微計算機系統(tǒng)中，其中的CPU包括一個LOCK信號，而高速緩沖存儲器控制器則響應這一信號禁阻高速緩沖存儲操作。相應地，在另一方面，本發(fā)明提供了一種多總線微計算機系統(tǒng)包括以一條CPU本地總線連接在一起的一個CPU及一個高速緩沖存儲器子系統(tǒng)，所述高速緩沖存儲器子系統(tǒng)包括一個高速緩沖存儲器控制器及一個高速緩沖存儲器，將所述高速緩沖存儲器控制器連接到一個隨機訪問存儲器及多個可尋址的功能單元的系統(tǒng)總線裝置，所述CPU有一個LOCK輸出及所述高速緩沖存儲器控制器有一個LOCK輸入，所述高速緩沖存儲器控制器包括用于將任何與一個激活的LOCK輸入相關聯(lián)的周期作為一個非緩沖存儲周期處理的裝置，以及耦合在所述CPU的所述LOCK輸出與所述高速緩沖存儲器控制器的所述LOCK輸入之間的邏輯裝置，所述邏輯裝置包括一個用于禁阻所述LOCK輸出與所述LOCK輸入之間任何關系的控制輸入。


圖1是使用本發(fā)明的一個典型微計算機系統(tǒng)的總體三維視圖。
圖2是使用本發(fā)明的一個典型微計算機系統(tǒng)的大部分部件的詳細方框圖;
圖3示出了一個CPU，一個高速緩沖存儲器控制器及根據本發(fā)明所增加的邏輯之間的關系;以及圖4是展示圖3中的系統(tǒng)所使用的三個信號之間的關系的一個陳述圖。
圖1示出了可使用本發(fā)明的一種典型微計算機系統(tǒng)。如圖所示，微計算機系統(tǒng)10包括互連在一起的若干部件。更具體地，一個系統(tǒng)單元30耦合于并驅動一臺監(jiān)視器20(例如一臺常用的視頻顯示器)系統(tǒng)單元30也耦合于諸如鍵盤40與鼠標50這樣的輸入設備。諸如打印機60這樣的輸出設備也能連接在系統(tǒng)單元30上。最后，系統(tǒng)單元30可包括一個或多個磁盤驅動器，例如磁盤驅動器70。如下文將描述的，系統(tǒng)單元30響應諸如鍵盤40與鼠標50等輸入設備以及磁盤驅動器70等輸入/輸出設備提供驅動諸如監(jiān)視器20與打印機60等輸出設備的信號。當然，熟悉本技術的人員知道其他常用的部件也可以連接到系統(tǒng)單元30上與之進行相互作用。根據本發(fā)明，微計算機系統(tǒng)10包括(下文將更詳細地說明的)一個高速緩沖存儲器子系統(tǒng)，并有一條互連一臺處理器，一個高速緩沖存儲器控制與一個高速緩沖存儲器的CPU本地總線，該CPU本地總線是經由一個緩沖器與一條系統(tǒng)總線耦合的。該系統(tǒng)總線互連諸如鍵盤40，鼠標50，磁盤驅動器70，監(jiān)視器20與打印機60等I/O設備并與它們相互作用。此外，根據本發(fā)明，系統(tǒng)單元30也可包括一條包括一個微通道(TM)總線的第三總線，用于互連系統(tǒng)總線與其它(選用的)輸入/輸出設備，存儲器等。
圖2為展示根據本發(fā)明的一種典型微計算機系統(tǒng)的各種部件的高層方框圖。一條CPU本地總線230(包括數(shù)據，地址與控制部分)為一臺微處理器225(如80386)，一個高速緩沖存儲器控制器260(可包括一個82385高速緩沖存儲器控制器)及一個隨機訪問高速緩沖存儲器255提供連接。耦合在CPU本地總線230上的還有一個緩沖器240。緩沖器240本身連接到也包括地址，數(shù)據與控制部分的系統(tǒng)總線250上。該系統(tǒng)總線250延伸在緩沖器240與另一個緩沖器253之間。
系統(tǒng)總線250還連接到一個總線控制與定時元件265以及一個DMA(直接存儲器訪問)控制器325。一條仲裁控制總線340耦合該總線控制與定時元件265和一個中央仲裁元件335。存儲器350也連接到系統(tǒng)總線250上。存儲器350包括一個存儲器控制元件351，一個地址多路轉換器352以及一個數(shù)據緩沖器353。這些元件與存儲元件361至364互連，如圖2所示。
另一個緩沖器267耦合在系統(tǒng)總線250與一條平面型總線270之間。平面型總線270分別包括地址，數(shù)據與控制部分。沿平面型總線270耦合著各種I/O適配器與其它部分，諸如顯示器適配器275(用于驅動監(jiān)視器20)，時鐘280，附加隨機訪問存儲器285，一個RS232適配器290(用于串行I/O操作)打印機適配器295(可用于驅動打印機60)，一個定時器300，軟盤適配器305(與磁盤驅動器70協(xié)作)，一個中斷控制器310以及只讀存儲器315。緩沖器253提供系統(tǒng)總線250與一個可選用的特性總線例如微通道(TM)總線320(以微通道(TM)插座表示)之間的接口。諸如存儲器331這樣的設備可耦合到總線320上。
雖然用于高速緩沖存儲器寫的數(shù)據可來自存儲器350，這些數(shù)據也可以來自其它存儲器例如配置在微通道(TM)總線上的存儲器。
圖3與4示出了本發(fā)明在CPU225的LOCK輸出與高速緩沖存儲器控制器260的LOCK輸入之間的聯(lián)系上的應用。圖4中的表是表示LOCK輸出，或門01的控制輸入與連接到高速緩沖存儲器控制器260的LOCK輸入的或門01的輸出之間的關系的一張狀態(tài)圖。圖4下方的注解表示LOCK信號是低電平激活，LOCK功能在高電平信號時被禁阻。低電平狀態(tài)的控制信號啟動LOCK輸入跟隨LOCK輸出，然而在高電平狀態(tài)中，不管LOCK輸出的狀態(tài)如何，LOCK輸入總是禁阻(高電平)的。
在一個較佳實施例中，CPU225包括一個80386，而高速緩沖存儲器控制器260包括一個82385?；蜷T01的控制輸入端可以連接到來自任何選中的I/O端口的任何特定位上。當這樣連接時，這一I/O端口上的位的狀態(tài)將決定高速緩沖存儲器控制器260的LOCK輸入是否跟隨CPU225的LOCK輸出的狀態(tài)。在高速緩沖緩沖存儲器控制器260的LOCK輸入不跟隨CPU225的LOCK輸出的情況下，它是在一個禁阻的或高電平狀態(tài)中。在這一狀態(tài)中，如熟悉本技術的人員所清楚的那樣，高速緩沖存儲器控制器260將根據其它參數(shù)決定任何周期是否是可高速緩沖存儲的。另一方面，如果控制位為低電平時(啟動LOCK功能)，則高速緩沖存儲器控制器260將不考慮這些其他的參數(shù)而將任何與CPU225的低電平輸出的一個低電平狀態(tài)相關聯(lián)的周期作為非高速緩沖存儲對待。
從而，本發(fā)明提供了在軟件控制下啟動或禁阻LOCK功能的能力，且在一種對于CPU225完全透明的方式中做到這一點。
顯而易見的，雖然在一個較佳實施例中，CPU225包括一個80386且高速緩沖存儲器控制器260包括一個82385，但本發(fā)明的應用不限于使用在包括這些設備的微計算機系統(tǒng)中。反之，包括一個復制80386/82385的LOCK功能特征的高速緩沖存儲器子系統(tǒng)的任何微計算機系統(tǒng)都是應用本發(fā)明的一個候選者。同樣顯而易見的是，本發(fā)明也能應用于LOCK信號是高電平激活而不是低電平微活的微計算機系統(tǒng)中。例如，高電平激活條件可以用一個與(AND)門來代替或門01結合對控制位的狀態(tài)的適當改變來進行處理。以高電平激活信號，及使用一個與門作為附加邏輯，一個高電平控制信號允許LOCK輸入跟隨LOCK輸出，而一個低電平控制位則禁阻該LOCK輸入。
雖然在這里描述了本發(fā)明的一個較佳實施例，從上文中可以清楚地看到在本發(fā)明的精神與范圍內可以作出許多改變。因而，本發(fā)明應當由下面所附的權利要求書來進行解釋而不是由這里所描述的具體例子來說明。
權利要求
1.一種多總線微計算機系統(tǒng)包括以一條CPU本地總線連接在一起的一個CPU與一個高速緩沖存儲器子系統(tǒng)，所述高速緩沖存儲器子系統(tǒng)包括一個82385高速緩沖存儲器控制器及一個高速緩沖存儲器，將所述82385連接到一個隨機訪問存儲器及多個可尋址功能單元的系統(tǒng)總線裝置，所述CPU有一個LOCK(鎖定)輸出與所述82385有一個LOCK輸入，其特征在于耦合于所述CPU的所述LOCK輸出與所述82385的所述LOCK輸入之間的邏輯裝置，所述邏輯裝置包括一個用于禁阻所述LOCK輸出與所述LOCK輸入之間的任何關系的控制輸入。
2.權利要求1所述的一種多總線微計算機系統(tǒng)，其特征在于所述邏輯裝置包括一個OR(或)門。
3.權利要求1所述的一種多總線微計算機系統(tǒng)，其特征在于所述邏輯裝置，響應所述控制輸入在一種狀態(tài)下禁阻所述LOCK輸入且在另一種狀態(tài)下允許所述LOCK輸入跟隨所述LOCK輸出。
4.一種多總線微計算機系統(tǒng)包括以一條CPU本地總線連接在一起的一個CPU及一個高速緩沖存儲器子系統(tǒng)，所述高速緩沖存儲器子系統(tǒng)包括一個高速緩沖存儲器控制器及一個高速緩沖存儲器，將所述高速緩沖存儲器控制器連接到一個隨機訪問存儲器與多個可尋址功能單元的系統(tǒng)總線裝置，所述CPU有一個LOCK(鎖定)輸出且所述高速緩沖存儲器控制器有一個LOCK輸入，所述高速緩沖存儲器控制器包括用于將與一個激活的LOCK輸入相關聯(lián)的任何周期作為非高速緩沖存儲周期對待的裝置，其特征在于耦合在所述CPU的所述LOCK輸出與所述高速緩沖存儲器控制器的所述LOCK輸入之間的邏輯裝置，所述邏輯裝置包括一個用于禁阻所述LOCK輸出與所述LOCK輸入之間的任何關系的控制輸入。
5.權利要求4所述的一種多總線微計算機系統(tǒng)，其特征在于所述激活LOCK輸出是低電平的且所述邏輯裝置包括一個OR(或)門。
6.權利要求4所述的一種多總線微計算機系統(tǒng)，其特征在于所述邏輯裝置響應在高電平狀態(tài)中的所述控制輸入將所述LOCK輸入控制在一個非激活狀態(tài)而不考慮所述LOCK輸出，并且響應在低電平狀態(tài)中的所述控制輸入允許所述LOCK輸入跟隨所述LOCK輸出。
全文摘要
一種雙總線微計算機系統(tǒng)包括一個高速緩沖存儲器子系統(tǒng)以允許對LOCK(鎖定)功能的可編程控制來改進某些情況中的性能。更具體地在CPU的LOCK輸出與高速緩沖存儲器控制器的LOCK輸入之間耦合有附加的邏輯。來自一個I/O端口的一個控制位是對該附加邏輯的一個第二輸入。該控制位在一種狀態(tài)時，該邏輯允許LOCK輸入跟隨LOCK輸出，在該控制位的另一種狀態(tài)，不考慮LOCK輸出的狀態(tài)LOCK輸入被禁阻。
文檔編號G06F12/08GK1047742SQ90103769
公開日1990年12月12日 申請日期1990年5月24日 優(yōu)先權日1989年5月31日
發(fā)明者拉爾夫M·貝根, 帕特里克M·布蘭德, 菲利浦E·米爾林 申請人:國際商業(yè)機器公司