本公開(kāi)涉及存儲(chǔ)器，涉及但不限于一種密鑰保護(hù)電路、方法以及存儲(chǔ)器。

背景技術(shù)：

1、第五代雙倍數(shù)據(jù)率(double?data?rate?five，ddr5)支持修復(fù)一些錯(cuò)誤的行地址。其中，封裝后修復(fù)(post?package?repair，ppr)是允許在系統(tǒng)中使用的簡(jiǎn)單易行的修復(fù)方法；例如，用于永久行修復(fù)的硬封裝后修復(fù)(hard?post?package?repair，hppr)，以及用于臨時(shí)行修復(fù)的軟封裝后修復(fù)(soft?post?package?repair，sppr)。

2、在進(jìn)行hppr或sppr之前，目前需要通過(guò)模式寄存器寫(xiě)入(mode?register?write，mrw)保護(hù)密鑰序列來(lái)防止ppr被意外編程，避免影響錯(cuò)誤行地址的修復(fù)。

技術(shù)實(shí)現(xiàn)思路

1、有鑒于此，本公開(kāi)實(shí)施例提供一種密鑰保護(hù)電路、方法以及存儲(chǔ)器。

2、第一方面，本公開(kāi)實(shí)施例提供了一種密鑰保護(hù)電路，所述密鑰保護(hù)電路包括信號(hào)輸入電路和保護(hù)序列電路，其中：

3、所述信號(hào)輸入電路，用于接收第一使能信號(hào)和目標(biāo)序列信號(hào)，根據(jù)所述第一使能信號(hào)和所述目標(biāo)序列信號(hào)進(jìn)行邏輯運(yùn)算，得到第二使能信號(hào)；

4、所述保護(hù)序列電路包括多個(gè)子序列電路，且每一所述子序列電路的輸入端用于接收模式控制信號(hào)，每一所述子序列電路的置位端用于接收模式寫(xiě)入信號(hào)，第一個(gè)所述子序列電路的密鑰端用于接收所述第二使能信號(hào)，第i個(gè)所述子序列電路的輸出端與第i+1個(gè)所述子序列電路的密鑰端連接，最后一個(gè)所述子序列電路的輸出端用于輸出所述目標(biāo)序列信號(hào)，i為大于0的整數(shù)。

5、在一些實(shí)施例中，所述信號(hào)輸入電路包括第一非門(mén)和第一或非門(mén)，其中：

6、所述第一非門(mén)，用于將所述第一使能信號(hào)進(jìn)行非邏輯運(yùn)算，得到第三使能信號(hào)；

7、所述第一或非門(mén)，用于將所述第三使能信號(hào)和所述目標(biāo)序列信號(hào)進(jìn)行或非邏輯運(yùn)算，得到所述第二使能信號(hào)。

8、在一些實(shí)施例中，所述密鑰保護(hù)電路還包括復(fù)位電路，其中：

9、所述復(fù)位電路，用于在所述密鑰保護(hù)電路的工作狀態(tài)滿足預(yù)設(shè)條件時(shí)，生成復(fù)位信號(hào)，且所述復(fù)位信號(hào)與每一所述子序列電路的復(fù)位端進(jìn)行連接。

10、在一些實(shí)施例中，所述保護(hù)序列電路包括四個(gè)子序列電路，所述四個(gè)子序列電路包括第一子序列電路、第二子序列電路、第三子序列電路和第四子序列電路，其中：

11、所述第一子序列電路，用于接收所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第二使能信號(hào)和所述復(fù)位信號(hào)，根據(jù)所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第二使能信號(hào)和所述復(fù)位信號(hào)進(jìn)行邏輯運(yùn)算，得到第一序列信號(hào)；

12、所述第二子序列電路，用于接收所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第一序列信號(hào)和所述復(fù)位信號(hào)，根據(jù)所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第一序列信號(hào)和所述復(fù)位信號(hào)進(jìn)行邏輯運(yùn)算，得到第二序列信號(hào)；

13、所述第三子序列電路，用于接收所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第二序列信號(hào)和所述復(fù)位信號(hào)，根據(jù)所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第二序列信號(hào)和所述復(fù)位信號(hào)進(jìn)行邏輯運(yùn)算，得到第三序列信號(hào)；

14、所述第四子序列電路，用于接收所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第三序列信號(hào)和所述復(fù)位信號(hào)，根據(jù)所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第三序列信號(hào)和所述復(fù)位信號(hào)進(jìn)行邏輯運(yùn)算，得到所述目標(biāo)序列信號(hào)。

15、在一些實(shí)施例中，所述第一子序列電路包括第一信號(hào)處理電路、第二信號(hào)處理電路和第三信號(hào)處理電路，其中：

16、所述第一信號(hào)處理電路，用于對(duì)所述模式控制信號(hào)和電源信號(hào)進(jìn)行邏輯處理，得到第一目標(biāo)模式信號(hào)；

17、所述第二信號(hào)處理電路，用于對(duì)所述第一目標(biāo)模式信號(hào)、所述模式寫(xiě)入信號(hào)和所述第二使能信號(hào)進(jìn)行邏輯處理，得到第一中間序列信號(hào)；

18、所述第三信號(hào)處理電路，用于對(duì)所述第一中間序列信號(hào)和所述復(fù)位信號(hào)進(jìn)行邏輯處理，得到所述第一序列信號(hào)。

19、在一些實(shí)施例中，所述模式控制信號(hào)包括第一模式信號(hào)、第二模式信號(hào)、第三模式信號(hào)、第四模式信號(hào)、第五模式信號(hào)、第六模式信號(hào)、第七模式信號(hào)和第八模式信號(hào)；

20、所述第一信號(hào)處理電路包括第一與非門(mén)、第二與非門(mén)、第三與非門(mén)和第二或非門(mén)，其中：

21、所述第一與非門(mén)的第一輸入端用于接收所述電源信號(hào)，所述第一與非門(mén)的第二輸入端用于接收所述第一模式信號(hào)，所述第一與非門(mén)的第三輸入端用于接收所述第二模式信號(hào)，所述第一與非門(mén)的輸出端與所述第二或非門(mén)的第一輸入端連接；

22、所述第二與非門(mén)的第一輸入端用于接收所述第三模式信號(hào)，所述第二與非門(mén)的第二輸入端用于接收所述第四模式信號(hào)，所述第二與非門(mén)的第三輸入端用于接收所述第五模式信號(hào)，所述第二與非門(mén)的輸出端與所述第二或非門(mén)的第二輸入端連接；

23、所述第三與非門(mén)的第一輸入端用于接收所述第六模式信號(hào)，所述第三與非門(mén)的第二輸入端用于接收所述第七模式信號(hào)，所述第三與非門(mén)的第三輸入端用于接收所述第八模式信號(hào)，所述第三與非門(mén)的輸出端與所述第二或非門(mén)的第三輸入端連接；

24、所述第二或非門(mén)的輸出端用于輸出所述第一目標(biāo)模式信號(hào)。

25、在一些實(shí)施例中，所述第二信號(hào)處理電路包括第四與非門(mén)、第二非門(mén)和第五與非門(mén)，其中：

26、所述第四與非門(mén)的第一輸入端作為所述第一子序列電路的置位端用于接收所述模式寫(xiě)入信號(hào)，所述第四與非門(mén)的第二輸入端用于接收所述第一目標(biāo)模式信號(hào)，所述第四與非門(mén)的輸出端與所述第二非門(mén)的輸入端連接；

27、所述第五與非門(mén)的第一輸入端與所述第二非門(mén)的輸出端連接，所述第五與非門(mén)的第二輸入端作為所述第一子序列電路的密鑰端用于接收所述第二使能信號(hào)，所述第五與非門(mén)的輸出端用于輸出所述第一中間序列信號(hào)。

28、在一些實(shí)施例中，所述第三信號(hào)處理電路包括第三非門(mén)和sr鎖存器，且所述sr鎖存器包括第六與非門(mén)和第七與非門(mén)，其中：

29、所述第三非門(mén)的輸入端作為所述第一子序列電路的復(fù)位端用于接收所述復(fù)位信號(hào)，所述第三非門(mén)的輸出端與所述第七與非門(mén)的第一輸入端連接；

30、所述第七與非門(mén)的第二輸入端與所述第六與非門(mén)的輸出端連接，所述第七與非門(mén)的輸出端與所述第六與非門(mén)的第一輸入端連接，所述第六與非門(mén)的第二輸入端用于接收所述第一中間序列信號(hào)，以及所述第六與非門(mén)的輸出端作為所述第一子序列電路的輸出端用于輸出所述第一序列信號(hào)。

31、在一些實(shí)施例中，所述第一子序列電路、所述第二子序列電路、所述第三子序列電路和所述第四子序列電路中的所述模式控制信號(hào)的取值存在不同，其中：

32、在所述第一子序列電路中，所述第一模式信號(hào)、所述第二模式信號(hào)、所述第三模式信號(hào)、所述第四模式信號(hào)、所述第七模式信號(hào)和所述第八模式信號(hào)均為第一模式寄存器輸出的真實(shí)值，所述第五模式信號(hào)和所述第六模式信號(hào)均為所述第一模式寄存器輸出的反相值；

33、在所述第二子序列電路中，所述第一模式信號(hào)、所述第二模式信號(hào)、所述第五模式信號(hào)、所述第六模式信號(hào)和所述第七模式信號(hào)均為所述第一模式寄存器輸出的真實(shí)值，所述第三模式信號(hào)、所述第四模式信號(hào)和所述第八模式信號(hào)均為所述第一模式寄存器輸出的反相值；

34、在所述第三子序列電路中，所述第一模式信號(hào)、所述第二模式信號(hào)、所述第四模式信號(hào)、所述第五模式信號(hào)、所述第六模式信號(hào)和所述第八模式信號(hào)均為所述第一模式寄存器輸出的真實(shí)值，所述第三模式信號(hào)和所述第七模式信號(hào)均為所述第一模式寄存器輸出的反相值；

35、在所述第四子序列電路中，所述第一模式信號(hào)、所述第二模式信號(hào)、所述第四模式信號(hào)、所述第五模式信號(hào)和所述第六模式信號(hào)均為所述第一模式寄存器輸出的真實(shí)值，所述第三模式信號(hào)、所述第七模式信號(hào)和所述第八模式信號(hào)均為所述第一模式寄存器輸出的反相值。

36、在一些實(shí)施例中，所述第二子序列電路、所述第三子序列電路和所述第四子序列電路的結(jié)構(gòu)均與所述第一子序列電路的結(jié)構(gòu)相同。

37、第二方面，本公開(kāi)實(shí)施例提供了一種密鑰保護(hù)方法，應(yīng)用于密鑰保護(hù)電路，且所述密鑰保護(hù)電路包括信號(hào)輸入電路和保護(hù)序列電路，所述方法包括：

38、通過(guò)所述信號(hào)輸入電路對(duì)第一使能信號(hào)和目標(biāo)序列信號(hào)進(jìn)行邏輯運(yùn)算，得到第二使能信號(hào)；

39、在所述保護(hù)序列電路包括多個(gè)子序列電路時(shí)，通過(guò)第一個(gè)所述子序列電路對(duì)模式控制信號(hào)、模式寫(xiě)入信號(hào)和所述第二使能信號(hào)進(jìn)行邏輯運(yùn)算，得到第一序列信號(hào)；通過(guò)第i+1個(gè)子序列電路對(duì)所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)和第i個(gè)所述子序列電路輸出的第i序列信號(hào)進(jìn)行邏輯運(yùn)算，得到第i+1序列信號(hào)，直至最后一個(gè)所述子序列電路輸出所述目標(biāo)序列信號(hào)，i為大于0的整數(shù)。

40、在一些實(shí)施例中，所述信號(hào)輸入電路包括第一非門(mén)和第一或非門(mén)；所述通過(guò)所述信號(hào)輸入電路對(duì)第一使能信號(hào)和目標(biāo)序列信號(hào)進(jìn)行邏輯運(yùn)算，得到第二使能信號(hào)，包括：

41、通過(guò)所述第一非門(mén)對(duì)所述第一使能信號(hào)進(jìn)行非邏輯運(yùn)算，得到第三使能信號(hào)；

42、通過(guò)所述第一或非門(mén)對(duì)所述第三使能信號(hào)和所述目標(biāo)序列信號(hào)進(jìn)行或非邏輯運(yùn)算，得到所述第二使能信號(hào)。

43、在一些實(shí)施例中，所述保護(hù)序列電路包括四個(gè)子序列電路，所述四個(gè)子序列電路包括第一子序列電路、第二子序列電路、第三子序列電路和第四子序列電路；通過(guò)所述保護(hù)序列電路輸出所述目標(biāo)序列信號(hào)，包括：

44、通過(guò)所述第一子序列電路對(duì)所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第二使能信號(hào)和復(fù)位信號(hào)進(jìn)行邏輯運(yùn)算，得到第一序列信號(hào)；

45、通過(guò)所述第二子序列電路對(duì)所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第一序列信號(hào)和所述復(fù)位信號(hào)進(jìn)行邏輯運(yùn)算，得到第二序列信號(hào)；

46、通過(guò)所述第三子序列電路對(duì)所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第二序列信號(hào)和所述復(fù)位信號(hào)進(jìn)行邏輯運(yùn)算，得到第三序列信號(hào)；

47、通過(guò)所述第四子序列電路對(duì)所述模式控制信號(hào)、所述模式寫(xiě)入信號(hào)、所述第三序列信號(hào)和所述復(fù)位信號(hào)進(jìn)行邏輯運(yùn)算，得到所述目標(biāo)序列信號(hào)。

48、在一些實(shí)施例中，所述方法還包括：在所述第一序列信號(hào)、所述第二序列信號(hào)、所述第三序列信號(hào)和所述目標(biāo)序列信號(hào)滿足預(yù)設(shè)序列條件時(shí)，確定密鑰保護(hù)成功，以支持行地址執(zhí)行封裝后修復(fù)ppr功能。

49、第三方面，本公開(kāi)實(shí)施例提供了一種存儲(chǔ)器，包括如第一方面中任一項(xiàng)所述的密鑰保護(hù)電路。

50、本公開(kāi)實(shí)施例提供了一種密鑰保護(hù)電路、方法以及存儲(chǔ)器，該密鑰保護(hù)電路包括信號(hào)輸入電路和保護(hù)序列電路。信號(hào)輸入電路，用于接收第一使能信號(hào)和目標(biāo)序列信號(hào)，根據(jù)第一使能信號(hào)和目標(biāo)序列信號(hào)進(jìn)行邏輯運(yùn)算，得到第二使能信號(hào)；保護(hù)序列電路包括多個(gè)子序列電路，且每一子序列電路的輸入端用于接收模式控制信號(hào)，每一子序列電路的置位端用于接收模式寫(xiě)入信號(hào)，第一個(gè)子序列電路的密鑰端用于接收第二使能信號(hào)，第i個(gè)子序列電路的輸出端與第i+1個(gè)子序列電路的密鑰端連接，最后一個(gè)子序列電路的輸出端用于輸出目標(biāo)序列信號(hào)，i為大于0的整數(shù)。這樣，針對(duì)保護(hù)序列電路中的多個(gè)子序列電路，可以依次輸出不同的序列信號(hào)，并根據(jù)最終獲得的目標(biāo)序列信號(hào)確定是否進(jìn)行錯(cuò)誤行地址的hppr/sppr修復(fù)；如果這些序列信號(hào)按照順序并且沒(méi)有中斷輸出，此時(shí)可以執(zhí)行hppr/sppr修復(fù)，進(jìn)而提升了存儲(chǔ)器性能。